KR0129960B1 - 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법 - Google Patents
드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법Info
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Abstract
드라이버 집적회로(Driver IC)모스 트랜지스터 제조방법이 개시되어 있다. 반도체 기판 상에 패드산화막, 폴리 실리콘층 및 실리콘질화막을 차례로 적층하고, 기판상의 제1내지 제6영역에 해당하는 폴리실리콘층이 노출되도록 실리콘질화막을 식각한 다음, 제1영역의 일부영역, 제2 내지 제5영역 및 제6영역의 일부영역의 제1 불순물영역을 형성하고, 제1영역 및 제6영역의 제1불순물 영역과 인접하는 잔여영역에 제2불순물 영역을 형성한다. 이어서, 제1내지 제6영역에 필드산화막을 형성하고, 실리콘질화막, 폴리실리콘층, 및 패드산화막을 제거한다. 한편, 상기 결과물 상에 산화막을 성장시키고, 산화막을 패터닝하여 게이트 산화막을 형성하고, 게이트 폴리실리콘층을 형성한 다음, 제3불순물 영역을 형성한다. 상기 제1영역 및 제6영역의 바깥쪽 영역에 제4불순물 영역을 형성한다.
본 발명에 따르면, 채널에서 드레인에 이르는 저농도의 고저항 영역내에 고농도의 불순물 영역으로된 섬을 형성하여 고저항 영역을 절반이상 줄임으로써 동작저함을 감소시킬수 있다.
Description
제1A도 내지 제4B도는 종래 일반적인 드라이버 집적회로 제조에 사용되는 모스 트랜지스터 제조방법을 설명하기 위한 공정의 단면도.
제5A도 내지 제8B도는 본 발명에 따른 드라이버 집적회로 제조에 사용되는 모스 트랜지스터의 제조방법을 설명하기 위한 공정의 단면도.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 드라이버 집적회로(IC)에 사용될 수 있는 모스(MOS)트랜지스터의 제조방법에 관한 것이다.
고내압 및 저저항을 필요로 하는 반도체장치의 일예로서 액정표시소자에 사용되는 드라이버 집적회로(이하,구동 IC라 한다)를 들수 있다. 일반적으로, 구동 IC는 주변기기와 접속하여 동작해야 하므로, 높은내압(high breakdown voltage),높은 동작전압(high operating voltage), 높은 구동전류(high driver current), 및 낮은 동작저항(low on state resistance)등을 필요로 한다. 이와 같은 요건을 만족시키기 위하여 구동 IC는 저농도로 도핑된 고저항의 확산층을 갖도록 설계하는 것이 일반적이다. 그러나, 저농도로 도핑된 확산층의 농도를 낮출수록 내압은 커지게 되지만, 구동 전류능력 및 동작전압은 낮아지게 된다. 또한, 저농도의 확산층은 동작저항(Ron)의 증가를 초래하고, 이로 인해 칩의 크기를 증가시켜야만 하는 문제점을 발생시킨다.
현재 일반적인 구동 IC 제조에 사용되는 모스 트랜지스터 제조공정의 일 예를 제1A도 내지 제4B도를 참조하여 설명하고자 한다.
1A,2A,3A 및 4A도는 마스크 패턴을 나타내고, 1B,2B,3B 및 4B도는 각 마스크패턴 A-A'를 가로지르는 영역의 수직단면도를 나타낸다.
제 1A도는 실리콘질화막 패턴을 형성하기 위한 제1마스크패턴(m1)을 나타낸다.
제1B도를 참조하면, 반도체 기판(10)상에 패드 산화막(12)을 성장시킨다. 이어서, 상기 패드산화막(12)상부에 실리콘질화막(14)을 형성한 다음, 제1내지 제4영역(a내지d)이 노출되도록 상기 실리콘질화막을 상기 제1마스크패턴(m1)을 사용하여 식각한다.
제2A도를 참조하면, 제1불순물영역(20)을 한정하기 위한 제2마스크패턴(m2)과 제2불순물 영역(22)을 한정하기 위한 제3마스크패턴(m3)을 상기 제1마스크패턴(m1)에 추가한 레이아웃이다.
제2B도를 참조하면, 상기 실리콘질화막(14)을 마스크로 사용하여 상기 제1내지 제4영역(a내지 d)에 필드산화막(16)을 형성한 다음, 상기 실리콘질화막(14) 및 패드산화막(12)을 제거한다. 이어서, 내압을 조정하기 위한 제1불순물과 채널저지를 위한 제2불순물을 상기 제2마스크패턴(m2) 및 제3마스크패턴(m3)을 사용하여 상기 기판(10)에 이온주입한 다음, 이를 확산시켜 제1불순물영역(20)및 제2불순물영역(22)을 형성한다.
제3A도를 참조하면, 게이트 폴리실리콘층(26)을 형성하기 위한 제4마스크패턴(m4)을 제1 내지 제3마스크패턴(m1내지m3)에 추가한 레이아웃이다.
제3B도를 참조하면, 상기 제1 및 제2불순물영역(20 및 22)이 형성된 상기 결과를 상에 산화막을 형성하고, 상기 산화막 상에 폴리실리콘층을 적층한 다음, 상기 제4마스크패턴(m4)을 사용하여 게이트산화막(24) 및 게이트 폴리실리콘층(26)을 형성한다.
제4도를 참조하면, 제3불순물영역(28)을 한정하기 위한 제5마스크패턴(m5)을 제1내지 제4마스크패턴(m1내지m4)에 추가한 레이아웃이다.
제4B도를 참조하면, 상기 게이트 폴리실리콘층(26)이 형성된 상기 결과물 상에 소오스 및 드레인영역을 형성하기 위한 제3불순물을 상기 제5마스크패턴(m5)을 사용하여 상기 기판(10)에 이온주입한 다음, 이를 확산시켜 소오스 및 드레인에 해당하는 제3불순물영역(28)을 형성한다. 이어서, 채널저지를 위한 제2불순물영역(22) 바깥영역에 제4불순물을 이온주입하여 가드링(30)을 형성한다.
상기한 종래의 방법에 의하면, 기판과 반대 도전형의 제1불순물을 저농도로 이온 주입하는데, 상술한 바와 같이 이러한 저농도의 확산층은, 내압은 다소 증가시키지만 구동 전류능력 및 동작전압을 감소시킨다. 뿐만 아니라, 저농도의 확산층은 동작 저항(Ron)의 증가를 초래하고, 이로 인해 칩의 크기를 증가시켜야만 하는 문제점을 발생시킨다.
따라서, 본 발명의 목적은 고내압을 실현함과 동시에 동작저항의 증가를 억제할 수 있는 구동 IC 제조에 사용되는 모스 트랜지스터의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 패드산화막, 폴리실리콘층, 및 실리콘질화막을 차례로 적층하는 단계, 기판 상의 제1내지 제6영역에 해당하는 상기 폴리실리콘층이 노출되도록 실리콘질화막을 식각하는 단계, 상기 제1영역의 일부영역, 제2내지 제5영역 및 제6영역의 일부 영역에 기판과 반대 도전형의 제1불순물을 이온주입하여 제1불순물 영역을 형성하는 단계, 상기 제1영역 및 제6영역의 제1불순물영역과 인접하는 잔여영역에 기판과 같은 도전형의 제2불순물을 이온 주입하여 제2불순물 영역을 형성하는 단계, 상기 실리콘질화막을 마스크로 사용하여 상기 제1 내지 제6영역에 필드산화막을 형성하는 단계, 상기 실리콘질화막,폴리실리콘층, 및 패드산화막을 제거하는 단계, 상기 결과물 상에 산화막을 성장시키고, 제3영역에 형성된 필드산화막과 제4영역에 형성된 필드산화막 사이의 산화막을 남기도록 상기 산화막을 패터닝하여 게이트 산화막을 형성하는 단계, 게이트 산화막이 형성된 상기 결과물 상에 폴리실리콘층을 형성한 다음, 상기 제2영역에 형성된 필드산화막의 일부와 제4영역에 형성된 필드산화막의 일부에 걸쳐 형성되도록 상기 폴리실리콘층을 패터닝하여 게이트 폴리실리콘층을 형성하는 단계, 상기 제1및 제2영역에 형성된 필드산화막 사잉의 영역, 상기 제2 및 제3영역에 형성된 필드산화막 사이의 영역, 상기 제4및 제5영역에 형성된 필드산화막 사이의 영역, 및 상기 제5 및 제6영역에 형성된 필드산화막 사이의 영역에 기판과 반대 도전형의 제3불순물을 이온주입하여 제3불순물 영역을 형성하는 단계, 및 상기 제1 영역 및 제6영역의 바깥쪽 영역에 제4불순물을 이온 주입하여 제4불순물 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터 제조방법을 제공한다.
이때, 상기 제2영역 및 제3영역 사이의 상기 실리콘질화막은 상기 제2영역으로 주입되어 형성되는 제1불순물영역과 제3영역으로 주입되어 형성되는 제1불순물 영역이 연결될 수 있는 크기로 형성하고, 상기 제4영역 및 제5영역 사이의 상기 실리콘질화막은 상기 제4영역으로 주입되어 형성되는 제1불순물영역과 제5영역으로 주입되어 형성되는 제1불순물 영역이 연결될 수 있는 크기로 형성하는 것이 바람직하며, 상기 제2영역에서 제3영역에 이르는 폭은 0.5∼1.0μm인 것이 바람직하다. 한편, 상기 제2불순물은 상기 제1불순물의 농도보다 고농도로 주입하고, 상기 제3불순물은 상기 제2불순물의 농도보다 고농도로 주입한다.
또한, 상기 제3불순물이 n형인 비소(As)인 경우, 상기 이온주입 조건은 40∼80(keV)의 주입에너지와 3.0E15∼1.0E16(ions/cm2)의 도즈량으로 하고, 상기 제3불순물이 p형인 붕소(B)인 경우, 상기 이온 주입조건은 40∼80(keV)의 주입에너지와 2.0E15∼1.0E16(ions/cm2)의 도즈량으로 한다.
상술한 바와 같이 본 발명에 따르면, 채널에서 드레인에 이르는 저농도의 고저항 영역내에 고농도의 불순물 영역으로 된 섬을 형성하여 고저항 영역을 절반이상 줄임으로써 동작저항을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.
제5A도 내지 제8B도는 본 발명에 따른 구동 IC 제조에 사용되는 모스 트랜지스터 제조방법의 일 실시예를 설명하기 위한 공정의 단면도들이다.
5A,6A,7A 및 8A도는 마스크 패턴을 나타내고, 5B,6B,7B 및 8B도는 각 마스크 패턴의 B-B'를 가로지르는 영역의 수직 단면도를 나타낸다.
제5A도는 실리콘질화막 패턴을 형성하기 위한 제1마스크패턴(s1)을 나타낸다.
제5B도를 참조하면, 반도체기판(50) 상에 스트레스 완화를 위한 패드산화막(52)을 성장시킨다. 이어서, 상기 패드 산화막(52) 상에 저압기상증착방법(LPCVD)을 사용하여 폴리실리콘층(54)을 적층한 다음, 상기 폴리실리콘층(54)상에 실리콘질화막(56)을 적층한다. 이때, 상기 패드산화막(52)은 500∼900Å, 상기 폴리실리콘층(54)은 1000∼1500Å, 상기 실리콘질화막(56)은 1500∼2000Å의 두께를 갖도록 형성하는 것이 바람직하다. 이어서, 상기 기판(50)상의 제1 내지 제6영역에 해당하는 상기 폴리실리콘층(54)이 노출되도록 상기 실리콘질화막(56)을 반응성 이온 에칭(RIE)방법으로 제1마스크패턴(s1)을 사용하여 식각한다.
제6A도는 제1불순물영역(58)을 한정하기 위한 제2마스크패턴(s2)및 제2불순물영역(60)을 한정하기 위한 제3마스크패턴(s3)을 상기 제1마스크패턴(s1)에 추가한 레이아웃이다.
제6B도를 참조하면, 상기 제2마스크패턴(s2)을 사용하여 상기 제1영역(1)의 일부영역, 제2내지 제5영역(2내지5), 및 제6영역(6)의 일부영역에 기판과 반대 도전형의 제2불순물을 이온주입하여 제1불순물영역(58)을 형성한다.. 이때, 상기 제2영역 및 제3영역 사이의 상기 실리콘질화막은 상기 제2영역으로 주입되어 형성되는 제1불순물 영역과 제3영역으로 주입되어 형성되는 제1불순물영역이 연결될 수 있는 크기로 형성하고, 상기 제4영역 및 제5영역 사이의 상기 실리콘질화막은 상기 제4영역으로 주입되어 형성되는 제1불순물영역과 제5영역으로 주입되어 형성되는 제1불순물영역이 연결될 수 있는 크기로 형성하는 것이 바람직하다.
이어서, 상기 제1영역(1) 및 제6영역(6)의 제1불순물영역(58)과 입접하는 잔여영역에 기판과 같은 도전형의 제1불순물을 이온주입하여 제2불순물영역(60)을 형성한다. 상기 제2불순물은 제2불순물의 농도보다 고농도로 주입한다. 한편, 사기 실리콘질화막(56)을 마스크로 사용하여 상기 제 1 내지 제6영역에 필드산화막(62)을 형성한 다음, 상기 실리콘질화막(56), 폴리실리콘층(54), 및 패드산화막(52)을 제거한다.
제7A도는 폴리실리콘 게이트 패턴을 형성하기 위한 제4 마스크패턴(s4)을 상기 제1내지 제3마스크패턴(s1 및 s3)에 추가한 레이아웃이다.
제7B도를 참조하면, 상기 결과물 상에 고전압 트랜지스터용 게이트 산화막(64)을 500∼1000Å의 두께로 성장시키고, 상기 제4마스크패턴(s4)을 사용하여 고전압 트랜지스터 영역에만 상기 산화막(64)이 남도록 습식식각한다. 한편, 게이트산화막(64)이 형성된 상기 결과물 상에 폴리실리콘층을 3000∼4500Å의 두께로 증착하고, 불순물, 예컨대 포클(POCl2)을 도핑한 후 상기 제4마스크패턴(s4)을 사용하여 식각하여 게이트 폴리실리콘층(66)을 형성한다.
제8A도를 참조하면, 제3불순물영역(68)을 한정하기 위한 제5마스크패턴(s5)을 제1 내지 제4마스크패턴(s1 내지 s4)을 추가한 레이아웃이다.
제8B도를 참조하면, 상기 제1 및 제2영역에 형성된 필드산화막 사이의 영역, 상기 제2 및 제3영역에 형성된 필드산화막, 사이의 영역, 상기 제4 및 제5영역에 형성된 필드산화막 사이의 영역, 및 상기 제5 및 제 6영역에 형성된 필드산화막 사이의 영역에 기판과 반대 도전형의 제3불순물을 이온주입하여 제3불순물영역(68)을 형성한다. 이 제3불순물영역(68)은 소오스 및 드레인에 해당한다. 이때, 상기 제3불순물은 상기 제2불순물보다 고농도로 주입한다. 이어서, 상기 제2불순물영역(60)에 인접하고 가드링에 해당하는 제4불순물영역(70)에 기판과 같은 도전형의 제4불순물을 이온주입하여 가드링을 형성한다. 상기 제3불순물이 n형인 비소(As)일 경우에는 40∼80(keV)의 이온주입 에너지와 3.0E15∼1.0E16(ions/cm2)의 도즈량의 조건으로, 상기 제3불순물이 p형인 붕소(B)일 경우에는 40∼80(keV)의 이온주입 에너지와 2.0E15∼1.0E16(ions/cm2)의 도즈량의 조건으로 이온주입하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따르면, 상기 저농도의 제1불순물영역을 형성함으로써 내압을 증가시킴과 동시에, 채널에서 드레인에 이르는 저농도의 제1불순물영역내에 고농도의 제3불순물영역을 형성시켜 고저항의 영역을 약1/3정도로 줄임으로써 동작저항을 감소시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의해 가능함은 명백하다.
Claims (7)
- 반도체 기판상에 패드산화막, 폴리실리콘층, 및 실리콘질화막을 차례로 적층하는 단계; 기판상의 제1 내지 제6영역에 해당하는 상기 폴리실리콘층이 노출되도록 실리콘질화막을 식각하는 단계; 상기 제1영역의 일부영역, 제2 내지 제5영역, 및 제6영역의 일부 영역에 기판과 반대 도전형의 제1불순물을 이온주입하여 제1불순물 영역을 형성하는 단계; 상기 제1영역 및 제6영역의 제1불순물영역과 인접하는 잔여영역에 기판과 같은 도전형의 제2불순물을 이온주입하여 제2불순물 영역을 형성하는단계; 상기 실리콘질화막을 마스크로 사용하여 상기 제1 내지 제6영역에 필드산화막을 형성하는 단계; 상기 실리콘질화막, 폴리실리콘층, 및 패드산화막을 제거하는 단계; 상기 결과물 상에 산화막을 성장시키고, 제3영역에 형성된 필드산화막과 제4영역에 형성된 필드산화막 사이의 산화막을 남기도록 상기 산화막을 패터닝하여 게이트 산화막을 형성하는 단계; 게이트 산화막이 혀성된 상기 결과물 상에 폴리실리콘층을 형성한 다음, 상기 제2영역에 형성된 필드산화막의 일부와 제4영역에 형성된 필드산화막의 일부에 걸쳐 형성되도록 상기 폴리실리콘층을 패터닝하여 게이트 폴리실리콘층을 형성하는 단계; 상기 제1 및 제2영역 형성된 필드산화막 사이의 영역, 상기 제2 및 제3영역에 형성된 필드산화막 사이의 영역, 상기 제4 및 제5영역에 형성된 필드산화막 사이의 영역, 및 상기 제5 및 제6영역에 형성된 필드산화막 사이의 영역에 기판과 반대 도전형의 제3불순물을 이온주입하여 제3불순물 영역을 형성하는 단계 및 상기 제1 영역 및 제6영역의 바깥쪽 영역에 제4불순물을 이온주입하여 제4불순물영역을 형성하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2영역 및 제3영역 사의 상기 실리콘질화막은 상기 제2영역으로 주입되어 형성되는 제1불순물 영역과 제3영역으로 주입되어 형성되는 제1불순물영역이 연결될 수 있는 크기로 형성하고, 상기 제4영역 및 제5영역 사이의 상기 실리콘질화막은 상기 제4영역으로 주입되어 형성되는 제1불순물영역과 제5영역으로 주입되어 형성되는 제1불순물 영역이 연결될 수 있는 크기로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2영역에서 제3영역에 이르는 폭이 0.5∼1.0μm인 것을 특징으로 하는 모스 트랜지스터 제조방법
- 제1항에 있어서, 상기 제2불순물의 농도는 상기 제1불순물의 농도보다 고농도인 것을 특징으로 하는 모스(MOS) 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제3불순물의 농도는 상기 제2불순물의 농도보다 고농도인 것을 특징으로 하는 모스(MOS) 트랜지스터 제조방법.
- 제1항에 있어서 , 상기 제3불순물이 n형인 비소(As)인 경우, 상기 이온주입 조건은 40∼80(keV)의 주입에너지와 3.0E15∼1.0E16(ions/cm2)의 도즈량인 것을 특징으로 하는 모스(MOS) 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제3불순물이 p형인 붕소(B)인 경우, 상기 이온 주입조건은 40∼80(keV)의 주입에너지와 2.0E15∼1.0E16(ions/cm2)의 도즈량인 것을 특징으로 하는 모스(MOS)트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940019294A KR0129960B1 (ko) | 1994-08-04 | 1994-08-04 | 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940019294A KR0129960B1 (ko) | 1994-08-04 | 1994-08-04 | 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR960009076A KR960009076A (ko) | 1996-03-22 |
| KR0129960B1 true KR0129960B1 (ko) | 1998-04-06 |
Family
ID=19389827
Family Applications (1)
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| KR1019940019294A KR0129960B1 (ko) | 1994-08-04 | 1994-08-04 | 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법 |
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| KR (1) | KR0129960B1 (ko) |
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|---|---|---|---|---|
| KR100975159B1 (ko) * | 2008-04-02 | 2010-08-10 | 강광욱 | 칩의 기립이 용이한 도미노 게임구 |
-
1994
- 1994-08-04 KR KR1019940019294A patent/KR0129960B1/ko not_active IP Right Cessation
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| KR960009076A (ko) | 1996-03-22 |
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