KR101408877B1 - 트랜지스터, 고전압 트랜지스터 및 상기 고전압트랜지스터를 구비한 디스플레이 구동 집적회로 - Google Patents

트랜지스터, 고전압 트랜지스터 및 상기 고전압트랜지스터를 구비한 디스플레이 구동 집적회로 Download PDF

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Abstract

트랜지스터, 고전압 트랜지스터 및 상기 고전압 트랜지스터를 구비한 디스플레이 구동 집적회로를 제공한다. 상기 트랜지스터는 기판 내에 형성된 소자분리막에 의해 정의된 소자 활성영역을 구비한다. 상기 소자 활성영역은 소오스 활성영역, 채널 활성영역 및 드레인 활성영역을 구비한다. 상기 채널 활성영역은 상기 소자분리막과 만나는 한 쌍의 에지부들을 구비한다. 상기 채널 활성영역과 중첩하는 게이트 전극이 제공된다. 상기 게이트 전극의 주변에 상기 에지부들이 노출된다. 상기 게이트 전극과 상기 채널 활성영역 사이에 게이트 절연막이 배치된다. 상기 소오스 및 드레인 활성영역들 내에 소오스 및 드레인 불순물 영역들이 형성된다.

Description

트랜지스터, 고전압 트랜지스터 및 상기 고전압 트랜지스터를 구비한 디스플레이 구동 집적회로{Transistor, high-voltage transistor and display driver IC having the high-voltage transistor}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 고전압에서 동작하는 고전압 트랜지스터에 관한 것이다.
평판표시장치인 액정 디스플레이 장치(liguid crystal display device; LCD), 플라즈마 디스플레이 장치(plasma display panel; PDP) 등이 최근 급격하게 보급됨에 따라, 상기 LCD 또는 상기 PDP를 구동하기 위한 디스플레이 구동 집적회로(Display Driver IC; DDI)가 활발하게 개발되고 있다. 상기 구동 집적회로는 약 8V ~ 200V의 높은 전압에서 동작하는 고전압 트랜지스터와 약 5V 이하의 낮은 전압에서 동작하는 일반 트랜지스터를 구비한다.
상기 고전압 트랜지스터는 고전압에서의 접합 항복 전압(junction break down voltage)을 높이기 위해 웰 농도를 일반 트랜지스터에 비해 낮게 사용한다. 이러한 경우에 활성영역과 소자분리막 사이의 계면에서는 도펀트 편석(segregation)으로 인해 웰 농도가 감소될 수 있다. 이와 같이 웰 농도가 감소된 활성영역과 소자분리막 사이의 계면에서는 웰 농도가 높은 활성영역의 중심부에서보다 낮은 전압에서 채널이 형성되어, 트랜지스터가 마치 두개의 문턱 전압을 갖는 것처럼 보이는 험프 현상이 유발될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 험프 현상이 없는 트랜지스터, 고전압 트랜지스터 및 상기 고전압 트랜지스터를 구비하는 디스플레이 구동 집적회로를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 트랜지스터를 제공한다. 상기 트랜지스터는 기판 내에 형성된 소자분리막에 의해 정의된 소자 활성영역을 구비한다. 상기 소자 활성영역은 소오스 활성영역, 채널 활성영역 및 드레인 활성영역을 구비한다. 상기 채널 활성영역은 상기 소자분리막과 만나는 한 쌍의 에지부들을 구비한다. 상기 채널 활성영역과 중첩하는 게이트 전극이 제공된다. 상기 게이트 전극의 주변에 상기 에지부들이 노출된다. 상기 게이트 전극과 상기 채널 활성영역 사이에 게이트 절연막이 배치된다. 상기 소오스 및 드레인 활성영역들 내에 소오스 및 드레인 불순물 영역들이 형성된다.
실시예들에서, 상기 드레인 활성영역들 내에 상기 드레인 불순물 영역을 감싸는 드레인 드리프트 영역이 제공될 수 있다. 이 경우에, 상기 게이트 전극은 상기 드레인 드리프트 영역과 중첩하고, 상기 게이트 전극과 상기 드레인 드리프트 영역 사이에 상기 게이트 절연막에 비해 두꺼운 드레인 필드 절연막이 제공될 수 있다.
실시예들에서, 상기 게이트 전극 상에 게이트 콘택홀이 배치될 수 있다. 상 기 게이트 콘택홀은 상기 드레인 필드 절연막과 중첩할 수 있다.
실시예들에서, 상기 소오스 활성영역들 내에 상기 소오스 불순물 영역을 감싸는 소오스 드리프트 영역이 제공될 수 있다. 이 경우에, 상기 게이트 전극은 상기 소오스 드리프트 영역과 중첩하고, 상기 게이트 전극과 상기 소오스 드리프트 영역 사이에 상기 게이트 절연막에 비해 두꺼운 소오스 필드 절연막이 제공될 수 있다.
일 실시예에서, 상기 채널 활성영역의 폭은 상기 소오스 활성영역의 폭 및 상기 드레인 활성영역의 폭과 동일할 수 있다.
다른 실시예에서, 상기 채널 활성영역은 상기 소오스 활성영역의 폭 및 상기 드레인 활성영역의 폭과 동일한 폭을 갖는 바디영역 및 상기 바디영역으로부터 돌출된 한 쌍의 연장 활성영역들을 구비할 수 있다. 이 경우에, 상기 게이트 전극은 상기 바디영역 및 상기 연장 활성영역들과 중첩할 수 있다. 상기 연장 활성영역들의 각각은 상기 소자분리막과 만나는 에지부를 구비하고, 상기 게이트 전극의 주변에 노출된 에지부들은 상기 연장 활성영역들의 에지부들일 수 있다. 상기 에지부들의 각각은 상기 바디영역의 반대편에 위치할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 디스플레이 구동집적회로를 제공한다. 상기 디스플레이 구동 집적회로는 제어부, 파워 공급 회로부 및 드라이버 블록을 포함할 수 있다. 상기 파워 공급 회로부 및 상기 드라이버 블록은 상술한 트랜지스터들 중 어느 하나를 구비할 수 있다.
상술한 바와 같이 본 발명에 따르면, 첫째로, 채널 활성영역은 소자분리막과 만나는 에지부들을 구비하고, 상기 에지부들 상에 게이트 전극이 위치하지 않으므로, 상기 에지부들은 상기 게이트 전극에 인가된 전압의 영향을 받지 않을 수 있다. 따라서, 상기 에지부들 내에 채널이 형성될 수 없다. 그 결과, Id-Vg 커브에서 험프가 유발되지 않을 수 있고, 문턱 전압 이하의 누설전류가 감소될 수 있다. 이와 더불어서, 상기 소자분리막이 질화막 라이너를 구비하는 경우에도 상기 에지부들에 인접한 질화막 라이너에 전하가 트랩되지 않으므로, 트랜지스터의 열화를 막을 수 있다.
둘째로, 드레인 활성영역들 내에 드레인 불순물 영역을 감싸는 드레인 드리프트 영역이 제공되어 접합 항복 전압을 향상시킬 수 있다. 또한, 상기 게이트 전극과 상기 드레인 드리프트 영역 사이에 상기 게이트 절연막에 비해 두꺼운 드레인 필드 절연막이 제공되어 상기 게이트 전극과 상기 드레인 드리프트 영역 사이의 항복 전압을 향상시킬 수 있다. 결과적으로, 고전압의 동작전압에서도 안정적으로 동작하는 트랜지스터를 구현할 수 있다.
셋째로, 상기 게이트 전극 상에 게이트 콘택홀이 배치되되, 상기 게이트 콘택홀은 상기 드레인 필드 절연막과 중첩되도록 형성됨으로써, 상기 게이트 콘택홀을 형성하는 과정에서 상기 드레인 필드 절연막이 절연 파괴되지 않을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 고전압 트랜지스터를 나타낸 레이아웃이고, 도 2a는 도 1의 절단선 Ⅰ-Ⅰ′를 따라 취해진 단면도이며, 도 2b는 도 1의 절단선 Ⅱ-Ⅱ′를 따라 취해진 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(1) 내에 형성된 소자분리막(15)에 의해 소자 활성영역(10)이 정의된다. 상기 기판 내에 웰(3)이 형성된다. 상기 웰(3)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 n형 또는 p형일 수 있다.
상기 웰(3)은 일반 트랜지스터의 웰에 비해 낮은 도핑농도를 가질 수 있다. 이로써, 상기 웰(3) 내에 형성될 불순물 영역의 접합 항복 전압을 향상시킬 수 있다. 구체적으로, 상기 웰(3)을 p형 도펀트인 보론을 사용하여 형성하는 경우에, 적절한 보론의 도즈량은 대략 5×1011 ~ 5×1013ions/㎠, 예를 들어 2×1013ions/㎠일 수 있다. 그러나, 상기 소자 활성영역(10)이 상기 소자분리막(15)과 만나는 부분에서는 도펀트 편석(dopant segregation)으로 인해 웰 도핑 농도가 다른 부분에 비해 감소될 수 있다.
상기 소자 활성영역(10)은 소오스 활성영역(10s), 채널 활성영역(10c) 및 드레인 활성영역(10d)을 구비한다. 상기 채널 활성영역(10c)은 상기 소자분리막(15)과 만나는 서로 마주보는 한 쌍의 에지부들(10c_e)을 구비한다.
상기 드레인 활성영역(10d) 내에 드레인 드리프트 영역(7L, drain drift region)이 형성될 수 있다. 상기 드레인 드리프트 영역(7L)은 상기 드레인 활성영역(10d)에 인접한 소자분리막(15) 하부로 연장될 수 있다. 상기 드레인 드리프트 영역(7L) 내에 상기 드레인 드리프트 영역(7L)에 비해 높은 불순물 농도를 갖는 드레인 불순물 영역(7H)이 형성된다. 구체적으로, 상기 드레인 드리프트 영역(7L)은 상기 드레인 불순물 영역(7H)을 감싸도록 형성될 수 있다. 따라서, 상기 드레인 불순물 영역(7H)에 높은 전압이 인가되었을 때, 상기 드레인 드리프트 영역(7L)은 완충영역(buffer region)으로 작용하여 접합 항복 전압(junction breakdown voltage)을 높이는 역할을 할 수 있다.
마찬가지로, 상기 소오스 활성영역(10s) 내에 소오스 드리프트 영역(5L)이 형성될 수 있다. 상기 소오스 드리프트 영역(5L)은 상기 소오스 활성영역(10s)에 인접한 소자분리막(15) 하부로 연장될 수 있다. 상기 소오스 드리프트 영역(5L) 내에 상기 소오스 드리프트 영역(5L)에 비해 높은 불순물 농도를 갖는 소오스 불순물 영역(5H)이 형성된다. 구체적으로, 상기 소오스 드리프트 영역(5L)은 상기 소오스 불순물 영역(5H)를 감싸도록 형성될 수 있다. 상기 소오스 드리프트 영역(5L) 또한 상기 드레인 드리프트 영역(7L)과 마찬가지로 접합 항복 전압(junction breakdown voltage)를 높이는 역할을 할 수 있다. 그러나, 이에 한정되지 않고 상기 소오스 드리프트 영역(5L)은 생략될 수 있다.
상기 소오스 및 드레인 불순물 영역들(5H, 7H), 및 상기 소오스 및 드레인드리프트 영역들(5L, 7L)은 제2 도전형을 가질 수 있다. 상기 제1 도전형이 n형인 경우 상기 제2 도전형은 p형일 수 있고, 상기 제1 도전형이 p형인 경우 상기 제2 도전형은 n형일 수 있다. 상기 소오스 및 드레인 불순물 영역들(5H, 7H), 및 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)을 n형 도펀트인 인(P)을 사용하여 형성하는 경우에, 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)을 형성하는 인의 적절한 도즈량은 대략 5×1011 ~ 5×1013 ions/㎠, 예를 들어 8×1012 ions/㎠일 수 있고, 상기 소오스 및 드레인 불순물 영역들(5H, 7H)을 형성하는 인의 적절한 도즈량은 대략 1×1015 ~ 2×1016 ions/㎠일 수 있다.
상기 채널 활성영역(10c)은 상기 소오스 드리프트 영역(5L)과 상기 드레인 드리프트 영역(7L) 사이의 활성영역으로 정의될 수 있다. 상기 소오스 드리프트 영역(5L)이 생략된 경우에는, 상기 채널 활성영역(10c)은 상기 소오스 불순물 영역(5H)과 상기 드레인 드리프트 영역(7L) 사이의 활성영역으로 정의될 수 있다. 상기 채널 활성영역(10c)의 길이는 상기 소오스 드리프트 영역(5L)(또는, 상기 소오스 불순물 영역(5H))과 상기 드레인 드리프트 영역(7L) 사이의 거리로 정의되되, 트랜지스터의 채널 길이(channel length) 방향과 평행한 방향에서 결정될 수 있다. 상기 채널 활성영역(10c)의 폭(W_10c)은 상기 채널 활성영역(10c)의 에지부들(10c_e) 사이의 거리로 정의되되, 트랜지스터의 채널 폭(channel width) 방향과 평행한 방향에서 결정될 수 있다. 상기 채널 활성영역의 폭(W_10c)은 상기 소오스 활성영역의 폭(W_10s) 및 상기 드레인 활성영역의 폭(W_10d)과 실질적으로 동일할 수 있다.
상기 활성영역(10) 상에 상기 채널 활성영역(10c)과 중첩하는 게이트 전극(20)이 배치된다. 상기 채널 활성영역(10c)과 상기 게이트 전극(20) 사이에는 게이트 절연막(18)이 배치된다.
상기 게이트 전극(20)은 상기 드레인 활성영역(10d) 즉, 상기 드레인 드리프트 영역(7L) 상으로 연장될 수 있다. 이 경우에, 상기 게이트 전극(20)과 상기 드레인 드리프트 영역(7L) 사이에는 상기 게이트 절연막(18)에 비해 두꺼운 드레인 필드 절연막(19d)이 위치할 수 있다. 이 경우에, 상기 게이트 전극(20)과 상기 드레인 드리프트 영역(7L) 사이의 전계를 줄여 상기 게이트 전극(20)과 상기 드레인 드리프트 영역(7L) 사이의 항복 전압을 높일 수 있다. 상기 드레인 필드 절연막(19d)은 상기 소자분리막(15)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 드레인 필드 절연막(19d) 및 상기 소자분리막(15)은 STI(shallow trench isolation)구조를 가질 수 있다. 이와는 달리, 상기 드레인 필드 절연막(19d)는 상기 소자분리막(15)은 서로 다른 구조를 가질 수 있다. 예를 들어, 상기 소자분리막(15)은 STI 구조를 갖고 상기 드레인 필드 절연막(19d)은 LOCOS(LOCal Oxidation of Silicon) 구조를 가질 수 있다.
상기 게이트 전극(20)의 주변에는 상기 채널 활성영역(10c)의 에지부들(10c_e)이 노출될 수 있다. 이를 위해, 상기 게이트 전극(20)의 폭(W_20)은 상기 채널 활성영역(10c)의 폭(W_10c)에 비해 작을 수 있다. 만약, 상기 에지부들(10c_e) 상에 게이트 전극(20)이 위치한다면, 앞서 설명한 바와 같이 상기 에지부들(10c_e)은 도펀트 편석으로 인해 다른 부분들에 비해 낮은 웰 도핑 농도를 가지므로, 상기 게이트 전극(20)에 문턱 전압(threshold volatge)보다 낮은 전압이 인가된 경우에도 쉽게 반전(inversion)될 수 있다. 그 결과, 문턱 전압보다 낮은 전압에서 상기 에지부들(10c_e)에 전류 경로인 채널이 형성되어 Id-Vg 커브에서 험프(hump)가 유발될 수 있다. 그러나, 본 실시예에서는 상기 에지부들(10c_e) 상에 상기 게이트 전극(20)을 형성하지 않음으로써, 상기 에지부들(10c_e)은 상기 게이트 전극(20)에 인가된 전압의 영향을 받지 않을 수 있다. 따라서, 상기 에지부들(10c_e) 내에 채널이 형성될 수 없다. 따라서, Id-Vg 커브에서 험프가 유발되지 않을 수 있고, 이에 의해 문턱 전압 이하의 누설전류(sub-threshold leakage current)가 감소될 수 있다. 상기 게이트 전극(20)과 상기 에지부(10c_e) 사이의 거리는 0.1㎛ 내지 1㎛일 수 있다.
한편, 상기 소자분리막(15)이 STI구조를 갖는 경우에 상기 소자분리막(15)은 산화막 라이너(12), 질화막 라이너(13) 및 매립 절연막(14)를 구비할 수 있는데, 상기 질화막 라이너(13)는 트랜지스터 동작 중에 채널을 따라 이동하는 전하를 트랩하여 트랜지스터의 특성을 열화시킬 수 있다. 그러나, 상술한 바와 같이 상기 에지부들(10c_e) 내에 채널이 생성되지 않으므로 상기 에지부들(10c_e)과 인접한 상기 소자분리막(15)의 질화막 라이너(12)에 전하가 트랩되는 것을 미연에 방지할 수 있다. 따라서, 고전압 트랜지스터의 열화를 막을 수 있다.
상기 게이트 전극(20)을 포함하는 기판(1) 상에 층간 절연막(30)이 제공될 수 있다. 상기 절연막(30) 내에 상기 게이트 전극(20)의 일부를 노출시키는 게이트 콘택홀(30c), 상기 소오스 불순물 영역(5H)의 일부를 노출시키는 소오스 콘택홀(30s) 및 상기 드레인 불순물 영역(7H)의 일부를 노출시키는 드레인 콘택홀(30d)이 제공될 수 있다. 바람직하게는 상기 게이트 콘택홀(30c)은 상기 드레인 필드 절연막(19d)과 중첩한다. 상기 드레인 필드 절연막(19d)은 상기 게이트 절연막(18)에 비해 두꺼우므로, 상기 게이트 콘택홀(30c)을 형성하는 과정에서도 절연파괴(dielectric breakdown)되지 않을 수 있다.
싱기 층간 절연막(30) 상에 게이트 배선(40c), 소오스 배선(40s) 및 드레인 배선(40d)이 배치될 수 있다. 상기 게이트 배선(40c)은 상기 게이트 콘택홀(30c)을 통해 상기 게이트 전극(20)에 전기적으로 연결되고, 상기 소오스 배선(40s)은 상기 소오스 콘택홀(30s)을 통해 상기 소오스 불순물 영역(5H)에 전기적으로 연결되며, 상기 드레인 배선(40d)은 상기 드레인 콘택홀(30d)을 통해 상기 드레인 불순물 영역(7H)에 전기적으로 연결된다.
도 3a 내지 도 3c, 및 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 고전압 트랜지스터를 제조하는 방법을 나타낸 단면도들이다. 도 3a 내지 도 3c는 도 1의 절단선 Ⅰ-Ⅰ′를 따라 공정단계별로 취해진 단면도들이고, 도 4a 내지 도 4c는 도 1의 절단선 Ⅱ-Ⅱ′를 따라 공정단계별로 취해진 단면도들이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(1) 내에 불순물을 도우핑하여 제1 도전형을 갖는 웰(3)을 형성한다. 상기 제1 도전형이 p형인 경우에, 상기 웰(3)은 보론(B)를 사용하여 5×1011 ~ 5×1013 ions/㎠ 의 도즈 조건에서 형성할 수 있다.이어서, 상기 기판(1) 상에 하드 마스크 패턴(11)을 형성하고, 상기 하드 마스크 패턴(11)을 마스크로 하여 상기 기판(1)을 식각하여 상기 기판(1) 내에 제1 및 제2 트렌치들(T1, T2)을 형성한다. 상기 하드 마스크 패턴(11)은 산화막과 질화막이 차례로 적층된 구조를 가질 수 있다.
도 3b 및 도 4b를 참조하면, 상기 트렌치들(T1, T2) 내에 노출된 기판을 열산화하여, 상기 트렌치들(T1, T2)의 측벽 및 바닥부 상에 산화막 라이너(12)를 형성할 수 있다. 이 경우에, 상기 웰(3)에 도핑된 도펀트 예를 들어, 보론은 상기 산화막 라이너(12) 내로 펌핑되어, 상기 웰(3)의 상기 트렌치들(T1, T2)에 인접한 부분에서는 웰 도핑 농도가 감소되는 도펀트 편석이 유발될 수 있다.
상기 산화막 라이너(12) 상에 질화막 라이너(13)를 형성할 수 있다. 상기 질화막 라이너(13) 상에 매립 절연막(14)을 형성한 후 상부면을 평탄화하고, 상기 하드 마스크 패턴(11)을 제거하여 상기 제1 트렌치(T1) 내에 소자분리막(15)을 형성하고, 상기 제2 트렌치(T2) 내에 필드 절연막(19d)을 형성한다. 상기 매립 절연막(14)은 갭필 특성(gap-fill property)이 우수하며, 치밀한 막질을 갖는 HDP(High Density Plasma) 산화막일 수 있다.
상기 소자분리막(15)에 의해 소자 활성영역(10)이 한정된다. 상기 필드 절연막(19d)은 상기 소자분리막(15)과 동일한 과정을 통해 형성되었으나, 소자 활성영역(10)을 한정하는 역할을 하지 않고 오히려 소자 활성영역(10) 내에 포함될 수 있다. 또한, 상기 필드 절연막(19d)은 상기 소자분리막(15)과는 다른 과정을 통해 형성될 수도 있다. 구체적으로, 상기 필드 절연막(19d)은 LOCOS법을 사용하여 형성될 수도 있다.
상기 소자 활성영역(10)의 일부 영역 내에 불순물을 도우핑하여 상기 제1 도전형과 반대인 제2 도전형을 갖는 소오스 및 드레인 드리프트 영역들(5L, 7L)을 형성할 수 있다. 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)을 n형 도펀트인 인(P)을 사용하여 형성하는 경우에, 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)을 형성하는 인의 적절한 도즈량은 대략 5×1011 ~ 5×1013 ions/㎠일 수 있다.상기 소자 활성영역(10) 중 상기 소오스 드리프트 영역(5L)이 형성된 영역을 소오스 활성영역(10s)으로 정의하고, 상기 드레인 드리프트 영역(7L)이 형성된 영역을 드레인 활성영역(10d)으로 정의할 수 있다. 이 경우에, 상기 소자 활성영역(10) 중 상기 소오스 및 드레인 드리프트 영역들(5L, 7L) 사이의 영역은 채널 활성영역(10c)으로 정의될 수 있다. 상기 채널 활성영역(10c)은 상기 소자분리막(15)과 만나는 서로 마주보는 한 쌍의 에지부들(10c_e)을 구비한다. 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)은 상기 소자 활성영역(10)에 인접한 소자분리막(15)의 하부로 연장될 수 있다. 상기 드레인 드리프트 영역(7L)은 상기 필드 절연막(19d)의 양측 및 하부를 둘러싸도록 형성될 수 있다.
도 3c 및 도 4c를 참조하면, 상기 기판 상에 게이트 절연막(18) 및 게이트 도전막(미도시)을 차례로 형성한다. 상기 게이트 절연막(18)은 실리콘 산화막, 란 탄 산화막, 알루미늄 산화막, 지르코늄 산화막 또는 하프늄 산화막일 수 있다. 상기 게이트 도전막은 폴리실리콘막, 티타늄 질화막, 텅스텐막, 텅스텐 질화막 또는 탄탈륨 질화막일 수 있다.
상기 게이트 도전막 및 상기 게이트 절연막(18)을 패터닝하여 게이트 전극(20)을 형성한다. 상기 게이트 전극(20)은 상기 채널 활성영역(10c)과 중첩하며, 상기 채널 활성영역(10c)과 상기 게이트 전극(20) 사이에는 상기 게이트 절연막(18)이 배치된다. 상기 게이트 전극(20)은 상기 드레인 활성영역(10d) 즉, 상기 드레인 드리프트 영역(7L) 상으로 연장될 수 있다. 이 경우에, 상기 게이트 전극(20)과 상기 드레인 드리프트 영역(7L) 사이에는 상기 필드 절연막(19d)이 위치할 수 있다.
상기 게이트 전극(20)의 주위에는 상기 채널 활성영역(10c)의 에지부들(10c_e)이 노출될 수 있다. 이를 위해, 상기 게이트 전극(20)을 형성함에 있어서, 그의 폭(W_20)을 상기 채널 활성영역(10c)의 폭(W_10c)에 비해 작도록 조절한다. 그 결과, 상기 에지부들(10c_e)은 상기 게이트 전극(20)에 인가된 전압의 영향을 받지 않을 수 있다. 따라서, 상기 에지부들(10c_e) 내에 채널이 형성될 수 없어, Id-Vg 커브에서 험프가 유발되지 않을 수 있다.
상기 게이트 전극(20)의 주변에 노출된 소오스 및 드레인 활성영역들(10s, 10d) 내에 소오스 및 드레인 불순물 영역들(5H, 7H)을 형성한다. 상기 소오스 및 드레인 불순물 영역들(5H, 7H)은 상기 소오스 및 드레인 드리프트 영역들(5L, 7L) 내에 형성되며, 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)과 마찬가지로 제2 도전형을 갖되, 상기 소오스 및 드레인 드리프트 영역들(5L, 7L)에 비해 높은 불순물 농도를 가질 수 있다. 상기 소오스 및 드레인 불순물 영역들(5H, 7H)을 형성하는 인의 적절한 도즈량은 대략 1×1015 ~ 2×1016 ions/㎠일 수 있다.
이 후, 상기 기판(1) 상에 층간 절연막(30)을 형성한 후, 상기 층간 절연막(30) 내에 상기 게이트 전극(20)의 일부를 노출시키는 게이트 콘택홀(30c), 상기 소오스 불순물 영역(5H)의 일부를 노출시키는 소오스 콘택홀(30s) 및 상기 드레인 불순물 영역(7H)의 일부를 노출시키는 드레인 콘택홀(30d)을 형성할 수 있다. 바람직하게는 상기 게이트 콘택홀(30c)은 상기 필드 절연막(19d)과 중첩한다. 상기 필드 절연막(19d)은 상기 게이트 절연막(18)에 비해 두꺼우므로, 상기 게이트 콘택홀(30c)을 형성하는 식각과정에서 사용되는 플라즈마 등에 의해서도 절연파괴되지 않을 수 있다.
이후, 싱기 층간 절연막(30) 상에 배선 도전막을 형성한 후, 상기 배선 도전막을 패터닝하여 도 2a에 도시된 바와 같은 게이트 배선(40c), 소오스 배선(40s) 및 드레인 배선(40d)을 형성할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 고전압 트랜지스터를 나타낸 레이아웃이다. 도 6은 도 5의 절단선 Ⅲ-Ⅲ′을 따라 취해진 단면도이고, 도 7은 도 5의 절단선 Ⅳ-Ⅳ′를 따라 취해진 단면도이다. 본 실시예에 따른 고전압 트랜지스터는 후술하는 것을 제외하고는 도 1, 도 2a 및 도 2b를 참조하여 설명한 고전압 트랜지 스터와 유사할 수 있다.
도 5, 도 6 및 도 7을 참조하면, 채널 활성영역(10c′)은 소오스 및 드레인 활성영역들(10s, 10d)의 폭(W_10s, W_10d)과 실질적으로 동일한 폭을 갖는 바디영역(10b) 및 상기 바디영역(10b)으로부터 돌출된 한 쌍의 연장 활성영역들(10p)을 구비한다. 상기 연장 활성영역들(10p)의 각각은 소자분리막(15)과 만나는 제1 에지부(10p_e1) 및 제2 에지부들(10p_e2)을 구비할 수 있다. 또한, 상기 바디 영역(10b)은 상기 소자분리막(15)와 만나는 제3 에지부들(10b_e)을 구비할 수 있다. 상기 제1 에지부(10p_e1)는 상기 바디영역(10b)의 반대편에 위치한다. 상기 제2 에지부들(10p_e2)의 각각은 상기 소오스 활성영역(10s) 또는 드레인 활성영역(10d)에 인접하여 위치하여, 상기 제1 에지부(10p_e1)와 제3 에지부(10b_e)를 연결시킨다. 상기 채널 활성영역(10c′)의 폭(W_10c′)은 상기 소오스 및 드레인 활성영역들의 폭들(W_10s, W_10d)에 비해 클 수 있다. 상기 채널 활성영역의 폭(W_10c′)은 상기 한 쌍의 연장 활성영역들(10p)의 각각에 구비된 제1 에지부들(10p_e1) 사이의 거리로 정의될 수 있다.
상기 활성영역(10) 상에 상기 채널 활성영역(10c′)과 중첩하는 게이트 전극(20′)이 배치된다. 상기 게이트 전극(20′)의 주위에는 상기 채널 활성영역(10c′)의 에지부들이 노출될 수 있다. 이를 위해, 상기 게이트 전극의 폭(W_20′)은 상기 채널 활성영역의 폭(W_10c′)에 비해 작을 수 있다. 나아가, 상기 게이트 전극의 폭(W_20′)은 상기 소오스 및 드레인 활성영역들의 폭들(W_10s, W_10d)에 비해서 클 수 있다. 이 경우에, 상기 게이트 전극(20′)은 상기 바디 영역(10b) 및 상기 연장 활성영역들(10p)과 중첩할 수 있다. 또한, 상기 게이트 전극(20′) 주위에 노출되는 상기 채널 활성영역(10c′)의 에지부들은 상기 한 쌍의 연장 활성영역들(10p)의 제1 에지부들(10p_e1)일 수 있다. 상기 게이트 전극(20′)과 상기 제1 에지부(10p_e1) 사이의 거리는 0.1㎛ 내지 1㎛일 수 있다.
상기 게이트 전극(20′)이 상기 바디 영역(10b) 및 상기 연장 활성영역들(10p)과 중첩하는 경우에, 상기 게이트 전극(20′)은 상기 제3 에지부들(10b_e) 및 상기 제2 에지부들(10p_e2) 상에 배치될 수 있다. 상기 에지부들(10b_e, 10p_e1, 10p_e2)은 도펀트 편석으로 인해 낮은 웰 도핑 농도를 가질 수 있다. 따라서, 상기 게이트 전극(20′)에 문턱전압 이하의 전압이 인가되는 경우에, 상기 게이트 전극(20′)에 인가된 전압의 영항을 받는 제2 에지부들(10p_e2) 및 제3 에지부들(10b_e)에는 반전(IVR)이 유발될 수 있다. 이에 반해, 상기 제1 에지부들(10p_e1)은 상기 게이트 전극(20′)에 인가된 전압의 영향을 받지 않으므로, 상기 제1 에지부들(10p_e1)에는 반전이 유발되지 않는다. 따라서, 상기 에지부들을(10p_e1, 10p_e2, 10b_e) 내에 상기 소오스 및 드레인 활성영역들(10s, 10d) 즉, 소오스 및 드레인 드리프트 영역들(5L, 7L)을 전기적으로 연결하는 채널이 형성될 수 없다. 따라서, 험프 현상이 유발되지 않을 수 있고, 이에 의해 문턱 전압 이하의 누설전류가 감소될 수 있다.
이와 더불어서, 상기 소자분리막(15)이 질화막 라이너(12)를 포함하는 STI구조를 갖는 경우에도 상기 에지부들(10p_e1, 10p_e2, 10b_e) 내에 채널이 생성되지 않으므로 상기 에지부들(10p_e1, 10p_e2, 10b_e)과 인접한 상기 질화막 라이너(12) 에 전하가 트랩되는 것을 미연에 방지할 수 있다. 따라서, 고전압 트랜지스터의 열화를 막을 수 있다.
도 8은 본 발명의 다른 실시예에 따른 고전압 트랜지스터를 나타낸 레이아웃이다. 도 9는 도 8의 절단선 Ⅴ- Ⅴ′를 따라 취해진 단면도이다. 본 실시예에 따른 고전압 트랜지스터는 후술하는 것을 제외하고는 도 1, 도 2a 및 도 2b를 참조하여 설명한 고전압 트랜지스터와 유사할 수 있다.
도 8 및 도 9를 참조하면, 게이트 전극(20)과 드레인 드리프트 영역(7L) 사이에 드레인 필드 절연막(19d)이 위치하고, 상기 게이트 전극(20)과 소오스 드리프트 영역(5L) 사이에는 소오스 필드 절연막(19s)이 위치할 수 있다. 이 경우에, 상기 게이트 전극(20)과 상기 드레인 드리프트 영역(7L) 사이 및 상기 게이트 전극(20)과 상기 소오스 드리프트 영역(5L) 사이의 전계를 줄여 상기 게이트 전극(20)과 상기 드레인 드리프트 영역(7L) 사이 및 상기 게이트 전극(20)과 상기 소오스 드리프트 영역(5L) 사이의 항복 전압을 높일 수 있다.
절연막(30) 내에 형성되어 상기 게이트 전극(20)의 일부 영역들을 노출시키는 게이트 콘택홀들(30c)은 상기 드레인 필드 절연막(19d)과 중첩하거나, 상기 소오스 필드 절연막(19s)과 중첩할 수 있다. 상기 드레인 필드 절연막(19d) 및 상기 소오스 필드 절연막(19s)은 상기 게이트 절연막(18)에 비해 두꺼우므로, 상기 게이트 콘택홀(30c)을 형성하는 과정에서도 절연파괴되지 않을 수 있다.
본 실시예에 따른 고전압 트랜지스터는 소오스와 드레인이 서로 대칭적인 구조를 가지므로, 양방향 소자로 사용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 구동 집적회로(Display Driver IC; DDI) 및 상기 집적회로를 구비하는 디스플레이 장치의 개략적인 블록 다이아그램이다.
도 10을 참조하면, DDI(100)는 제어부(controller; 110), 파워 공급 회로부(power supply circuit; 120), 드라이버 블록(driver block; 130) 및 메모리 블록(memory block; 140)를 포함한다. 상기 제어부(110)는 중앙처리장치(main processing unit, MPU; 200)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 상기 DDI(100)의 각 블록들을 제어한다. 상기 파워 공급 회로부(120)는 상기 제어부(110)의 제어에 응답하여 구동전압을 생성한다. 상기 드라이버 블록(130)은 상기 제어부(110)의 제어에 응답하여 상기 파워 공급 회로부(120)에서 생성된 구동전압을 이용하여 디스플레이 패널(300)를 구동한다. 상기 디스플레이 패널(300)은 액정 디스플레이 패널(Liquid Crystal Display pannel) 또는 플라즈마 디스플레이 패널(Plasma Display Pannel)일 수 있다. 상기 메모리 블록(140)은 상기 제어부(110)로 입력되는 명령 또는 출력되는 제어신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로 RAM, ROM 등의 메모리를 포함한다. 상기 파워 회로부(120) 및 상기 드라이버 블록(130)은 상술한 실시예들 중 어느 하나의 고전압 트랜지스터를 포함할 수 있다. 이를 제외한 나머지 블록들은 상기 고전압 트랜지스터에 비해 낮은 전압에서 동작하는 저전압 트랜지스터를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. 예를 들어, 본 발명을 고전압 트랜지스터를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 저전압 트랜지스터에도 적용가능하다.
도 1은 본 발명의 일 실시예에 따른 고전압 트랜지스터를 나타낸 레이아웃이다.
도 2a 및 도 2b는 도 1a의 절단선들 Ⅰ-Ⅰ′ 및 Ⅱ-Ⅱ′를 따라 각각 취해진 단면도들이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 고전압 트랜지스터를 제조하는 방법을 나타낸 단면도들로서, 도 1의 절단선 Ⅰ-Ⅰ′를 따라 공정단계별로 취해진 단면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 고전압 트랜지스터를 제조하는 방법을 나타낸 단면도들로서, 도 1의 절단선 Ⅱ-Ⅱ′를 따라 공정단계별로 취해진 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 고전압 트랜지스터를 나타낸 레이아웃이다.
도 6은 도 5의 절단선 Ⅲ-Ⅲ′을 따라 취해진 단면도이다.
도 7은 도 5의 절단선 Ⅳ-Ⅳ′를 따라 취해진 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 고전압 트랜지스터를 나타낸 레이아웃이다.
도 9는 도 8의 절단선 Ⅴ- Ⅴ′를 따라 취해진 단면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 구동 집적회로 및 상기 집적회로를 구비하는 디스플레이 장치의 개략적인 블록 다이아그램이다.

Claims (20)

  1. 기판 내에 형성된 소자분리막에 의해 정의된 소오스 활성영역, 채널 활성영역 및 드레인 활성영역을 구비하는 소자 활성영역, 상기 채널 활성영역은 상기 소자분리막과 만나는 한 쌍의 에지부들을 구비하고;
    상기 채널 활성영역과 중첩하는 게이트 전극, 상기 게이트 전극의 주변에 상기 에지부들이 노출되고;
    상기 게이트 전극과 상기 채널 활성영역 사이에 배치된 게이트 절연막; 및
    상기 소오스 및 드레인 활성영역들 내에 형성된 소오스 및 드레인 불순물 영역들을 포함하고,
    상기 게이트 전극의 수평 단면은 제1 방향으로 연장된 직사각형 형태를 가지며, 상기 소오스 활성영역 및 드레인 활성영역은 상기 제1 방향에 수직하는 제2 방향으로 상기 게이트 전극을 사이에 두고 배치되며, 상기 에지부들의 상기 제2 방향의 길이는 상기 게이트 전극의 상기 제2 방향의 길이보다 작고 상기 소오스 활성영역과 상기 드레인 활성 영역 사이의 상기 채널 활성영역의 상기 제2 방향의 길이 이하인 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극의 상기 제1 방향의 폭은 상기 채널 활성영역의 상기 제1 방향의 폭에 비해 작은 트랜지스터.
  3. 제1항에 있어서,
    상기 드레인 활성영역들 내에 형성되고, 상기 드레인 불순물 영역을 감싸는 드레인 드리프트 영역을 더 포함하는 트랜지스터.
  4. 제3항에 있어서,
    상기 게이트 전극은 상기 드레인 드리프트 영역과 중첩하고,
    상기 게이트 전극과 상기 드레인 드리프트 영역 사이에 상기 게이트 절연막에 비해 두꺼운 드레인 필드 절연막을 더 포함하는 트랜지스터.
  5. 제4항에 있어서,
    상기 드레인 필드 절연막은 상기 소자분리막과 동일한 구조를 갖는 트랜지스터.
  6. 제4항에 있어서,
    상기 게이트 전극 상에 게이트 콘택홀이 배치되되, 상기 게이트 콘택홀은 상기 드레인 필드 절연막과 중첩하는 트랜지스터.
  7. 제1항에 있어서,
    상기 소오스 활성영역들 내에 형성되고, 상기 소오스 불순물 영역을 감싸는 소오스 드리프트 영역을 더 포함하는 트랜지스터.
  8. 제7항에 있어서,
    상기 게이트 전극은 상기 소오스 드리프트 영역과 중첩하고,
    상기 게이트 전극과 상기 소오스 드리프트 영역 사이에 상기 게이트 절연막에 비해 두꺼운 소오스 필드 절연막을 더 포함하는 트랜지스터.
  9. 제1항에 있어서,
    상기 채널 활성영역의 상기 제1 방향의 폭은 상기 소오스 활성영역의 상기 제1 방향의 폭 및 상기 드레인 활성영역의 상기 제1 방향의 폭과 동일한 트랜지스터.
  10. 제1항에 있어서,
    상기 채널 활성영역은 상기 소오스 활성영역의 상기 제1 방향의 폭 및 상기 드레인 활성영역의 상기 제1 방향의 폭과 동일한 상기 제1 방향의 폭을 갖는 바디영역 및 상기 바디영역으로부터 돌출된 한 쌍의 연장 활성영역들을 구비하는 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 전극은 상기 바디영역 및 상기 연장 활성영역들과 중첩하는 트랜지스터.
  12. 제11항에 있어서,
    상기 연장 활성영역들의 각각은 상기 소자분리막과 만나는 에지부를 구비하고, 상기 게이트 전극의 주변에 노출된 에지부들은 상기 연장 활성영역들의 에지부들인 트랜지스터.
  13. 제12항에 있어서,
    상기 에지부들의 각각은 상기 바디영역의 반대편에 위치하는 트랜지스터.
  14. 기판 내에 형성된 소자분리막에 의해 정의된 소오스 활성영역, 채널 활성영역 및 드레인 활성영역을 구비하는 소자 활성영역, 상기 채널 활성영역은 상기 소자분리막과 만나는 한 쌍의 에지부들을 구비하고;
    상기 채널 활성영역과 중첩하는 게이트 전극, 상기 게이트 전극의 주변에 상기 에지부들이 노출되고;
    상기 게이트 전극과 상기 채널 활성영역 사이에 배치된 게이트 절연막;
    상기 드레인 활성영역 내에 형성된 드레인 불순물 영역 및 상기 드레인 불순물 영역을 감싸는 드레인 드리프트 영역;
    상기 게이트 전극은 상기 드레인 드리프트 영역 상으로 연장되고, 상기 게이트 전극과 상기 드레인 드리프트 영역 사이에 형성되고 상기 게이트 절연막에 비해 두꺼운 드레인 필드 절연막; 및
    상기 소오스 활성영역 내에 형성된 소오스 불순물 영역을 포함하고,
    상기 게이트 전극의 수평 단면은 제1 방향으로 연장된 직사각형 형태를 가지며, 상기 소오스 활성영역 및 드레인 활성영역은 상기 제1 방향에 수직하는 제2 방향으로 상기 게이트 전극을 사이에 두고 배치되며, 상기 에지부들의 상기 제2 방향의 길이는 상기 게이트 전극의 상기 제2 방향의 길이보다 작고 상기 소오스 활성영역과 상기 드레인 활성 영역 사이의 상기 채널 활성영역의 상기 제2 방향의 길이 이하인 고전압 트랜지스터.
  15. 제14항에 있어서,
    상기 소오스 활성영역들 내에 형성되어, 상기 소오스 불순물 영역을 감싸는 소오스 드리프트 영역을 더 구비하고,
    상기 게이트 전극은 상기 소오스 드리프트 영역 상으로 연장되고, 상기 게이트 전극과 상기 소오스 드리프트 영역 사이에 형성되고 상기 게이트 절연막에 비해 두꺼운 소오스 필드 절연막을 더 포함하는 고전압 트랜지스터.
  16. 제14항에 있어서,
    상기 채널 활성영역의 상기 제1 방향의 폭은 상기 소오스 활성영역의 상기 제1 방향의 폭 및 상기 드레인 활성영역의 상기 제1 방향의 폭과 동일한 고전압 트랜지스터.
  17. 제14항에 있어서,
    상기 채널 활성영역은 상기 소오스 활성영역의 상기 제1 방향의 폭 및 상기 드레인 활성영역의 상기 제1 방향의 폭과 동일한 상기 제1 방향의 폭을 갖는 바디영역 및 상기 바디영역으로부터 돌출된 한 쌍의 연장 활성영역들을 구비하고,
    상기 게이트 전극은 상기 바디영역 및 상기 연장 활성영역들과 중첩하고,
    상기 게이트 전극의 주변에 노출된 상기 에지부들은 상기 연장 활성영역들이 상기 소자분리막과 각각 만나는 에지부들이고, 상기 에지부들의 각각은 상기 바디영역의 반대편에 위치하는 고전압 트랜지스터.
  18. 제14항에 있어서,
    상기 게이트 전극 상에 게이트 콘택홀이 배치되되, 상기 게이트 콘택홀은 상기 드레인 필드 절연막과 중첩하는 고전압 트랜지스터.
  19. 제14항에 있어서,
    상기 게이트 전극의 상기 제1 방향의 폭은 상기 채널 활성영역의 상기 제1 방향의 폭에 비해 작은 고전압 트랜지스터.
  20. 제어부, 파워 공급 회로부 및 드라이버 블록을 포함하는 디스플레이 구동 집적회로에 있어서,
    상기 파워 공급 회로부 및 상기 드라이버 블록은 고전압 트랜지스터를 구비하되, 상기 고전압 트랜지스터는 제1항 내지 제 19항 중 어느 한 항의 트랜지스터인 디스플레이 구동 집적회로.
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