KR20020066943A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 부분 분리 영역에 의해 소자 분리된 소자 형성 영역에서의 바디 영역의 전위를 안정적으로 고정시킬 수 있는 SOI 구조의 반도체 장치를 얻는 것에 관한 것이다.
부분 산화막(31)에 의해 소자 분리된 소자 형성 영역에, 소스 영역(51), 드레인 영역(61) 및 H 게이트 전극(71)으로 이루어지는 MOS 트랜지스터를 형성한다. H 게이트 전극(71)은 좌우(도면에서는 상하)의 "I"에 의해 소스 영역(51) 및 드레인 영역(61)에 게이트 폭 W 방향에 인접하여 형성되는 바디 영역(13)과 드레인 영역(61) 및 소스 영역(51)을 전기적으로 분리하고, 중앙의 "-"가 본래의 MOS 트랜지스터의 게이트 전극으로서 기능한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 SOI 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
SOI (Silicon-On-Insulator) 디바이스라고 하는 반도체 장치는 고속·저소비 디바이스로서 최근 주목받고 있다.
이 SOI 디바이스는, SOI 층과 실리콘 기판 사이에 매립 산화막을 사이에 둔 SOI 구조의 SOI 기판으로 제조된다. 특히, 상층 실리콘층인 SOI 층을 박막화한 (∼약 수㎛) SOI 디바이스는 박막 SOI 디바이스라고 하여 주목받고 있으며, 휴대 기기용 LSI 등의 응용에 기대되고 있다. 종래, SOI 소자(SOI 구조의 SOI 층에 형성되는 (반도체) 소자)는 SOI 층의 Si(실리콘)을 관통하여, 매립 산화막에 걸쳐 형성되는 소자 분리용 산화막에 의해 완전 분리되고 있었다.
상기 완전 분리 기술은, 소자가 다른 소자로부터 전기적으로 완전하게 절연되어 있기 때문에, 래치 업 프리(래치 업이 생기지 않음), 노이즈에 강하다는 등의 특징이 있다. 그러나, 트랜지스터가 전기적으로 부유인 상태에서 동작하기 때문에, 지연 시간에 주파수 의존성이 생기거나, 드레인 전류-드레인 전압 특성으로 험프가 생기는 킹크 효과(kink effect) 등이라고 하는 기판 부유 효과가 생겨버리는 문제가 있었다. 이 기판 부유 효과를 억제하기 위해, 분리 산화막(부분 산화막)을 매립 산화막에 접하지 않도록 상층부에 형성하고, 하층부의 SOI 층 일부와 함께 부분 분리 영역을 구성하고, 부분 분리 영역에서 소자 분리된 영역에 설치한 바디 영역에 본체 단자를 설치함으로써, 부분 산화막 아래의 SOI 층을 통해 기판 전위(본체 전위)를 고정할 수 있는 부분 분리 기술이 유효하다. 그러나 완전 분리 기술의 장점이던 래치 업 프리라는 장점을 이 부분 분리 기술에서는 갖지 못한다는 문제점이 있었다.
그래서, 양측의 장점을 모두 갖는 부분 분리·완전 분리 겸용 기술이 개발되었다. 부분·완전 분리 겸용 기술은 부분 분리·완전 분리 겸용의 트렌치 깊이가 상이하다. 그 때문에, 분리 산화막의 산화막을 퇴적 후의 CMP 처리 후, 트렌치 깊이가 깊은 완전 분리 부분은 부분 분리와 비교해서 디싱되어 버린다. 따라서, 게이트 산화막의 신뢰면에서 중요한 분리 엣지의 형상이 부분 분리와 완전 분리에서 상이한 문제가 있었다. 또, 병용 프로세스에 있어서, 완전 분리의 분리 엣지가 낮아지기 때문에, 엣지 부분에서의 MOS 트랜지스터의 임계치 전압이 국소적으로 저하하여, 누설 전류 증가가 우려된다는 문제점이 있었다.
또한, 종래의 디바이스만으로는 본체 단자로부터의 거리가 각각의 트랜지스터에 있어서 상이하기 때문에, 본체 저항이 변동, 임계치 전압이 변동되는 문제가 있었다.
또한, 부분 산화막 아래의 SOI 층을 통해 본체 전위를 고정시키는 부분 분리 기술에 의해서도 본체 전위를 안정적으로 고정시킬 수 없는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 부분 분리 영역에 의해 소자 분리된 소자 형성 영역에서의 바디 영역의 전위를 안정적으로 고정시킬 수 있는 SOI 구조의 반도체 장치, 부분 분리 혹은 부분 분리·완전 분리 겸용했을 때에, 고기능의 반도체 집적 회로를 구성 가능한 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
도 1은 종래의 PDSOI-MOSFET의 일례를 나타내는 단면도.
도 2는 종래의 PDSOI-MOSFET의 일례를 나타내는 평면도.
도 3은 본 발명의 실시예1(제1 형태)인 반도체 장치의 평면 구조를 나타내는 평면도.
도 4는 도 3의 A2-A2 단면을 나타내는 단면도.
도 5는 도 3의 B1-B1 단면을 나타내는 단면도.
도 6은 실시예1의 제2 형태를 나타내는 단면도.
도 7은 실시예1의 제3 형태를 나타내는 단면도.
도 8은 실시예1의 제4 형태를 나타내는 단면도.
도 9는 본 발명의 실시예2인 반도체 장치의 평면 구조를 나타내는 평면도.
도 10은 본 발명의 실시예3인 반도체 장치의 평면 구조를 나타내는 평면도.
도 11은 도 10의 A4-A4 단면을 나타내는 단면도.
도 12는 도 11의 A5-A5 단면을 나타내는 단면도.
도 13은 본 발명의 실시예4의 제1 형태인 반도체 장치의 평면 구조를 나타내는 평면도.
도 14는 본 발명의 실시예4의 제2 형태인 반도체 장치의 평면 구조를 나타내는 평면도.
도 15는 본 발명의 실시예4의 제3 형태인 반도체 장치의 평면 구조를 나타내는 평면도.
도 16은 PDSOI-MOSFET의 타입5 (그 1)의 평면 구조를 나타내는 평면도.
도 17은 PDSOI-MOSFET의 타입5 (그 2)의 평면 구조를 나타내는 평면도.
도 18은 타입 A의 PDSOI-MOSFET의 단면 구조를 나타내는 단면도.
도 19는 타입 A의 PDSOI-MOSFET의 평면 구조를 나타내는 평면도.
도 20은 타입 B의 PDSOI-MOSFET의 평면 구조를 나타내는 평면도.
도 21은 타입 D의 PDSOI-MOSFET의 평면 구조를 나타내는 평면도.
도 22는 실시예6의 반도체 장치의 평면 구조를 개념적으로 나타낸 설명도.
도 23은 실시예6의 반도체 장치에 의한 응용예1을 나타내는 회로도.
도 24는 실시예6의 반도체 장치에 의한 응용예2를 나타내는 회로도.
도 25는 완전 분리된 FDSOI-MOSFET의 구조를 나타내는 단면도.
도 26은 본 발명의 실시예7의 제1 형태인 반도체 장치의 저항 소자 형성 영역을 나타내는 단면도.
도 27은 실시예7의 제1 형태를 나타내는 평면도.
도 28은 일반적인 저항 소자 형성 영역을 나타내는 단면도.
도 29는 실시예7의 제2 형태인 반도체 장치의 저항 소자 형성 영역을 나타내는 단면도.
도 30은 실시예7의 제3 형태인 반도체 장치의 저항 소자 형성 영역을 나타내는 단면도.
도 31은 6 트랜지스터 CMOS 구성의 SRAM 셀을 나타내는 회로도.
도 32는 도 31에서 나타낸 SRAM 셀을 실현하기 위한 레이아웃 구성을 나타내는 평면도.
도 33은 고저항 부하형 셀 구성의 SRAM 셀을 나타내는 회로도.
도 34는 도 33에서 나타낸 SRAM 셀을 실현하기 위한 레이아웃 구성을 나타내는 평면도.
도 35는 일반적인 H 게이트 전극을 나타내는 평면도.
도 36은 본 발명의 실시예8인 반도체 장치의 평면 구조를 나타내는 평면도.
도 37은 도 36의 D1-D1 단면을 나타내는 단면도.
도 38은 부분 분리 플로우를 나타내는 단면도.
도 39는 부분 분리 플로우를 나타내는 단면도.
도 40은 부분 분리 플로우를 나타내는 단면도.
도 41은 부분 분리 플로우를 나타내는 단면도.
도 42는 부분 분리 플로우를 나타내는 단면도.
도 43은 부분 분리 플로우를 나타내는 단면도.
도 44는 부분 분리 플로우를 나타내는 단면도.
도 45는 부분 분리 플로우를 나타내는 단면도.
도 46은 부분 분리 플로우를 나타내는 단면도.
도 47은 부분 분리 플로우를 나타내는 단면도.
도 48은 부분 분리 플로우를 나타내는 단면도.
도 49는 부분 분리 플로우를 나타내는 단면도.
도 50은 부분 분리 플로우를 나타내는 단면도.
도 51은 부분 분리 플로우를 나타내는 단면도.
도 52는 부분 분리 플로우를 나타내는 단면도.
도 53은 완전 분리 플로우를 나타내는 단면도.
도 54는 완전 분리 플로우를 나타내는 단면도.
도 55는 완전 분리 플로우를 나타내는 단면도.
도 56은 완전 분리 플로우를 나타내는 단면도.
도 57은 완전 분리 플로우를 나타내는 단면도.
도 58은 게이트 전극용 폴리실리콘층의 형성 시의 부분 분리 영역 주변 영역을 나타내는 단면도.
도 59는 게이트 전극용 폴리실리콘층의 형성 시의 완전 분리 영역 주변의 영역을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 매립 산화막
4 : SOI층
5 : 게이트 산화막
6 : 측벽
7 : 게이트 전극
10, 13 : 바디 영역
11 : p 웰 영역
17a : p+바디 영역
17b : p- 바디 영역
21, 22, 55 : p+영역
31 : 부분 산화막
51∼54 : 소스 영역
61∼63 : 드레인 영역
71 : H 게이트 전극
72 : T 게이트 전극
73 : 특수 H 게이트 전극
131A∼131G : 부분 분리 영역
132 : 완전 분리 영역
R3, R34 : 저항 소자
본 발명의 제1 양상에 따른 반도체 장치는, 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조를 갖고, 상기 SOI 층의 소자 형성 영역에 설치되는 MOS 트랜지스터와, 상기 SOI 층에 설치되고, 상기 소자 형성 영역을 소자 분리하는 부분 분리 영역을 구비하되, 상기 부분 분리 영역은 상기 SOI 층의 상층부에 설치되는 부분 절연막과 하층부에 존재하는 상기 SOI 층의 일부인 부분 절연막 아래의 반도체 영역을 포함하고, 상기 MOS 트랜지스터는 각각이 상기 SOI 층 내에 선택적으로 형성되는 제1 도전형의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역 사이의 상기 SOI 층의 영역 위에 게이트 산화막을 통해 형성되는 게이트 전극 주요부를 갖는 게이트 전극과, 상기 소스 및 드레인 영역 사이의 상기 SOI 층의 제2 도전형의 영역인 바디 영역 주요부와, 상기 소자 형성 영역 내에 상기 바디 영역 주요부로부터 전기적으로 접속하여 형성되고, 외부로부터 전위 고정 가능한 바디 영역 전위 설정부를 포함하는 바디 영역을 구비한다.
본원의 제2 양상에 따른 발명은 제1 양상에 따른 반도체 장치로서, 상기 바디 영역 전위 설정부는 상기 소스 및 드레인 영역의 게이트 폭 방향에서 인접하고, 또한 상기 바디 영역 주요부로부터 게이트 길이 방향으로 연장되어 형성되는 바디 영역 소스·드레인 인접부를 포함하고, 상기 게이트 전극은, 상기 게이트 전극 주요부의 단부로부터 상기 게이트 길이 방향으로 연장되어 상기 바디 영역 소스·드레인 인접부 위의 일부에 형성되는 게이트 연장 영역을 더 갖고, 상기 게이트 연장 영역에 의해 상기 바디 영역 소스·드레인 인접부와 상기 소스 및 드레인 영역을 전기적으로 차단한다.
본원의 제3 양상에 따른 발명은 제2 양상에 따른 반도체 장치로서, 상기 바디 영역 소스·드레인 인접부는 상기 바디 영역 주요부로부터 제1 방향으로 연장되어 형성되는 제1 바디 영역 소스·드레인 인접부와, 상기 바디 영역 주요부로부터 상기 제1 방향과 반대인 제2 방향으로 연장되어 형성되는 제2 바디 영역 소스·드레인 인접부를 포함하며, 상기 게이트 연장 영역은, 상기 제1 바디 영역 소스·드레인 인접부 위에 형성되는 제1 게이트 연장 영역과, 상기 제2 바디 영역 소스·드레인 인접부 위에 형성되는 제2 게이트 연장 영역을 포함한다.
본원의 제4 양상에 따른 발명은, 제2 양상에 따른 반도체 장치로서, 상기 바디 영역 소스·드레인 인접부는 하나의 바디 영역 소스·드레인 인접부를 포함하고, 상기 게이트 연장 영역은 상기 하나의 바디 영역 소스·드레인 인접부 위에 형성되는 하나의 게이트 연장 영역을 포함한다.
본원의 제5 양상에 따른 발명은, 제2 양상 내지 제4 양상 중 하나에 관련된 반도체 장치로서, 상기 바디 영역 소스·드레인 인접부는, 상기 게이트 연장 영역으로부터 소정의 거리를 사이에 둔 영역에, 다른 영역보다 제2 도전형의 불순물 농도가 높은 고농도 영역을 갖는다.
본원의 제6 양상에 따른 발명은, 제2 양상 내지 제4 양상 중 하나에 관련된 반도체 장치로서, 상기 게이트 연장 영역은 제2 도전형의 불순물 농도가 5×1018㎝-2이하의 게이트 연장 영역을 포함한다.
본원의 제7 양상에 따른 발명은, 제1 양상 내지 제5 양상 중 하나에 관련된반도체 장치로서, 상기 바디 영역 전위 설정부는, 상기 소스 영역과 혼재하여 형성되는 제2 도전형의 본체 고정용 반도체 영역을 포함한다.
본원의 제8 양상에 따른 발명은, 제1 내지 제7 양상 중 하나에 관련된 반도체 장치로서, 상기 부분 절연막 아래의 반도체 영역은 제2 도전형을 갖고, 상기 바디 영역과 접하여 형성되며, 상기 SOI 층의 상기 소자 형성 영역 외에 설치되고, 외부로부터 전위 고정 가능한 제1 도전형의 소자 형성 영역 외의 바디 영역을 더 구비하며, 상기 소자 형성 영역 외 바디 영역은 상기 부분 절연막 아래의 반도체 영역과 접하여 형성된다.
본원의 제9 양상에 따른 발명은, 제1 내지 제8 양상 중 하나에 관련된 반도체 장치로서, 상기 소스 및 드레인 영역은 상기 매립 절연층에 도달하는 형성 깊이를 갖는다.
본원의 제10 양상에 따른 발명은, 제1 내지 제8 양상 중 하나에 관련된 반도체 장치로서, 상기 소스 및 드레인 영역은 통상 동작 시에 상기 소스 및 드레인 영역으로부터 연장되는 공핍층이 상기 매립 절연층에 도달하지 않은 형성 깊이를 갖는다.
본원의 제11 양상에 따른 발명은, 제1 내지 제8 양상 중 하나에 관련된 반도체 장치로서, 상기 소스 및 드레인 영역은 상기 매립 절연층에 도달하지 않고, 통상 동작 시에 상기 드레인 영역으로부터 연장되는 공핍층은 상기 매립 절연층에 도달하는 형성 깊이를 갖는다.
본원의 제12 양상에 따른 발명은, 제1 내지 제8 양상 중 하나에 관련된 반도체 장치로서, 상기 드레인 영역은, 상기 소스 영역보다 형성 깊이가 깊고, 또한 통상 동작 시에 상기 드레인 영역으로부터 연장되는 공핍층이 상기 매립 절연층에 도달하는 형성 깊이를 갖는다.
본원의 제13 양상에 따른 반도체 장치는, 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조를 갖고, 상기 SOI 층의 소자 형성 영역에 설치되는 소정의 도전형의 제1 및 제2 반도체 영역과, 상기 소자 형성 영역의 상층부에 설치되는 부분 절연막과, 하층부의 상기 소자 형성 영역의 일부인 소정의 도전형의 부분 절연막 아래의 반도체 영역을 포함하며, 상기 부분 절연막 아래의 반도체 영역은 상기 제1 및 제2 반도체 영역과 전기적으로 접속되고, 저항 소자를 구성하고 있다.
본원의 제14 양상에 따른 발명은, 제13 양상에 관련된 반도체 장치로서, 상기 SOI 층을 관통하여 설치되고, 상기 소자 형성 영역을 소자 분리하는 완전 절연막을 더 구비한다.
본원의 제15 양상에 따른 발명은, 제13 혹은 제14 양상에 관련된 반도체 장치로서, 상기 부분 절연막, 상기 제1 및 제2 반도체 영역 이외의 상기 소자 형성 영역을 상기 저항 소자의 형성 영역의 일부로 하고 있다.
본원의 제16 양상에 따른 발명은, 제13 내지 제15 양상 중 하나에 관련된 반도체 장치로서, 상기 저항 소자는 SRAM 메모리 셀의 부하 저항을 포함한다.
본원의 제17 양상에 따른 반도체 장치는, 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조를 갖고, 상기 SOI 층에 설치되는 제1 및 제2 소자 형성 영역과, 상기 SOI 층의 상층부에 설치된 부분 절연막과 상기 부분 절연막 아래의 상기 SOI 층의 일부인 반도체 영역으로 이루어지며, 상기 제1 및 제2 소자 형성 영역 사이를 소자 분리하는 부분 분리 영역과, 상기 제1 및 제2 소자 형성 영역에 각각 형성되는 제1 및 제2 MOS 트랜지스터를 구비하고, 상기 제1 및 제2 MOS 트랜지스터 사이에서의 바디 영역의 구조, 게이트 전극의 구조, 및 본체 전위 고정의 유무 중, 적어도 하나를 상이하게 하여, 상기 제1 및 제2 MOS 트랜지스터의 트랜지스터 특성을 상이하게 한다.
본원의 제18 양상에 따른 반도체 장치는, 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조를 갖고, 상기 SOI 층에 설치되는 제1 및 제2 소자 형성 영역과, 상기 SOI 층의 상층부에 설치된 부분 절연막과 상기 부분 절연막 아래의 상기 SOI 층의 일부인 반도체 영역으로 이루어지며, 상기 제1 소자 형성 영역을 다른 영역으로부터 소자 분리하는 부분 분리 영역과, 상기 SOI 층을 관통하여 설치된 완전 절연막으로 이루어지고, 상기 제2 소자 형성 영역을 다른 영역으로부터 소자 분리하는 완전 분리 영역과, 상기 제1 소자 형성 영역에 형성되는 제1 MOS 트랜지스터와, 상기 제2 소자 형성 영역에 형성되는 제2 MOS 트랜지스터를 구비하고, 상기 제1 및 제2 MOS 트랜지스터는 상이한 트랜지스터 특성을 갖고 있다.
본원의 제19 양상에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조를 갖는 SOI 기판을 준비하는 단계와, (b) 상기 SOI 층의 상층부에 선택적으로 부분 절연막을 형성하는 단계를 포함하고, 상기 부분 절연막은 상기 부분 절연막 아래의 상기 SOI 층의 일부인 반도체 영역에 의해 상기 SOI 층에서의 제1 및 제2 소자 형성 영역 사이를 소자 분리하는부분 분리 영역을 구성하고, (c) 상기 제1 및 제2 소자 형성 영역에 제1 및 제2 MOS 트랜지스터를 각각 형성하는 단계를 더 포함하고, 상기 단계(c)는 상기 제1 및 제2 MOS 트랜지스터 사이에서의 바디 영역의 구조, 게이트 전극의 구조, 및 본체 전위 고정의 유무 중 적어도 하나를 상이하게 하여, 상기 제1 및 제2 MOS 트랜지스터의 트랜지스터 특성을 상이하게 한다.
본원의 제20 양상에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조를 갖는 SOI 기판을 준비하는 단계와, (b) 상기 SOI 층의 상층부에 선택적으로 부분 절연막을 형성하는 단계를 포함하고, 상기 부분 절연막은 상기 부분 절연막 아래의 상기 SOI 층의 일부인 반도체 영역에 의해, 상기 제1 소자 형성 영역을 다른 영역으로부터 소자 분리하는 부분 분리 영역을 구성하고, (c) 상기 SOI 층을 관통하여 선택적으로 완전 절연막을 형성하는 단계를 더 포함하고, 상기 완전 절연막은 상기 제2 소자 형성 영역을 다른 영역으로부터 소자 분리하는 완전 분리 영역을 구성하며, (d) 상기 제1 소자 형성 영역에 제1 MOS 트랜지스터를 형성하는 단계와, (e) 상기 제2 소자 형성 영역에 제2 MOS 트랜지스터를 형성하는 단계를 더 포함하고, 상기 단계 (d) 및 (e)는 상기 제1 및 제2 MOS 트랜지스터가 상이한 트랜지스터 특성을 갖도록 형성하고 있다.
<실시예>
<발명의 개요>
(기술 배경)
부분 분리 기술의 장점은, 부분 분리 영역에 의해 소자 형성 영역 외에 설치된 바디 영역의 전위를 외부로부터 설정 가능하게 함으로써, 부분 산화막 아래의 SOI 층을 통해 기판 전위를 고정시킬 수 있는 점이지만, 이러한 장점은 고내압 소자나 높은 핫 캐리어의 신뢰성을 필요로 하는 디바이스에 대하여, 반드시 충분하다고는 할 수 없다. 이것은, 부분 산화막 바로 아래의 SOI 층의 막 두께가 얇기 때문에 유한한 본체 저항이 존재한다. 때문에, 이 디바이스에서도 고전압 영역에서는 그 본체 저항에 의해 킹크가 생기는 경우도 있다. 이에 따라, 부분 분리 기술에서도 핫 캐리어의 신뢰성, 지연 시간의 주파수 의존성이 반드시 충분하지는 않다는 기술 배경이 있다.
그래서, 부분 분리 기술 혹은 부분 분리·완전 분리 겸용 기술에 있어서, 분리 엣지가 상이한 것에 따른 게이트 산화막 신뢰성의 저하를 막기 위해, 특히 신뢰성이 필요한 부분에, 후술하는 H 게이트 전극이나 T 게이트 전극을 이용함으로써, 본체 전위 고정의 신뢰성을 향상시켜, 동시에 엣지 누설 전류의 증가를 억제할 수 있는 반도체 장치가 필요하게 된다.
(단일종의 트랜지스터)
본체 단자를 갖는 부분 분리에 있어서, 후술하는 H 게이트 전극, T 게이트 전극 및 소스-타이 구조 중 하나의 구조를 이용한 단일종의 트랜지스터를 이용함으로써, 본체 전위를 고정하는 안정성이 더 향상하여, 핫캐리어, 지연 시간의 주파수 의존성의 문제를 더 향상시킬 수 있다. 단, 이러한 방법은 회로의 속도를 저하시키기 때문에, 고속성을 필요로 하는 부분에는 종래의 디바이스(통상 구조의 게이트 전극을 이용한 디바이스 등)를 이용하는 편이 바람직하다.
(복수 종류의 트랜지스터의 조합)
또한, 부분적으로 본체 단자를 설치하지 않도록 하여, 부유 상태에서 트랜지스터를 동작시키면, 임계치 전압을 낮출 수 있기 때문에, 드레인 전류가 큰 트랜지스터를 제작할 수 있다. 따라서, 본체 단자에 의한 본체 고정 구조의 트랜지스터와 함께 본체 부유 구조의 트랜지스터를 회로 내에 혼재하여 설치함으로써, 고속·저소비 전력의 회로를 제작할 수 있다.
또한, 부분 분리 기술에 있어서, 본체 단자로부터의 거리의 차이에 따른 임계치 변동은 각각의 트랜지스터에 본체 단자를 설치하게 되는 H 게이트 전극이나 T 게이트 전극이나 소스-타이(source-tied) 구조를 이용함에 따라 억제할 수 있다. 또한, 본체 단자를 이용하지 않은 부유 구조를 이용하면, 당연히 본체 저항에 따른 임계치 변동을 억제할 수 있는 것은 분명하다. 단, 부유 구조에서는 임계치 전압이 주파수 의존성을 갖는 단점이 있다.
이와 같이, 여러가지 특징을 갖는 복수 종류의 트랜지스터를 조합함에 따라, 설계하는 데에 있어서 고기능의 디바이스를 제공할 수 있다.
<실시예1>
(종래의 PDSOI-MOSFET)
도 1은 종래의 MOS 트랜지스터의 하나인 PD(Partially-Depleted) SOI-MOSFET의 일례를 나타내는 단면도이고, 도 2는 종래의 PDSOI-MOSFET의 일례를 나타내는 평면도이다. 도 2의 A1-A1 단면이 도 1에 상당한다.
PDSOI-MOSFET는 도 1에 도시된 바와 같이 게이트 전극(7) 바로 아래의 공핍층(90)이, 매립 산화막(2)까지 도달하지 않는 특징을 갖는다. 이러한 특징 때문에, PDSOI-MOSFET는 임계치 전압의 제어성이 우수하다.
도 1 및 도 2에 도시된 바와 같이, 반도체 기판(도시하지 않음) 위에 형성된 매립 산화막(2) 위에 SOI 층(4)이 형성됨으로써 SOI 구조의 SOI 기판을 실현하고 있다. SOI 층(4)은 부분 산화막(31) 및 부분 산화막(31) 아래의 p 웰 영역(11)으로 이루어지는 부분 분리 영역에 의해 소자 분리된다.
SOI 층(4)에 선택적으로 형성된 소스 영역(51) 및 드레인 영역(61)은 각각 SOI 층(4)의 표면으로부터 이면(매립 산화막(2)의 표면)에 도달하는 깊이로 형성된다.
소스 영역(51), 드레인 영역(61) 사이의 SOI 층(4) 위에 게이트 산화막(5)이 형성되고, 게이트 산화막(5) 위에 게이트 전극(7)이 형성된다. 또한, 게이트 전극(7)의 측면에 측벽(6)이 형성된다. 그리고, 소스 영역(51) 및 드레인 영역(61) 위에 각각 소스 단자(26) 및 드레인 단자(27)가 설치된다.
또한, 부분 산화막(31) 및 그 하방의 p 웰 영역(11)에서 소자 분리되어 바디 영역(10)(소자 형성 영역 외 바디 영역)이 SOI 층(4)의 표면으로부터 이면에 걸쳐 형성된다. 바디 영역(10)은 p 웰 영역(11)을 통해 게이트 전극(7) 아래의 SOI 층(4)인 바디 영역 주요부와 전기적으로 접속되어 있다.
따라서, 이 바디 영역(10) 위에 설치된 본체 단자(25)에 소정의 전위를 제공하여, 도 1의 PDSOI-MOSFET의 본체 고정(게이트 산화막(5) 아래의 SOI 층(4)인 채널 전위를 고정)시킴으로써, 상술된 부유 효과를 억제할 수 있다.
(실시예1의 PDSOI-MOSFET)
도 3은 본 발명의 실시예1인 반도체 장치의 평면 구조를 나타내는 평면도이고, 도 4는 도 3의 A2-A2 단면을 나타내는 단면도이며, 도 5는 도 3의 B1-B1 단면을 나타내는 단면도이다.
실시예1의 반도체 장치는, 부분 분리된 SOI 층에 설치되고, H 게이트 전극을 갖는 PDSOI-MOSFET에 의한 본체 고정한 반도체 장치이다.
도 3에 도시된 바와 같이 H 게이트 전극(71)은 좌우(도면 중 상하)의 "I" (게이트 연장 영역, 제1 및 제2 바디 영역 소스·드레인 인접부)에 의해, 소스 영역(51) 및 드레인 영역(61)에 게이트 폭 W 방향으로 인접하여 형성되는 바디 영역(13)과 드레인 영역(61) 및 소스 영역(51)을 전기적으로 분리하고, 중앙의 "-"(게이트 전극 주요부)가 본래의 MOS 트랜지스터의 게이트 전극으로서 기능한다. 또, H 게이트 전극(71)의 좌우(도면 중 상하)의 "I"의 하방(下方)은 절연막을 통해 p-의 바디 영역이 형성되어 있다.
그리고, 도 3 및 도 5에 도시된 바와 같이 H 게이트 전극(71)의 게이트 전극주요부 아래의 SOI 층(4)인 바디 영역 주요부로부터, 게이트 길이 방향에 따른 제1 방향 및 그 반대의 제2 방향으로 연장하고, 또한 소스 영역(51) 및 드레인 영역(61)과 게이트 폭 방향에서 인접하여, 두개의 바디 영역(13, 13)(제1 및 제2 바디 영역 소스·드레인 인접부)이 형성된다.
따라서, H 게이트 전극(71) 좌우의 "I"에 의해, 소스 영역(51) 및 드레인 영역(61)과 바디 영역(13, 13)이 전기적으로 차단되고, 본체 단자(28)로부터 얻어지는 본체 전위가 드레인 영역(61), 소스 영역(51)에 직접 전달되지는 않는다.
SOI 층(4)에 선택적으로 형성된 소스 영역(51) 및 드레인 영역(61)은 각각 SOI 층(4) 표면으로부터 이면에 도달하는 깊이로 형성된다.
소스 영역(51), 드레인 영역(61) 사이의 SOI 층(4) 위에 게이트 산화막(5)이 형성되고, 게이트 산화막(5) 위에 H 게이트 전극(71) 중앙의 "-"부가 형성되고, H 게이트 전극(71)의 측면에 측벽(6)이 형성된다. 그리고, 소스 영역(51) 및 드레인 영역(61) 위에 각각 소스 단자(26) 및 드레인 단자(27)(도 4에서는 도시 생략)가 설치된다.
또한, 부분 산화막(31) 및 그 하방의 p 웰 영역(11)의 부분 분리 영역에 의해 소자 분리된 바디 영역(10)이 SOI 층(4)의 표면으로부터 이면에 걸쳐 형성된다. 바디 영역(10)은 p 웰 영역(11)을 통해 H 게이트 전극(71) 아래의 SOI 층(4)인 바디 영역 주요부와 전기적으로 접속되어 있다.
또한, 상술된 바와 같이 바디 영역(13)은 게이트 산화막(5) 아래의 SOI 층(4)인 바디 영역 주요부(채널 영역)와 인접하여 형성되어 있다.
따라서, 바디 영역(10) 위에 설치된 본체 단자(25) 외에 바디 영역(13) 위에 설치된 본체 단자(28)에 소정의 전위를 제공함에 따라, 실시예1의 PDSOI-MOSFET의 본체 고정할 수 있기 때문에, 바디 영역 주요부의 전위인 본체 전위 고정을 안정적으로 행할 수 있으며, 부유 효과를 대폭 억제할 수 있다.
이러한 구조의 실시예1의 PDSOI-MOSFET는 H 게이트 전극(71) 중앙의 "-"부의바로 아래의 공핍층(90)이 매립 산화막(2)까지 달하지 않은 특징을 갖는다. 이 특징 때문에, PDSOI-MOSFET는 임계치 전압의 제어성이 우수하다.
따라서, 실시예1의 반도체 장치는 H 게이트 전극 구조로 하여 PDSOI-MOSFET의 형성 영역 내에 바디 영역(13, 13)을 설치함에 따라, 도 1 및 도 2에서 나타낸 종래의 PDSOI-MOSFFT보다도 본체 저항의 저하를 행할 수 있어 안정적인 본체 전위 고정이 가능해진다. 이하, 이 점을 상술한다.
도 1 및 도 2에서 나타낸 종래의 PDSOI-MOSFET에서는 본체 단자(25)와 채널 영역과는 부분 분리 바로 아래의 얇은 p웰 영역(11)을 통해 전기적으로 접속되어 있기 때문에, 비교적 본체 저항이 높고, 본체 단자(25)로부터의 거리에 따라 트랜지스터 특성이 변동되기 쉽다.
이에 대하여, 실시예1의 구조는, 부분 분리 영역(부분 산화막(31) 및 그 하방의 p웰 영역(11))을 통해 설치된 바디 영역(10) 위의 본체 단자(25) 외에 PDSOI-MOSFET 형성 영역 내의 소스 영역(51) 및 드레인 영역(61) 근방에 형성된 바디 영역(13) 위에 본체 단자(28)를 설치할 수 있다. 이 2 타입의 본체 단자(25, 28)에 의해 본체 저항의 저항치를 저하시키고, 트랜지스터 특성의 변동을 효과적으로 억제할 수 있다.
또한, 본체 저항을 저하시킴에 따라, 드레인·브레이크다운 전압을 높일 수 있다. 반대로, 부분 산화막(31) 아래의 p 웰 영역(11)의 막 두께가 SOI 층(4)의 막 두께에 비례하는 경우에, 동일한 본체 저항으로 설정하면, H 게이트 전극 구조를 채용함으로써 SOI 층(4)의 막 두께를 얇게 할 수 있다.
SOI 층(4)의 막 두께를 얇게 함으로써, 소스·드레인의 선 성분(세로 방향의 성분)의 접합 용량을 작게 할 수 있어, 고속화할 수 있는 가능성이 있다. 또한, H 게이트 전극 구조로 함에 따라, 분리에 의해 초래되는 엣지 누설(엣지 기생 MOS)을 작게 할 수 있다. 또한, 분리 엣지에서 야기되는 게이트 산화막 신뢰성의 열화를 억제할 수 있다. 또, 분리에 기인하는 엣지 누설 및 게이트 산화막 신뢰성의 열화에 대해서는 후술한다.
상술된 특징을 갖는 실시예1의 PDSOI-MOSFET는 본체 전위 고정이 강하게 요구되는, I/O 회로, 아날로그 회로(PLL, 감지 증폭기 회로), 타이밍 회로, 다이내믹 회로 등에 사용하면 특히 유효하다.
(소스·드레인 영역에 의한 분류)
(제1 형태: 소스 영역 및 드레인 영역이 모두 직접 매립 산화막(2)에 접하고 있는 구조(도 3∼도 5로 나타낸 구조))
도 4에 도시된 바와 같이, 소스 영역(51) 및 드레인 영역(61)이 매립 산화막(2)에 직접 접하고 있기 때문에, 바디 영역(10) 위의 본체 단자(25)에 의한 본체 전위의 고정 효과가 약해지다.
그러나, 이 제1 형태의 구조는, 소스 영역(51) 및 드레인 영역(61)의 저면에 pn 접합이 형성되지 않는 만큼, pn 접합 계면의 면적이 작아지기 때문에, 접합 누설을 억제할 수 있다. 또한, 접합 용량을 작게 할 수 있다.
(제2 형태: 소스 영역 및 드레인 영역은 물론, 소스 영역 및 드레인 영역으로부터의 연장되는 공핍층도 매립 산화막에 접하지 않은 구조)
도 6은 실시예1의 제2 형태를 나타내는 단면도이다. 또, 도 6은 도 3의 A2-A2 단면에 상당한다.
도 6에 도시된 바와 같이, 소스 영역(52) 및 드레인 영역(62)은 매립 산화막(2)에 도달하지 않고 SOI 층(4) 내에 형성되고, 또한 소스 영역(52) 및 드레인 영역(62)으로부터 통상 동작 시에 연장되는 공핍층(91)도 매립 산화막(2)에 도달하지 않는다. 또, 다른 구성은 제1 형태와 마찬가지이다.
이와 같이, 제2 형태는 소스 영역(52) 및 드레인 영역(62) 및 소스 영역(52) 및 드레인 영역(62)으로부터 연장되는 공핍층(91)이 모두 매립 산화막(2)에 도달하지 않는 구조이기 때문에, 본체 단자(25)로부터 채널 영역에 이르는 본체 저항 R1의 저감화를 도모할 수 있으며, 본체 단자(25)에 의한 본체 전위 고정 효과가 가장 큰 장점을 갖는다. 단, pn 접합 용량이 커지는 단점이 있다.
(제3 형태: 드레인 영역은 매립 산화막에 접하지 않지만, 드레인 영역으로부터의 연장되는 공핍층은 매립 산화막에 접하지 않은 구조)
도 7은 실시예1의 제3 형태를 나타내는 단면도이다. 또, 도 7은 도 3의 A2-A2 단면에 상당한다.
도 7에 도시된 바와 같이, 소스 영역(53) 및 드레인 영역(63)은 매립 산화막(2)에 도달하지 않고 SOI 층(4) 내에 형성되지만, 소스 영역(53) 및 드레인 영역(63)으로부터 통상 동작 시에 연장되는 공핍층(92)은 매립 산화막(2)에 도달한다. 또, 다른 구성은, 제1 형태와 마찬가지이다.
제3 형태는, 드레인 영역(63)이 매립 산화막(2)에 직접 접하지 않기 때문에,제1 형태보다는 본체 전위 고정 효과가 있다. 또한, 공핍층(92)이 매립 산화막(2)에 접하기 때문에, pn 접합 용량도 작아진다. 이 pn 접합 용량의 저감화의 장점은, 드레인 영역(63)으로부터 연장되는 공핍층(92)이 매립 산화막(2)에 전압 0V로 접하고 있는 편이 효과가 크다. 또, 도 7의 예에서는 소스 영역(53)으로부터의 공핍층(92)도 매립 산화막(2)에 접하고 있지만, 매립 산화막(2)에 접하지 않은 구조라도 동일한 효과를 발휘한다.
(제4 형태: 소스 영역보다 드레인 영역이 형성 깊이가 더 깊고, 드레인 영역 혹은 드레인 영역으로부터 연장되는 공핍층은 매립 산화막에 접하는 비대칭 구조)
도 8은 실시예1의 제4 형태를 나타내는 단면도이다. 또, 도 8은 도 3의 A2-A2 단면에 상당한다.
도 8에 도시된 바와 같이, 소스 영역(52) 및 소스 영역(52)으로부터 연장되는 공핍층(94)은 매립 산화막(2)에 도달하지 않는 반면, 드레인 영역(61)이 매립 산화막(2)에 직접 접하고 있는 소스·드레인 비대칭 구조를 나타내고 있다. 또, 다른 구성은, 제1 형태와 마찬가지이다.
또, 소스·드레인의 비대칭 구조는 레지스트 마스크로 하여 소스·드레인의 이온 주입을 나누어 주입함으로써 제작할 수 있다.
이러한 구조의 제4 형태는 소스 영역(52)의 접합 용량은 회로의 동작 스피드에 거의 영향을 주지 않기 때문에, 소스 영역(52)으로부터 연장되는 공핍층(94)이 매립 산화막(2)에 접하지 않아도 악영향은 없다. 소스 영역(52)으로부터의 공핍층(94)이 매립 산화막(2)에 접하지 않음으로써, 채널 영역으로부터 소스영역(52) 근방의 영역 아래의 본체 저항 R1S의 저항치를 작게 할 수 있다. 또한, 공핍층(94)이 매립 산화막(2)에 접하는 구조로 소스 영역을 형성해도 무방하지만 pn 접합 계면의 면적을 작게 할 수 있는 만큼, 공핍층(94)이 매립 산화막(2)에 도달하지 않는 구조가 더 바람직하다.
드레인 영역(61)에 관해서는, 드레인 영역(61)이 매립 산화막(2)에 접하고 있기 때문에, 접합 용량 및 pn 접합 계면의 면적을 작게 할 수 있다. 또한, 드레인 영역(61)은 매립 산화막(2)에 접하지 않고, 통상 동작 시에서의 드레인 영역(61)으로부터의 공핍층이 매립 산화막(2)에 접하도록 구성하면, 본체 저항의 저항치 저감화를 도모할 수 있다.
<실시예2>
도 9는 본 발명의 실시예2인 반도체 장치의 평면 구조를 나타내는 평면도이다. 또, 도 9의 A3-A3 단면은 도 4에서 나타내는 형상과 동일하며, 도 9의 B1-B1 단면은 한쪽에만 바디 영역(13)이 형성되어 있는 점을 제외하고 도 5에서 나타내는 형상과 동일하다.
도 9에 도시된 바와 같이, 실시예2의 PDSOI-MOSFET는 실시예1의 H 게이트 전극(71)을 대신하여 T 게이트 전극(72)을 채용한 구조이다. 즉, 실시예1의 H 게이트 전극(71)은 좌우의 "I"의 근방에 각각 바디 영역(13)을 형성했지만, 실시예2의 T게이트 전극(72)은 하나의 "I" 근방에, H 게이트 전극(71)과 마찬가지로 바디 영역(13)을 형성하고 있다. 다른 구성은 실시예1과 동일하기 때문에 설명을 생략한다.
따라서, 실시예2의 T 게이트 전극(72)은 실시예1과 마찬가지로, 2 타입의 바디 영역(10 및 13) 위에 설치된 본체 단자(25 및 28)에 의해 본체 고정을 행함으로써, 본체 저항의 저항치를 저하시키고, 트랜지스터 특성의 변동을 효과적으로 억제할 수 있다.
또한, 실시예2의 T 게이트 전극(72)은 액티브 영역(소스 영역(51), 드레인 영역(61) 등 부분 산화막(31)이 형성되지 않은 영역)의 엣지를 피복하는 면적을 작게 할 수 있기 때문에, H 게이트 전극(71)에 비교하여 게이트 용량을 작게 할 수 있다. 이 때문에, 실시예1의 PDSOI-MOSFET에 비교하여, 회로 동작을 고속으로 할 수 있다.
또한, 분리 엣지의 문제는 실시예1과 마찬가지로 T 게이트 전극(72)을 갖는 실시예2에서도 효과가 있다.
따라서, 실시예2의 PDSOI-MOSFET는 본체 전위 고정이 강하게 요구되는, I/O 회로, 아날로그 회로(PLL, 감지 증폭기), 타이밍 회로, 다이내믹 회로 등에 사용하면 특히 유효하다.
또한, 실시예2의 구조는 소스·드레인 영역의 접합 위치에 따라 실시예1과 마찬가지로 제1 형태로부터 제4 형태로 분류된다.
<실시예3>
도 10은 본 발명의 실시예3인 반도체 장치의 평면 구조를 나타내는 평면도이고, 도 11은 도 10의 A4-A4 단면을 나타내는 단면도이며, 도 12는 도 11의 A5-A5 단면을 나타내는 단면도이다.
이들 도면에 도시된 바와 같이, 실시예3의 소스 영역은 두개로 분리 형성된 소스 영역(54)사이에 p+영역(55)(본체 고정용 반도체 영역)으로 이루어지는 소스-타이 구조(source-tied structure)를 나타내고 있다.
또한, 소스 영역(54), p+영역(55) 및 드레인 영역(61)은 각각 SOI 층(4)의 표면으로부터 이면에 도달하는 깊이로 형성된다.
소스 영역(54)(p+영역(55)), 드레인 영역(61) 사이의 SOI 층(4) 위에 게이트 산화막(5)이 형성되고, 게이트 산화막(5) 위에 게이트 전극(7)이 형성되며, 게이트 전극(7)의 측면에 측벽(6)이 형성된다.
또한, 부분 산화막(31) 및 그 하방의 p 웰 영역(11)에서 소자 분리되어 바디 영역(10)이 SOI 층(4)의 표면으로부터 이면에 걸쳐 형성된다. 바디 영역(10)은 부분 산화막(31) 아래의 p 웰 영역(11)을 통해 게이트 전극(7) 아래의 SOI 층(4)인 바디 영역 주요부와 전기적으로 접속된다.
이러한 실시예3의 PDSOI-MOSFET에서의 소스-타이 구조는 도 10, 도 11 및 도 12에 도시된 바와 같이 소스 접합 영역에서 소스와 본체의 전위를 동시에 고정할 수 있다. 구체적으로는 소스 영역의 일부가 p+영역(55)으로 되어 있기 때문에, 소스 영역(54) 및 p+영역(55)을 동일 전위로 설정함으로써 본체 전위 고정을 안정적으로 행할 수 있다. 물론, 바디 영역(10)에 의한 본체 고정도 행할 수 있다.
따라서, 실시예3의 PDSOI-MOSFET는 본체 전위 고정이 강하게 요구되는 I/O회로, 아날로그 회로(PLL, 감지 증폭기), 타이밍 회로, 다이내믹 회로 등에 사용하면 특히 유효하다.
또한, 실시예3의 구조는 소스·드레인 영역의 접합 위치에 의해 실시예1과 마찬가지로 제1 형태로부터 제4 형태로 분류된다.
<실시예4>
도 13은 본 발명의 실시예4의 제1 형태인 반도체 장치의 평면 구조를 나타내는 평면도이다. 또, 도 13의 A6-A6 단면은 도 11에서 나타내는 형상과 마찬가지이고, 도 13의 A7-A7 단면은 도 12에서 나타내는 형상과 마찬가지이며, 도 13의 B3-B3 단면은 도 5에서 나타내는 형상과 마찬가지이다.
실시예4의 제1 형태의 구조는 실시예1의 H 게이트 전극(71)과 실시예3의 소스-타이 구조의 조합 구조로서, 실시예1 및 실시예3 각각의 본체 전위 고정(바디 영역(10), 두개의 바디 영역(13) 및 p+영역(55)에 의한 본체 전위 고정)을 겸함에 따라, 본체 전위 고정을 보다 한층 강화시킬 수 있다.
도 14는 본 발명의 실시예4의 제2 형태인 반도체 장치의 평면 구조를 나타내는 평면도이다. 또, 도 14의 A8-A8 단면은 도 11에서 나타내는 형상과 마찬가지이며, 도 14의 A9-A9 단면은 도 12에서 나타내는 형상과 마찬가지이다.
실시예4의 제2 형태의 구조는, 실시예2의 T 게이트 전극(72)과 실시예3의 소스-타이 구조의 조합에 의한 구조로서, 실시예2 및 실시예3 각각의 본체 전위 고정(바디 영역(10), 하나의 바디 영역(13) 및 p+영역(55)에 의한 본체 전위 고정)을 겸함에 따라, 본체 전위 고정을 보다 한층 강화시킬 수 있다.
도 15는 본 발명의 실시예4의 제3 형태인 반도체 장치의 평면 구조를 나타내는 평면도이다. 또, 도 15의 A10-A10 단면은 도 11에서 나타내는 형상과 마찬가지이고, 도 15의 A11-A11 단면은 도 12에서 나타내는 형상과 마찬가지이며, 도 15의 B4-B4 단면은 도 5에서 나타내는 형상과 마찬가지이다.
실시예4의 제3 형태의 구조는 실시예1의 H 게이트 전극(71)을 개량한 특수 H 게이트 전극(73)과 실시예3의 소스-타이 구조와의 조합 구조이고, 실시예1 및 실시예3 각각의 본체 전위 고정을 겸함에 따라, 본체 전위 고정을 보다 한층 강화시킬 수 있다.
또한, 실시예4의 제3 형태에서는, 특수 H 게이트 전극(73)은 분리부(73a)에 의해 소스 영역(54)과 p+영역(55)이 분리된다.
실시예3 및 실시예4의 제1 및 제2 형태의 게이트 전극은 분리부(73a)에 상당하는 부분을 갖고 있지 않기 때문에, 소스 영역(54) 위에 실리사이드 영역을 형성할 때, 소스 영역(54)과 p+영역(55)이 단락한다. 이 때문에, 소스와 드레인의 기능을 반대로 하여 이용할 수 없다.
한편, 실시예4의 제3 형태는 분리부(73a)가 존재하기 때문에, 소스 영역(54) 위에 실리사이드 영역을 형성해도, 분리부(73a)에 의해 소스 영역(54)과 p+영역(5)과는 단락하지 않기 때문에, 소스와 드레인의 기능을 반대로 하여 이용할 수 있다. 단, 분리부(73a)가 존재하는 만큼, 게이트 용량은 증가하기 때문에, 제1 형태에 비해 동작 속도는 늦어진다. 또, 분리부(73a)의 하방은 산화막을 통해 p-의 바디 영역이 형성되어 있다.
상술된 실시예4의 제1∼제3 형태의 PDSOI-MOSFET는 본체 전위 고정이 강하게 요구되는 I/O 회로, 아날로그 회로(PLL, 감지 증폭기), 타이밍 회로, 다이내믹 회로 등에 사용하면 특히 유효하다.
또한, 실시예4의 구조는 소스·드레인 영역의 접합 위치에 의해 실시예1과 마찬가지로 제1 형태로부터 제4 형태로 분류된다.
<실시예5>
실시예1∼실시예4는 각각 부분 분리 영역에 의해 소자 분리되는 단일 PDSOI-MOSFET를 갖는 반도체 장치였지만, 실시예5에서는 부분 분리 영역에 의해 소자 분리되는 복수 종류의 PDSOI-MOSFET를 갖는 반도체 장치이다. 이하, PDSOI-MOSFET의 종류를 열거한다.
타입1: 통상 게이트 구조(도 1 및 도 2 참조)로 본체 전위 고정을 행한다.
타입2: H 게이트 전극 구조로 본체 전위 고정을 행한다(실시예1).
타입3: T 게이트 전극 구조로 본체 전위 고정을 행한다(실시예2).
타입4: 소스-타이 구조로 본체 전위 고정을 행한다(실시예3).
또, 타입4와 타입2 혹은 타입3은 중복되는 경우가 있다(실시예4).
(본체 부유 타입)
도 16은 PDSOI-MOSFET의 타입5 (그 1)의 평면 구조를 나타내는 평면도이다.도 16에 도시된 바와 같이, 바디 영역(10) 및 본체 단자(25)가 존재하지 않고 PDSOI-MOSFET의 바디 영역 주요부는 부유 상태가 된다.
도 17은 PDSOI-MOSFET의 타입5 (그 2)의 평면 구조를 나타내는 평면도이다. 도 17에 도시된 바와 같이, 바디 영역(10)을 설치해도 본체 단자에 의한 전위 고정은 행해지지 않은 구성도 PDSOI-MOSFET의 바디 영역은 부유 상태가 된다.
이와 같이, 바디 영역을 부유하는 타입이 새로운 종별로서 분류된다. 타입5의 PDSOI-MOSFET는 임계치 전압을 본체 전위 고정을 행하는 타입1∼타입4보다 낮게 설정할 수 있는 효과를 발휘한다.
이러한 본체 부유 타입에 있어서, 게이트 전극(7)과 같은 통상 전극 구조의 것을 타입5, 게이트 전극(7)으로 치환하여 타입2 및 타입3과 마찬가지로 H 게이트 전극 구조 및 T 게이트 전극 구조로 본체 부유로 하는 타입을 타입6 및 타입7로 분류한다. 또, 타입6 및 타입7에 있어서, 바디 영역(13) 위의 본체 단자(28)에 의한 본체 전위 고정은 물론 행해지지 않는다.
이하, PDSOI-MOSFET의 부유 타입 종류를 열거한다.
타입5: 통상 게이트 구조로 본체 부유로 한다(통상, 도 15에서 도시된 바와 같은 바디 영역(10)을 설치하지 않은 링크된 본체 구조임).
타입6: H 게이트 전극 구조로 본체 부유로 한다.
타입7: T 게이트 전극 구조로 본체 부유한다.
또, 바디 영역의 크기가 타입6>타입7>타입5를 위해, 바디 영역에 대한 캐리어를 놓치기 쉽기 때문에, 다른 조건이 동일한 경우, 임계치 전압은 타입5<타입7<타입6의 순서가 된다.
이상, 진술한 타입1∼타입7 중 두개 이상의 타입의 PDSOI-MOSFET를 부분 분리 영역에 의해 소자 분리된 두개 이상의 소자 형성 영역에 형성한 것이 실시예5의 반도체 장치이다.
이러한 구성의 실시예5의 반도체 장치는 부분 분리 영역에 따라 소자 분리된 복수의 소자 형성 영역에 바디 영역의 구조, 게이트 전극의 구조, 및 본체 전위 고정의 유무 중 적어도 하나를 상이하게 하여, 임계치 전압 등의 트랜지스터 특성이 상이한 복수 종류의 PDSOI-MOSFET를 설치할 수 있다.
그 결과, 복수 종류의 PDSOI-MOSFET 중 트랜지스터 특성에 따른 PDSOI-MOSFET를 이용하여 고기능의 반도체 집적 회로를 구성할 수 있다.
또한, 복수 종류의 PDSOI-MOSFET 각각에 있어서, 채널 농도, SOI 층(4)의 막 두께, 게이트 산화막(5)의 막 두께, 재질 등을 각각 변경시킴으로써, 복수 종류의 PDSOI-MOSFET 각각의 임계치 전압을 상이한 값으로 설정할 수 있다.
또한, 타입1∼타입4로부터 두개 이상의 타입의 PDSOI-MOSFET를 이용하여, 각각의 기판 바이어스(본체 전위 고정 전압)를 상이한 값으로 설정함으로써도 각각 임계치 전압이 상이한 PDSOI-MOSFET를 얻을 수 있다.
<실시예6>
실시예6의 반도체 장치는 부분 분리 영역에 의해 소자 분리된 제1 소자 형성 영역 외에 완전 분리 영역(SOI 층(4)의 표면으로부터 이면(매립 산화막(2))에 달하는 소자 분리용의 절연막)에 의해 소자 분리된 제2 소자 형성 영역을 갖는 부분 분리·완전 분리 겸용형의 반도체 장치이다.
이하, 완전 분리 영역에 의해 소자 분리되는 PDSOI-MOSFET의 종류를 열거한다.
도 18은 타입 A의 PDSOI-MOSFET의 단면 구조를 나타내는 단면도이다. 도 18에 도시된 바와 같이 SOI 층(4)의 표면으로부터 이면(매립 산화막(2))에 도달하도록 설치된 완전 분리 영역인 완전 산화막(32)에 의해 소자 분리된 영역에 PDSOI-MOSFET가 형성되어 있다. 또, 부분 산화막(31)이 완전 산화막(32)으로 치환된 점, 바디 영역(10) 및 본체 단자(25)가 존재하지 않는 점을 제외하고, 도 4에서 나타낸 실시예1의 평면 구조와 동일하다.
도 19는 타입 A의 PDSOI-MOSFET의 평면 구조를 나타내는 평면도이다. 도 19의 A12-A12 단면이 도 18에 상당한다.
도 19에 도시된 바와 같이, 부분 산화막(31)이 완전 산화막(32)으로 치환된 점, 바디 영역(10)이 존재하지 않게 된 점을 제외하고, 도 4에서 나타낸 실시예1의 평면 구조와 동일하다.
따라서, 타입 A의 PDSOI-MOSFET는 두개의 바디 영역(13) 위에 설치된 두개의 본체 단자(28)에 의해 본체 전위 고정을 행함으로써, 본체 저항의 저항치를 내리고, 트랜지스터 특성의 변동을 효과적으로 억제할 수 있다. 단, 실시예1과 같이 바디 영역(10) 위에 설치된 본체 단자(25)에 의한 본체 전위 고정은 행할 수 없다.
도 20은 타입 B의 PDSOI-MOSFET의 평면 구조를 나타내는 평면도이다. 도 20에 도시된 바와 같이 부분 산화막(31)이 완전 산화막(32)으로 치환된 점, 바디 영역(10)이 존재하지 않게 된 점을 제외하고, 실시예2의 평면 구조와 동일하다. 또한, 도 20의 A13-A13 단면은 도 18에서 나타낸 단면 구조와 동일하다.
따라서, 타입 B의 PDSOI-MOSFET는 하나의 바디 영역(13) 위에 설치된 본체 단자(28)에 의해 본체 전위 고정을 행함으로써, 본체 저항의 저항치를 내리고, 트랜지스터 특성의 변동을 효과적으로 억제할 수 있다. 단, 실시예2와 같이 바디 영역(10) 위에 설치된 본체 단자(25)에 의한 본체 전위 고정은 행할 수 없다.
또한, 실시예3과 같이 완전 분리 영역에 있어서 소스-타이 구조로 본체 전위 고정을 행한 것이 타입 C가 된다.
도 21은 타입 D의 PDSOI-MOSFET의 평면 구조를 나타내는 평면도이다. 도 21에 도시된 바와 같이, 부분 산화막(31)이 완전 산화막(32)으로 치환된 점을 제외하고, 도 16에서 나타낸 부분 분리된 타입5의 PDSOI-MOSFET와 동일하다. 또, 도 21의 A14-A14 단면은 도 18에서 나타낸 단면 구조와 동일하다.
마찬가지로, 부분 산화막(31)이 완전 산화막(32)으로 치환된 점을 제외하고 타입6 및 타입7의 PDSOI-MOSFET와 동일한 구성이 타입 E 및 타입 F로서 존재한다.
또, 타입5∼타입7과 동일한 이유로 다른 조건이 동일한 경우, 임계치 전압은 타입 D < 타입 F < 타입 E의 관계가 된다.
이상, 타입 A∼타입 F가 완전 분리 영역에 의해 소자 분리된 제2 영역에 형성되는 PDSOI-MOSFET의 종별이다. 상술된 타입 A∼타입 F를 통합하면 이하와 같다.
타입 A: H 게이트 전극 구조로 본체 전위 고정을 행한다(실시예1과 유사, 단바디 영역(10)에 의한 본체 전위 고정은 행하지 않음).
타입 B: T 게이트 전극 구조로 본체 전위 고정을 행한다(실시예2와 유사, 단 바디 영역(10)에 의한 본체 전위 고정은 행하지 않음).
타입 C: 소스-타이 구조로 본체 전위 고정을 행한다(실시예3과 유사, 단 p+영역(55)에 의한 본체 전위 고정은 행하지 않음).
타입 D: 통상 게이트 구조로 본체 부유한다.
타입 E: H 게이트 전극 구조로 본체 부유한다.
타입 F: T 게이트 전극 구조로 본체 부유한다.
이들 타입 A∼타입 F의 PDSOI-MOSFET는 완전 분리 영역에 의해 소자 분리된 제2 소자 형성 영역에 형성되기 때문에, 래치 업 프리라는 효과를 발휘한다.
또한, 타입 A 및 타입 B와 같이 H 게이트 전극 구조 및 T 게이트 구조를 채용하거나, 타입 C와 같이 소스·타이 구조를 채용함으로써, 본체 전위를 고정하여 기판 부유 효과를 억제할 수 있다.
한편, 부분 분리 영역에 의해 소자 분리된 제1 소자 형성 영역에 형성되는 PDSOI-MOSFET의 종별은 실시예5에서 상술한 타입1∼타입7의 종별이 된다.
또, PDSOI-MOSFET의 임계치 전압에 대하여 다른 조건이 동일한 경우, 이하와 같은 관계가 성립한다. 「완전 분리 부유 구조(타입 D∼F)<부분 분리 부유 구조(타입5∼7)<본체 전위 고정 구조(타입 A, B, 타입1∼타입4).
또한, 완전 분리 부유 구조보다 부분 분리 부유 구조가 임계치가 더 높아지는 것은, 부분 분리 부유 구조가 완전 분리 부유 구조보다 바디 영역이 더 크기 때문에, 기판 부유 효과를 초래하는 캐리어(NMOS 에서는 정공, PMOS에서는 전자)를 소멸시키는 효과가 있기 때문이다.
실시예6은 부분 분리·완전 분리 겸용 구조에 있어서, 부분 분리 영역에 의해 소자 분리된 제1 소자 형성 영역에 상기된 타입1∼타입7 중 하나 이상의 타입의 PDSOI-MOSFET를 형성함과 함께, 완전 분리 영역에 의해 소자 분리된 제2 소자 형성 영역에 상기한 타입 A∼타입 F 중 하나 이상의 타입의 PDSOI-MOSFET를 형성한 반도체 장치이다.
이러한 구성의 실시예6의 반도체 장치는 복수 종류의 PDSOI-MOSFET를 가짐에 따라, 각각의 용도에 적용한 PDSOI-MOSFET를 설치할 수 있다.
또한, 복수 종류의 PDSOI-MOSFET 각각에 있어서, 채널 농도, SOI 층(4)의 막 두께, 게이트 산화막(5)의 막 두께, 재질 등을 각각 변경함으로써, 복수 종류의 PDSOI-MOSFET 각각의 임계치 전압을 상이한 값으로 설정할 수 있다.
또한, 타입1∼타입4로부터 두개 이상의 타입의 PDSOI-MOSFET를 이용하여, 각각의 기판 바이어스(본체 전위 고정 전압)를 상이한 값으로 설정함으로써도 각각 임계치 전압이 상이한 PDSOI-MOSFET를 얻을 수 있다.
도 22는 실시예6의 반도체 장치의 평면 구조를 개념적으로 나타낸 설명도이다. 도 22에 도시된 바와 같이 부분 산화막(31)에 의한 부분 분리 영역(131)(131A∼131G)과 완전 산화막(32)에 의한 완전 분리 영역(132)을 혼재하여 설치하고 있다. 도 22의 예에서는 부분 분리 영역(131B)에 타입1∼타입4의 본체 전위 고정 타입의 PDSOI-MOSFET를 설치하고, 완전 분리 영역(132)에 타입 A, 타입 B, 타입 D∼타입 F의 PDSOI-MOSFET를 설치하고, 부분 분리 영역(131D)에 타입5의 본체 부유 타입의 PDSOI-MOSFET를 설치하고, 부분 분리 영역(131E)에 타입6 및 타입7의 본체 부유 타입의 PDSOI-MOSFET를 설치하고 있다.
(응용예1)
도 23은 실시예6의 반도체 장치에 의한 응용 예1를 나타내는 회로도이다. 도 23에 도시된 바와 같이 PMOS 트랜지스터 Q11∼Q13 및 NMOS 트랜지스터 Q21∼Q23B에 의해 3 입력 NAND 게이트(반도체 집적 회로)를 구성하고 있다.
노드 N1, 접지 레벨 사이에 NMOS 트랜지스터 Q21∼Q23이 Q21∼Q23의 순으로 직렬로 접속되고, 출력 단자(33), 노드 N1 사이에 PMOS 트랜지스터 Q11∼Q13이 병렬로 접속된다. 그리고, 입력 신호 IN1이 PMOS 트랜지스터 Q11 및 NMOS 트랜지스터 Q21의 게이트에 입력되고, 입력 신호 IN2가 PMOS 트랜지스터 Q12 및 NMOS 트랜지스터 Q22의 게이트에 입력되고, 입력 신호 IN3이 PMOS 트랜지스터 Q13 및 NMOS 트랜지스터 Q23의 게이트에 입력된다.
이러한 구성에 있어서, NMOS 트랜지스터 Q21에 완전 분리 부유 구조(예를 들면, 타입 D)를 이용하고, NMOS 트랜지스터 Q22에 부분 분리 부유 구조로 또한 바디 영역 및 본체 단자를 갖지 않는 링크된 본체(linkd-body) 구조(타입5)를 이용하고, NMOS 트랜지스터 Q23에 부분 분리 본체 전위 고정 구조(타입1∼타입4 중 하나)를 이용한다.
이와 같이 복수 종류의 PDSOI-MOSFET를 NMOS 트랜지스터 Q21∼Q23으로 구분하여 사용하여, NMOS 트랜지스터 Q21∼Q23에 걸쳐 기판 바이어스 효과가 커지도록 배치한다.
즉, 기판 바이어스 효과의 영향이 Q21∼Q23의 순으로 받기 쉬운 상황에 있는 NMOS 트랜지스터 Q21∼Q23으로서, Q21∼Q23의 순으로 기판 바이어스 효과의 영향을 강한 특성의 MOS 트랜지스터를 이용함으로써, 기판 바이어스 효과에 따른 속도 저하를 효과적으로 억제할 수 있다.
(응용예2)
도 24는 실시예6의 반도체 장치에 따른 응용예2를 나타내는 회로도이다. 도 24에 도시된 바와 같이, 복수의 인버터 IV를 직렬로 접속함으로써 인버터 체인(혹은 링오실레이터)을 실현하고 있다.
각 인버터 IV는 PMOS 트랜지스터 Q15 및 NMOS 트랜지스터 Q25에 의해 구성되며, PMOS 트랜지스터 Q15의 드레인은 노드 N2에 공통으로 접속되고, 노드 N2는 PMOS 트랜지스터 Q14를 통해 전원 전압 VDD에 접속되고, PMOS 트랜지스터 Q14의 게이트에 제어 신호 S14가 인가된다. 또한, NMOS 트랜지스터 Q25의 소스는 공통으로 접지된다.
또, PMOS 트랜지스터 Q14가 오프 상태일 때 각 인버터 IV를 비활성 상태로 하고, PMOS 트랜지스터 Q14가 온 상태일 때 각 인버터 IV를 활성 상태로 할 수 있다.
이러한 구성에 있어서, 인버터 IV를 구성하는 PMOS 트랜지스터 Q15 및 NMOS 트랜지스터 Q25에 완전 분리 부유 구조(타입 D∼타입 F) 혹은 부분 분리 링크된 본체 구조(타입5)를 이용한다. 이들 구조는 본체 전위 고정 구조보다 임계치 전압을 낮출 수 있기 때문에, 인버터 IV를 고속으로 동작시킬 수 있다.
한편, 인버터 IV의 스위칭 제어용 PMOS 트랜지스터 Q14에 부분 분리 본체 전위 고정 구조(타입1∼타입4)를 이용함으로써, 임계치 전압을 높일 수 있기 때문에, 전원 오프 상태 시의 저소비 전력화를 도모할 수 있다.
이와 같이 복수 종류의 PDSOI-MOSFET를 인버터 IV를 구성하는 MOS 트랜지스터 Q15 및 Q25와 PMOS 트랜지스터 Q14로 구분하여 사용하여 양자의 임계치 전압을 바꿈으로써 고속화·저소비 전력화를 도모할 수 있다.
(보충)
도 25는, 완전 분리 영역에 의해 소자 분리되는 FD(Fully-Depleted) SOI-MOSFET의 구조를 나타내는 단면도이다. 도 25에 도시된 바와 같이, 외관상의 구조는 도 16에서 나타낸 완전 분리 본체 부유 구조와 동일하다.
단, FDSOI-MOSFET는 게이트 전극(7) 바로 아래의 공핍층(94)이 매립 산화막(2)까지 도달하는 점이 PDSOI-MOSFET를 상이하게 한다. 또한, FD SOI-MOSFET에서는 소스·드레인의 n-영역이 매립 산화막(2)까지 도달하는 구조라도 무방하다.
또, 도 25에서 나타낸 FDSOI-MOSFET는 완전 분리 구조의 타입 A∼타입 F의 어떤 구조도 실현 가능하고, 부분 분리 구조의 타입1∼타입7의 어떤 구조도 실현 가능하다.
FDSOI-MOSFET는 부임계 계수가 좋은, 즉 스위칭 속도가 좋다고 하는 장점이 있다. 그러나, SOI 층(4)의 막 두께의 변동으로 임계치가 변동한다는 단점도 있다. 이 점에서, PDSOI-MOSFET는 게이트 바로 아래의 공핍층이 매립 산화막에 접하지 않기 때문에, 임계치 전압의 제어성은 좋다.
실시예5 혹은 실시예6에서 이용한 트랜지스터 종별로, 도 25에서 나타낸 FDSOI-MOSFET 외에, 이용하는 트랜지스터 종별의 다양화를 더 도모해도 무방하다.
또, 실시예1∼실시예6에서는 주로 NMOS 트랜지스터의 구조를 나타내었지만, PMOS·CMOS에도 응용할 수 있는 것은 분명하다.
<실시예7>
(제1 형태)
도 26은 본 발명의 실시예7의 제1 형태인 반도체 장치의 저항 소자를 나타내는 단면도이고, 도 27은 평면도이다. 도 27의 C1-C1 단면이 도 26에 상당한다.
이들 도면에 도시된 바와 같이, 부분 산화막(31a) 및 그 하방의 p 웰 영역(11)에 의해 분리되어 p+영역(21 및 22)이 설치된다. p+영역(21) 및 p+영역(22)은 부분 산화막(31a) 아래의 p 웰 영역(11)을 통해 전기적으로 접속되고, p+영역(21) 위의 저항 단자(23)와 p+영역(22) 위의 저항 단자(24) 사이에 저항 소자 R3을 형성할 수 있다.
즉, 저항 소자 R3은 부분 산화막(31a) 아래의 SOI 층(4)인 p 웰 영역(11)을 이용하여 형성된다. 그리고, 부분 산화막(31a)의 막 두께(즉, 부분 산화막(31a)아래의 p 웰 영역(11)의 막 두께)에 의해 저항 소자 R3의 저항치를 제어할 수 있다.
그리고, 저항 소자 R3의 외주를 부분 산화막(31a)과 상이한 부분 산화막(31)에 의해 소자 분리한다. n 웰 영역(12) 및+가드 링 영역(20)이 형성된다. n+가드 링 영역(20)은 n 웰 영역(12)에 선택적으로 형성되는 영역이다. n+가드 링 영역(20) 및 n 웰 영역(12)에 의해 저항 소자 R3이 형성되는 저항 소자 형성 영역을 다른 소자로부터 분리할 수 있다.
도 28은 일반적인 저항 소자를 나타내는 단면도이다. 도 28에 도시된 바와 같이 p 웰 영역(11)의 상층부에 선택적으로 p+영역(21 및 22)이 설치된다. p+영역(21) 및 p+영역(22)은 p 웰 영역(11)을 통해 전기적으로 접속됨으로써, p+영역(21) 위의 저항 단자(23)와 p+영역(22) 위의 저항 단자(24) 사이에 저항 소자 R3을 형성할 수 있다. 또, 다른 구성은 제1 형태와 동일하다.
도 23에서 나타낸 제1 형태는 부분 산화막(31) 아래의 p 웰 영역(11)을 이용하여 저항을 형성하기 때문에, 도 28에서 나타낸 일반적인 저항 소자 저항치를 크게 할 수 있다.
(제2 형태)
도 29는 실시예7의 제2 형태인 반도체 장치의 저항 소자를 나타내는 단면도이다. 제2 형태는 부분 분리·완전 분리 겸용 구조를 채용하고 있다.
도 29에 도시된 바와 같이, 제1 형태와 마찬가지로 p+영역(21) 위의 저항 단자(23)와 p+영역(22) 위의 저항 단자(24) 사이에 있는, 부분 산화막(31) 아래의 p 웰 영역(11)에 의해 저항 소자 R3을 형성할 수 있다.
저항 소자 R3은 완전 산화막(32)에 따라 주위와 완전 분리되기 때문에, 제1 형태와 같이 n 웰 영역(12) 및 n+가드 링 영역(20)을 설치할 필요는 없다.
(제3 형태)
도 30은 실시예7의 제3 형태인 반도체 장치의 저항 소자 형성 영역을 나타내는 단면도이다.
도 30에 도시된 바와 같이, 부분 산화막(31) 및 그 하방의 p 웰 영역(11)인 부분 분리 영역에 의해 소자 분리되어 p+영역(21 및 22)이 설치된다. p+영역(21) 및 p+영역(22)은 두개의 부분 산화막(31a) 아래의 p 웰 영역(11) 및 부분 산화막(31)이 형성되지 않은 p 웰 영역(11a)을 통해 전기적으로 접속되고, p+영역(21) 위의 저항 단자(23)와 p+영역(22) 위의 저항 단자(24) 사이에 저항 소자 R34를 형성할 수 있다. 다른 구성은 제1 형태와 동일하다.
제3 형태는 부분 산화막(31)이 상부에 형성되지 않은 p 웰 영역(11a)에 의해 저항 소자 R34를 형성하기 때문에, 부분 산화막(31)의 형성 시의 디싱 문제를 억제할 수 있다.
이상 나타낸 실시예7은 저항치를 결정하는 불순물이 소스·드레인 영역 형성 시에 분리 산화막(31)을 통해 주입되기 때문에, 제3 형태와 같이 부분 산화막(31)이 형성되지 않은 영역을 설치함에 따라 저항치의 변동을 억제할 수 있다.
(응용예)
도 31은 6 트랜지스터 CMOS 구성의 SRAM 셀을 나타내는 회로도이다. 도 31에 도시된 바와 같이 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q5로 이루어지는 CMOS 인버터와 NMOS 트랜지스터 Q2 및 PMOS 트랜지스터 Q6으로 이루어지는 CMOS 인버터를 노드 N11, N12 사이에 교차 접속함으로써 래치를 구성하고 있다.
그리고, 비트선 BL1과 노드 N11 사이에 NMOS 트랜지스터 Q3이 개삽되고, 비트선 BL2와 노드 N12 사이에 NMOS 트랜지스터 Q4가 개삽되고, NMOS 트랜지스터 Q3 및 Q4의 게이트는 워드선 WL에 접속된다. 또, NMOS 트랜지스터 Q1, Q2, PMOS 트랜지스터 Q5, Q6은 드라이버 트랜지스터라고 하며, NMOS 트랜지스터 Q3, Q4는 액세스 트랜지스터라고 한다.
도 32는 도 31에서 나타낸 SRAM 셀을 실현하기 위한 레이아웃 구성을 나타내는 평면도이다. 도 32에 도시된 바와 같이, 부분 산화막(31)에 의해 소자 분리되어, 활성 영역(66∼69)이 선택적으로 형성된다. 또, 활성 영역(66, 69)이 n형 불순물 영역이고, 활성 영역(67, 68)이 p형 불순물 영역이 된다.
그리고, 도 32에 있어서, 활성 영역(66) 위를 횡단하여 게이트 전극(78)이 형성되고, 활성 영역(66 및 67) 위를 횡단하여 게이트 전극(79)이 형성되고, 활성 영역(68 및 69) 위를 횡단하여 게이트 전극(80)이 형성되고, 활성 영역(69) 위를횡단하여 게이트 전극(81)이 형성된다.
또한, 활성 영역(66∼69), 게이트 전극(78∼82)은 각각 소정의 곳에 컨택트(76)가 설치되고, 이 컨택트(76)를 통해 도시하지 않은 비트선 BL, 워드선 WL 등의 배선과 전기적으로 접속된다. 또한, 활성 영역(67)은 공유 컨택트(77)를 통해 게이트 전극(80)과 전기적으로 접속되고, 활성 영역(68)은 공유 컨택트(77)를 통해 게이트 전극(79)과 전기적으로 접속된다.
이와 같이 구성함으로써, 활성 영역(66) 및 게이트 전극(79)에 의해 NMOS 트랜지스터 Q1을 구성하고, 활성 영역(69) 및 게이트 전극(80)에 의해 NMOS 트랜지스터 Q2를 구성하고, 활성 영역(66) 및 게이트 전극(78)에 의해 NMOS 트랜지스터 Q3을 구성하고, 활성 영역(69) 및 게이트 전극(81)에 의해 NMOS 트랜지스터 Q4를 구성하고, 활성 영역(67) 및 게이트 전극(79)에 의해 PMOS 트랜지스터 Q5를 구성하고, 활성 영역(68) 및 게이트 전극(80)에 의해 PMOS 트랜지스터 Q6을 구성하고 있다.
도 33은 고저항 부하형 셀 구성의 SRAM 셀을 나타내는 회로도이다. 도 33에 도시된 바와 같이, NMOS 트랜지스터 Q1 및 저항 R11로 이루어지는 NMOS 인버터와 NMOS 트랜지스터 Q2 및 저항 R12로 이루어지는 NMOS 인버터를 노드 N11, N12 사이에 교차 접속함으로써 래치를 구성하고 있다. 다른 구성은 도 31에서 나타낸 SRAM 셀과 마찬가지이다.
도 34는 도 33에서 나타낸 SRAM 셀을 실현하기 위한 레이아웃 구성을 나타내는 평면도이다. 도 34에 도시된 바와 같이, 부분 산화막(31)에 의해 소자 분리되어, 활성 영역(66, 69)이 선택적으로 형성된다. 또, 활성 영역(66, 69)이 n형 불순물 영역이다.
또한, p+영역(21a, 21b, 22a, 및 22b)이 선택적으로 형성되고, p+영역(21a, 22a 및 21b, 22b) 사이에 각각 실시예7의 제2 형태에서 나타낸 저항 소자를 형성하는 저항층 형성 웰 영역(82a 및 82b)이 각각 설치된다. 또, 저항 소자 형성 웰 영역(82a) 및 p+영역(21a, 22a) 및 저항 소자 형성 웰 영역(82b) 및 p+영역(21b, 22b)은 주위에 형성된 완전 산화막(32)에 의해 다른 소자로부터 완전 분리된다.
그리고, 도 34에 있어서, 활성 영역(66) 위를 횡단하여 게이트 전극(78)이 형성되고, 활성 영역(667) 위를 횡단하여 게이트 전극(79)이 형성되고, 활성 영역(69) 위를 횡단하여 게이트 전극(80)이 형성되고, 활성 영역(69) 위를 횡단하여 게이트 전극(81)이 형성된다.
또한, 활성 영역(66, 69), 게이트 전극(78∼82)은 각각 소정 개소에 컨택트(76)가 설치되고, 이 컨택트(76)를 통해 도시하지 않은 비트선 BL, 워드선 WL 등의 배선과 전기적으로 접속된다. 또한, p+영역(22a)은 공유 컨택트(77)를 통해 게이트 전극(80)과 전기적으로 접속되고, p+영역(22b)은 공유 컨택트(77)를 통해 게이트 전극(79)과 전기적으로 접속된다.
이와 같이 구성함으로써, 활성 영역(66) 및 게이트 전극(79)에 의해 NMOS 트랜지스터 Q1을 구성하고, 활성 영역(69) 및 게이트 전극(80)에 의해 NMOS 트랜지스터 Q2를 구성하고, 활성 영역(66) 및 게이트 전극(78)에 의해 NMOS 트랜지스터 Q3을 구성하고, 활성 영역(69) 및 게이트 전극(81)에 의해 NMOS 트랜지스터 Q4를 구성하고, p+영역(21a, 22a) 및 저항 소자 형성 웰 영역(82a)에 의해 부하 저항(LOAD 소자)이 되는 저항 R11을 구성하고, p+영역(21b, 22b) 및 저항 소자 형성 웰 영역(82b)에 의해 부하 저항이 되는 저항 R12를 구성하고 있다.
도 32와 도 34를 비교하면, 저항 소자 형성 웰 영역(82a, 82b)의 형성 면적을 활성 영역(67, 68)의 형성 면적보다 좁힘으로써, SRAM 셀 면적을 작게 할 수 있다.
<실시예8>
도 35는 일반적인 H 게이트 전극을 나타내는 평면도이다. 도 35에 도시된 바와 같이, H 게이트 전극(71)은 좌우의 "I"에 의해, 소스 영역(50) 및 드레인 영역(60)에 게이트 폭 W 방향으로 인접하여 형성되는 바디 영역(16)과 드레인 영역(60 및 소스 영역(50)을 전기적으로 분리하고, 중앙의 "-"가 본래의 MOS 트랜지스터의 게이트 전극으로서 기능한다.
이러한 구성에서는 바디 영역(16)에 주입하는 p+주입 마스크 개구부(15)가 H 게이트 전극(71)의 단부에 걸려 있었다. 따라서, H 게이트 전극(71)의 단부에서는 n형의 불순물과 함께 p형의 불순물도 주입되게 되며, H 게이트 전극(71) 아래의 게이트 산화막에 대한 불순물 주입 시의 손상이 커지는 문제가 있었다. 또, 프로세스 온도에 따라서는 p형 불순물로서 주입된 B, BF2 등이 액티브 영역에 형성되는 게이트 전극 영역까지 확산하여, 임계치 전압의 변동을 야기하는 문제가 있었다.
도 36은 본 발명의 실시예8인 반도체 장치의 평면 구조를 나타내는 평면도이다. 도 37은 도 36의 D1-D1 단면을 나타내는 단면도이다.
이들 도면에 도시된 바와 같이, H 게이트 전극(71)은 좌우의 "I"에 인접한 영역에 p-바디 영역(17b)을 설치하고, p-바디 영역(17b)에 인접하여 p+바디 영역(17a)을 설치함으로써, 바디 영역(17)을 형성하고 있다.
이와 같이, p+바디 영역(17a)을 H 게이트 전극(71)으로부터 거리 r1을 두고 설치함으로써, p+주입 마스크 개구부(16)를 H 게이트 전극(71)의 단부에 확실하게 걸리지 않도록 설치할 수 있다.
따라서, 도 35에서 나타낸 구조에 비해, H 게이트 전극(71) 아래의 게이트 산화막에 대한 불순물 주입 시의 손상을 대폭 경감시킬 수 있기 때문에, 게이트 산화막 신뢰성이 향상하고, 임계치 전압의 변동을 효과적으로 억제할 수 있다.
또한, p+바디 영역(17a)과 H 게이트 전극(71) 사이에 거리 r1이 제공되고 있기 때문에, p+바디 영역(17a) 형성용의 p형 불순물로서 주입된 B, BF2 등이 게이트 전극 영역까지 확산하여, 임계치 전압의 변동을 야기하지도 않는다.
즉, 도 36의 구성에서는 H 게이트 전극(71)의 단부에 p형의 불순물이 주입되는 것은 기껏해야 포켓 영역 형성시 정도가 되기 때문에, H 게이트 전극(71)의 단부에서의 p형의 불순물 농도를 5×1018㎝-3이하로 억제할 수 있고, 임계치 전압의 변동을 억제할 수 있다.
또한, 도 37에 도시된 바와 같이, H 게이트 전극(71) 아래의 SOI 층(4)과 p+바디 영역(17a) 사이에 불순물 농도가 낮은 p-바디 영역(17b)이 설치되게 되며, 본체 저항의 저항치의 상승이 우려된다.
그러나, p-바디 영역(17b) 위에 실리사이드를 설치하는 것 등에 의해 상기된 문제는 비교적 더 용이하게 해결할 수 있다. 또, 실시예8은 H 게이트 전극 구조뿐만 아니라, 그대로 T 게이트 전극 구조에도 확실히 응용할 수 있다.
또한, 분리 기술에 관하여, 완전 분리, 부분 분리, 부분 분리·완전 분리 겸용을 이용하여 제작된, H 게이트 전극·T 게이트 전극 구조에 이용된다. 이 구조는 PMOS·CMOS에도 확실히 응용할 수 있다.
또, 실시예1∼실시예8은, 단결정 Si 위에 제작된 SOI 트랜지스터에 관하여 설명했지만, 다결정 Si 위에 만들어진 폴리실리콘 TFT(Thin Film Transistor)에도 물론 응용할 수 있다.
<부분 분리 플로우>
부분 분리, 부분 분리·완전 분리 겸용 플로우 예를 이하에 나타낸다.
도 38∼도 52는 부분 분리 영역으로부터 소자 분리된 제1 영역에 소자를 형성하는 부분 분리 플로우를 나타내는 단면도이다. 이하, 이들의 도면을 참조하여부분 분리 플로우를 설명한다.
우선, 도 38에 도시된 바와 같이 초기 웨이퍼인 SOI 기판을 준비한다. SOI 기판은 반도체 기판(1), 매립 산화막(2) 및 SOI 층(4)의 적층 구조로 형성되고, 전형적으로는 SOI 층(4)의 막 두께는 30∼400㎚, 매립 산화막(2)의 막 두께는 100∼500㎚이다. 파워 디바이스 용도로는 SOI 층(4)의 막 두께가 수㎛∼수십㎛가 된다.
이어서, 도 39에 도시된 바와 같이 SOI 층(4)의 표면에 산화막(35)을 형성한다. 산화막(35)으로서 열 산화막·TEOS 산화막 등을 이용한다. 산화막(35)의 막 두께는 약 5∼40㎚ 이다. 이어서, 질화막(36)을 산화막(35) 위에 퇴적시킨다. 질화막(36)의 막 두께는 50∼300㎚이다. 질화막(36)은 LPCVD(Low Pressure Chemical Vapor deposition)나 플라즈마 질화막 CVD로 퇴적시킬 수 있다.
이어서, 질화막(36)에 대한 리소그래피를 행한다. 즉, 질화막(36) 위에 형성된 레지스트를 마스크로서 이용하고, RIE (Reactive Ion Etching) 또는 ECR(Electron Cyclotron Resonance) 장치에서 질화막(36)을 패터닝하고 이어서 레지스트를 애싱 및 황산과수(硫酸過水)로 레지스트 제거한다.
그리고, 도 40에 도시된 바와 같이, 패터닝된 질화막(36)을 마스크로 하여 RIE 장치 또는 ECR 장치를 이용하여, 산화막(35) 및 SOI 층(4)에 대하여 에칭을 행하고, 트렌치(37)를 선택적으로 형성한다. 이 때, SOI 층(4)의 일부가 잔존하도록 트렌치(37)를 형성한다.
이어서, 도 41에 도시된 바와 같이 전면에 산화막(38)을 퇴적시킨다. 산화막(38)은 플라즈마 TEOS 장치, HDP(High Density Plasma) 장치 등을 이용하여 퇴적시킬 수 있다. 산화막(38)의 두께는 약 100∼500㎚이다. 이어서, CMP(Chemical Mechanical Polishing) 장치를 이용하여, 표면을 평탄화시킨다. 그 중에서 트렌치(37)에 산화막(38)이 매립된 상태로 할 수 있다.
이 후, 1000℃∼1100℃의 열 처리를 행하고, 퇴적된 산화막(38)의 막질을 향상시킨다. 또한, 산화막(38)을 퇴적시키기 전의 도 40에서 나타내는 단계에서, 트렌치(37)의 내벽을 900℃∼1000℃의 고온 열 산화을 행하여, 트렌치의 상부 및 바닥부의 SOI 층(4)의 각부를 라운딩하는 것은 스트레스가 완화되므로 효과적이다.
이어서, 도 42에 도시된 바와 같이 산화막을 RIE, ECR 또는 웨트 에칭을 이용하여 에치백한 후, 이어서 핫 인산을 이용하여 질화막(36)을 제거함으로써 부분 산화막(31)을 완성시킨다. 이 부분 산화막(31)과 부분 산화막(31) 아래의 SOI 층(4)에 따라 분리된 영역이 소자 형성 영역이 된다. 이 때, SOI 층(4)(active) 위에 남아 있는 산화막(35)을 완전하게 제거하고, 재차 열 산화막 또는 산화막을 퇴적시켜도 무방하다.
그리고, 도 43에 도시된 바와 같이 리소그래피 처리로 패터닝된 레지스트(39)를 마스크로 하여 B(붕소) 이온(40)을 주입하여 p 웰 영역(11)을 형성한다.
계속해서, 도 44에 도시된 바와 같이 리소그래피 처리로 패터닝될 수 있는 레지스트(41)를 마스크로 하여 P(인) 이온(42)을 주입하여 n 웰 영역(12)을 형성한다.
n 웰 영역(12)의 형성에는 P 이외에도 As, Sb 등의 불순물을 이용하고, p 웰 영역(11)의 형성에 B 이외에도 BF2, In 등을 이용해도 무방하다. p 웰 영역(11) 및 n 웰 영역(12) 모두 불순물 농도가 1×1015∼1×1019㎝-2가 되도록 한다.
그리고, 도 45에 도시된 바와 같이 SOI 층(4)의 표면 위에 형성되는 산화막(35)을 웨트 에칭에 의해 제거한 후에 게이트 산화막용의 산화막(56)을 형성한다. 산화막(56)으로는 통상의 열 산화막·질화 산화막 외에 Al2O3등의 금속 산화막, Ta2O5·BST 등의 고유전체 산화막 등을 이용해도 무방하다.
이어서, LPCVD 장치를 이용하여 폴리실리콘층을 약 100∼400㎚ 퇴적시킨다. 폴리실리콘층으로서 P·B 등의 불순물을 도핑한 폴리실리콘층을 이용해도 무방하다. 또한, 이 게이트 전극의 재료인 폴리실리콘층을 대신하여 W·Ta·Al 등의 금속 전극을 이용해도 무방하다.
이어서, 리소그래피를 행한 후, 이 폴리실리콘층을 RIE 또는 ECR 등의 이방성 에칭 장치를 이용하여 가공하여 게이트 전극(7)을 형성한다. 이 때, 폴리실리콘층 위에 산화막 또는 질화막/산화막의 절연막을 퇴적시키고, 리소그래피 후 그 절연막을 마스크로 하여, 폴리실리콘층을 가공해도 무방하다. 도 45에서는 게이트 전극(7)을 대표적으로 나타내었지만, H 게이트 전극(71), T 게이트 전극(72), 특수 H 게이트 전극(73) 등의 구조의 게이트 전극을 형성해도 무방하며, 소자 형성 영역마다 데이트 전극 구조를 변경해도 무방하다.
이어서, 도 46에 도시된 바와 같이 리소그래피 처리에 의해 패터닝된 레지스트(43) 및 게이트 전극(7)을 마스크로 하여 p형의 불순물을 주입하여 포켓 영역(11a)을 형성한다. 포켓 영역(11a)은 미세화에 따르는 단채널 효과를 억제하는 기능이 있다. 단채널 효과는 소스·드레인의 접합 깊이·게이트 산화막 등의 조건에도 영향을 받는다. 따라서 그 조건 등을 최적화하고, 단채널 효과를 억제하면, 이 포켓 영역의 형성 공정을 생략하는 것도 가능하다.
포켓 영역 형성시의 p형 불순물로서는 약 1×1012∼1×1014㎝-2이며, B 또는 BF2 또는 In을 주입하여 포켓 영역(11a)을 형성한다.
또한, 포켓 영역 형성 후, 레지스트(43) 및 게이트 전극(7)을 마스크로 하여 n형 불순물을 주입하여 n 익스텐션 영역(44)을 형성한다. n형 불순물로서 약 1×1013∼1×1015㎝-2이며, As, P 또는 Sb를 이용하면 된다.
이어서, 도 47에 도시된 바와 같이 리소그래피 처리에 의해 패터닝된 레지스트(45) 및 게이트 전극(7)을 마스크로 하여 n형의 불순물을 주입하여 포켓 영역(12a)을 형성한다.
포켓 영역 형성시의 n형 불순물로서는 약 1×1012∼1×1014㎝-2이며, As, P 또는 Sb를 이용하여 포켓 영역(12a)을 형성한다.
또한, 포켓 영역 형성 후 레지스트(45) 및 게이트 전극(7)을 마스크로 하여 p형 불순물을 주입하여 n 익스텐션 영역(46)을 형성한다. p형 불순물로서 약 1×1013∼1×1015㎝-2이며, B, BF2 또는 In을 이용하면 된다.
또, 도 46 및 도 47에 있어서, 포켓 영역(11a) 및 p 익스텐션 영역(46)은 편의상 모두 「p-」로 도시되어 있지만 실제로는 p 익스텐션 영역(46)이 불순물 농도가 더 높다. 마찬가지로, 포켓 영역(12a) 및 n 익스텐션 영역(44)은 편의상 모두 「n-」로 도시되어 있지만 실제로는 n 익스텐션 영역(44)이 불순물 농도가 더 높다.
이제부터 설명하는 도 48 이후의 도면에서는 NMOS 트랜지스터 및 PMOS 트랜지스터 중 NMOS 트랜지스터를 대표로 하여 설명을 행한다. 또, PMOS 트랜지스터에서도 도전형이 NMOS 트랜지스터의 반대 관계가 되는 점을 제외하고, NMOS 트랜지스터와 동일하게 하여 형성된다.
이어서, 도 48에 도시된 바와 같이 게이트 전극(7)의 측면에 측벽막을 퇴적시킨다. 이 측벽막으로서, TEOS막, 플라즈마 산화막을 이용한다. 또한, LPCVD나 플라즈마 CVD로 형성한 Si3N4나, Si3N4/SiO2의 2층 구조의 절연막을 이용해도 무방하다. 퇴적 후, 에치백을 행하여, 측벽(6)을 형성한다.
이어서, 리소그래피를 행하고, NMOS 형성 영역에 n형의 불순물을 주입하여 소스 영역(52) 및 드레인 영역(62)을 형성한다. n형의 불순물로서, As, P, Sb 등을 1×1014∼1×1016㎝-2로 주입한다. 소스 영역(52), 드레인 영역(62)의 형성 시에 PMOS의 n형의 바디 영역을 함께 형성해도 무방하다.
또한, 도 48에서는 도시하지 않았지만, PMOS의 소스·드레인 영역은 B, BF2, In 등의 p형 불순물을 1×1014∼1×1016㎝-2로 주입함으로써 형성할 수 있다. 이 때,NMOS의 p형의 바디 영역을 함께 형성해도 무방하다. 이어서 소스·드레인 영역을 활성화하기 위한 어닐링 처리(800∼1150℃)를 행한다.
이어서, 도 49에 도시된 바와 같이 실리사이드를 행하는 부분(소스 영역(52), 드레인 영역(62) 위나 게이트 전극(7) 위나 바디 영역(도시하지 않음) 위등)의 산화막(56)을 제거한다. 따라서, 게이트 전극(7) 및 측벽(6a) 아래의 산화막(56)만이 잔존하며, 게이트 전극(7) 아래의 산화막(56)이 게이트 산화막(5)이 되고, 측벽(6a) 아래의 산화막(56)과 측벽(6a)이 측벽(6)이 된다. 그리고, 소스 영역(52), 드레인 영역(62) 및 게이트 전극(7) 표면에 실리사이드 영역(47, 48 및 49)을 형성한다.
이 때, 타입1∼ 타입7의 PDSOI-MOSFET 중 2 이상의 PDSOI-MOSFET를 부분 분리 영역에 의해 소자 분리된 2 이상의 소자 형성 영역에 각각 형성함으로써 실시예5의 반도체 장치를 얻을 수 있다.
도 49에서는 소스·드레인 및 게이트 위에도 실리사이드를 행하는 사리사이드 프로세스를 보여주고 있다. 게이트만을 실리사이드하는 폴리사이드 프로세스나, 용도(ESD : Electro-Static Discharge 등)에 의해서는 소스·드레인 및 게이트 모두 실리사이드 프로텍션 산화막을 형성하고, 완전하게 실리사이드를 행하지 않은 경우도 있다. 실리사이드로는 TiSi2·CoSi2·NiSi2·WSi2·TaSi2·MoSi2·HfSi2·Pd2Si·PtSi·ZrSi2등이 이용된다.
이어서, 도 50에 도시된 바와 같이, 전면에 산화막으로 이루어지는 층간 절연막(85)을 약 1㎛ 퇴적시킨다. 이어서 층간 절연막(85)을 평탄화시키기 위해 CMP를 행한다. 그 후, 컨택트 형성용의 리소그래피를 행하고, 에칭 처리에 의해 실리사이드 영역(47, 48) 위에 컨택트홀(84)을 형성한다.
이어서, 도 51에 도시된 바와 같이 전면에 W(텅스텐)를 퇴적시킨다. W를 대신하여 Al, TiN, D-폴리실리콘층을 퇴적시켜도 무방하다. 또한, 성막 방법으로는 W에 대해서는 블랭킷 CVD법과 선택 CVD법이 있다. Al에 대해서는 고온 스퍼터법과 리플로우 스퍼터법이 TiN이나 D-폴리실리콘층에는 LPCVD 법이 있다. W와 기초 절연막과의 밀착성 향상을 위해 Ti, TiN, TiW를 W를 퇴적시키기 전에 형성해도 무방하다. 여기서는 블랭킷 CVD법의 경우에 대한 W에 대하여 설명한다. W 퇴적 후 에치백에 의해 완전 평탄화한다.
이어서, 도 52에 도시된 바와 같이 1층째 메탈이 되는 알루미늄 배선층(88)을 퇴적시킨다. 물론, 알루미늄 배선층(88)의 재료로서 AlCuSi나 Cu나 D-폴리실리콘층을 이용해도 무방하다. 리소그래피 후 알루미늄 배선층(88)을 가공시킨다.
이어서, 알루미늄 배선층(88)을 포함하는 전면에 층간 절연막(87)을 퇴적시키고, 요철 단차를 없애기 위해 CMP 기술 등을 이용하여 평탄화한다.
이어서, 도 53에 도시된 바와 같이 2층째 메탈이 되는 금속 배선과의 접속 홀(비아 홀)을 개공하여, 컨택트와 마찬가지로 텅스텐층(89)의 매립을 행한 후, 1층째 메탈과 마찬가지로 2층째 메탈이 되는 알루미늄 배선층(97)을 형성한 후, 전면에 층간 절연막(96)을 체적시켜 층간 절연막(87)과 마찬가지로 평탄화한다.
이후, 3층째 메탈 이상의 금속 배선이 필요한 디바이스인 경우에는, 도 52혹은 도 53에서 나타낸 공정을 반복한 후, 칩 보호막(패시베이션막)을 퇴적시키고, 본딩와이어 접속용 창(패드)을 개공하여 모든 공정이 종료된다.
이 CMOS 공정은 n+게이트, p+게이트를 이용한 Dual gate 프로세스에 대하여 설명했지만, 물론 Single 게이트 프로세스나 금속 게이트(W, Ta 등) 프로세스를 이용해도 무방하다.
<부분 분리·완전 분리 겸용 플로우>
도 54∼도 57은 부분 분리·완전 분리 겸용의 반도체 장치의 제조 방법에 있어서의 완전 분리 영역 형성 공정을 나타내는 단면도이다. 이하, 이들의 도면을 참조하여 부분 분리·완전 분리 겸용 플로우를 설명한다.
우선, 도 38∼도 40에서 나타낸 부분 분리 플로우를 실행 후 도 54에 도시된 바와 같이 리소그래피 처리에 패터닝된 레지스트(98)를 마스크로 하여, 트렌치(37)에 대한 트렌치 에치를 추가 실행하고, 완전 분리하는 부분은 SOI 층(4)을 관통하도록 에칭하여 매립 산화막(2)에 도달하는 트렌치(57)를 형성한다.
이어서, 도 55에 도시된 바와 같이 레지스트(98)를 박리 후 전면에 산화막(99)을 퇴적시킨다. 이 산화막(99)은 플라즈마 TEOS, HDP 장치 등을 이용하여 퇴적시킨다. 산화막(99)의 막 두께는 약 100∼500㎚이다. 부분 분리용의 트렌치(37)와 완전 분리용의 트렌치(57)와의 깊이에 t1의 상이가 존재하기 때문에, 도면 내의 t1만큼, 트렌치(37) 위와 트렌치(57) 위 사이에 산화막(99)의 형성 높이에 t1을 반영시킨 단차 t2가 생긴다.
그 후, 도 56에 도시된 바와 같이 CMP 장치를 이용하여 표면을 평탄화시키고, 트렌치(37)에 산화막(99)이 매립되며, 트렌치(57)에 산화막(100)이 매립된 상태로 한다. 그러나, 부분 분리 영역과 완전 분리 영역에 있어서, 산화막(99)에 상술된 단차 t2 높이가 생겼기 때문에, 완전 분리 부분(산화막(100))은 디싱이 생긴다. 이 후, 1000℃∼1100℃의 열 처리를 행하여, 퇴적막의 막질을 향상시킨다. 또한, 산화막을 퇴적시키기 전에 트렌치 내벽을 900℃∼1000℃의 고온 열 산화를 행하여, 트렌치의 상부나 저부의 SOI 층(4)의 각부를 라운딩하는 것은 스트레스가 완화되므로 효과적이다.
이어서, 도 57에 도시된 바와 같이, 산화막(99 및 100)을 RIE 또는 ECR 또는 웨트 에칭을 이용하여 에치백한다. 이어서 핫 인산을 이용하여, 산화막(35)을 제거한다. 그 결과, 부분 산화막(31)과 완전 산화막(32)이 각각 완성된다. 그 결과, 부분 산화막(31)에 의해 주위로부터 소자 분리되는 제1 소자 형성 영역과 완전 산화막(32)에 의해 주위에서 소자 분리되는 제2 소자 형성 영역이 형성된다. 이 때, SOI 층(4)의 표면(active) 위에 남아 있는 산화막(35)을 완전하게 제거하고, 재차 열 산화 또는 산화막을 퇴적시켜도 무방하다.
도 58 게이트 전극(7)용의 폴리실리콘층(70)의 형성 시의 부분 분리 영역 주변 영역을 나타내는 단면도이다. 도 58에 도시된 바와 같이, 폴리실리콘층(70)을 막 두께 t0으로 형성한 경우, 부분 산화막(31)과 산화막(56) 사이에 생기는 비교적 큰 단차를 반영하여 부분 산화막(31)의 엣지 근방 영역 상의 막 두께는 t11(>t0)이 된다.
도 59은 게이트 전극(7)용의 폴리실리콘층(70)의 형성 시의 완전 분리 영역 주변 영역을 나타내는 단면도이다. 도 59에 도시된 바와 같이, 폴리실리콘층(70)을 막 두께 t0으로 형성한 경우, 완전 산화막(32)과 산화막(56) 사이에 생기는 비교적 작은 단차를 반영하여 완전 산화막(32)의 엣지 근방 영역 위의 막 두께는 t12(>t0)가 된다.
이와 같이, 부분 분리용의 부분 산화막(31)과 완전 분리용의 완전 산화막(32)에 있어서, 각각의 엣지 형상인 분리 엣지 형상이 상이한 것에 기인하여, 부분 산화막(31)과 산화막(56) 사이에 생기는 단차가 완전 산화막(32)과 산화막(56) 사이에 생기는 단차보다 커지기 때문에 t11>t12가 성립된다.
따라서, 도 45에서 도시된 바와 같은 게이트 전극(7)을 얻도록 폴리실리콘층(70)에 대하여 에칭 처리를 행할 때, 폴리실리콘층(70)에서의 최대의 막 두께 t11 부분을 확실하게 제거할 수 있도록, 에칭 시간 등의 에칭 파라미터를 결정하여 행하게 된다.
이 때문에, 막 두께 t12의 부분은 (t11-t12) 상당분 오버 에칭되며, 에칭 손상(플라즈마 손상)이 커진다. 그 결과, 완전 산화막(32)의 엣지 근방 영역에서의 게이트 산화막이 되는 산화막(56)의 신뢰성의 열화가 우려된다.
이 문제는 H 게이트 전극에서는 통상 게이트보다 많은 분리 엣지 부분을 "I" 부분으로 피복하기 때문에, 분리 엣지 부분의 게이트 산화막 신뢰성 열화를 억제할 수 있다.
즉, H 게이트 전극의 형성에 의해, 손상을 받기 쉬운 분리 엣지 부분이 실효적으로 작아진다. 또한, 분리 엣지 형상이 낮아진 완전 분리 부분에 제작된 트랜지스터는 게이트 산화막이 얇아져 임계치 전압이 저하됨으로써 야기되는 국소적인 기생 MOS에 의한 누설 전류의 증가의 문제가 우려된다. 이 문제도 본 발명의 H 게이트 전극에 의해 억제할 수 있다.
그 후의 공정은, 부분 분리 플로우의 도 42∼도 54에서 나타낸 공정과 마찬가지로 하여, 부분 분리 영역을 따라 소자 분리된 제1 소자 형성 영역 위에 예를 들면 타입1∼타입7 중 하나의 PDSOI-MOSFET를 형성하고, 완전 분리 영역에 의해 소자 분리된 제2 소자 분리 영역 위에 타입 A∼타입 F 중 하나의 PDSOI-MOSFET를 형성하면 실시예6의 반도체 장치가 완성된다.
이상 설명한 바와 같이, 본 발명에서의 제1 양상에 따른 반도체 장치는 외부로부터 전위 고정 가능한 바디 영역 전위 설정부를 소자 형성 영역 내에 갖기 때문에 바디 영역 주요부의 전위인 본체 전위를 안정적으로 고정할 수 있다.
본 발명의 제2 양상에 따른 반도체 장치는, 게이트 전극의 게이트 연장 영역에 의해 바디 영역 소스·드레인 인접부와 소스 및 드레인 영역을 전기적으로 차단함으로써, 바디 영역 소스·드레인 인접부의 존재가 MOS 트랜지스터의 동작에 아무런 악영향을 끼치지 않고, 본체 전위를 안정적으로 고정시킬 수 있다.
본 발명의 제3 양상에 따른 반도체 장치는 제1 및 제2 바디 영역 소스·드레인 인접부로부터 각각 본체 전위 고정을 행할 수 있는 만큼, 보다 안정적으로 본체 전위를 고정시킬 수 있다.
본 발명의 제4 양상에 따른 반도체 장치는 하나의 게이트 연장 영역으로 하여 게이트 용량을 필요 최소한으로 억제하면서, 하나의 바디 영역 소스·드레인 인접부에 의해 안정적으로 본체 전위를 고정시킬 수 있다.
본 발명의 제5 양상에 따른 반도체 장치에서, 바디 영역 소스·드레인 인접부는 게이트 연장 영역으로부터 소정의 거리를 사이에 둔 영역에 다른 영역보다 불순물 농도가 높은 고농도 영역을 갖기 때문에, 고농도 영역 형성용의 제2 도전형의 불순물 주입시에 확실하게 게이트 연장 영역에 제2 도전형의 불순물이 주입되지 않도록 할 수 있다.
본 발명의 제6 양상에 따른 반도체 장치에서, 게이트 연장 영역은 제2 도전형의 불순물 농도가 5×1018㎝-3이하로 억제되기 때문에, MOS 트랜지스터의 임계치 전압의 변동을 억제할 수 있다.
본 발명의 제7 양상에 따른 반도체 장치는, 소스 영역과 혼재하여 형성되는 제2 도전형의 본체 전위 고정용 반도체 영역의 전위 고정을 행함으로써, 본체 전위를 안정적으로 고정시킬 수 있다. 본체 전위 고정용 반도체 영역의 존재는, 바디 영역과 소스 영역을 동일 전위로 설정하여 동작하는 MOS 트랜지스터에는 아무런 악영향을 끼치지 않는다.
본 발명의 제8 양상에 따른 반도체 장치는 바디 영역 전위 설정부 외에 소자 형성 영역외의 바디 영역으로부터 부분 절연막 아래의 반도체 영역을 통해 바디 영역의 전위 고정을 행할 수 있다.
본 발명의 제9 양상에 따른 반도체 장치의 MOS 트랜지스터에 있어서의 소스 및 드레인 영역은 매립 절연층으로 도달하는 형성 깊이를 갖기 때문에, 각각의 저면에는 pn 접합이 형성되지 않은 만큼 접합 누설을 억제할 수 있다.
본 발명의 제10 양상에 따른 반도체 장치의 MOS 트랜지스터에 있어서의 소스 및 드레인 영역은, 통상 동작 시에 소스 및 드레인 영역으로부터 연장되는 공핍층이 매립 절연층에 도달하지 않는 형성 깊이를 갖기 때문에, 소자 형성 영역 외부로부터 바디 영역을 전위 고정하는 경우, 안정적으로 본체 전위 고정시킬 수 있다.
본 발명의 제11 양상에 따른 반도체 장치의 MOS 트랜지스터에 있어서의 소스 및 드레인 영역은 매립 절연층에 도달하지 않고, 통상 동작 시에 드레인 영역으로부터 연장되는 공핍층은 매립 절연층에 도달하는 형성 깊이를 갖기 때문에, 접합 용량을 작게 하면서, 소자 형성 영역 외부로부터 본체 전위의 고정을 행할 수 있다.
본 발명의 제12 양상에 따른 반도체 장치의 MOS 트랜지스터에 있어서의 소스 영역보다 형성 깊이가 깊고, 또한 통상 동작 시에 드레인 영역으로부터 연장되는 공핍층이 매립 절연층에 도달하는 형성 깊이를 갖기 때문에, 소자 형성 영역 외부로부터 소스 영역 아래를 통해 본체 전위의 고정을 행하면서, 드레인 영역에서의 접합 용량을 작게 억제할 수 있다.
본 발명에 있어서의 제13 양상에 따른 반도체 장치는 부분 절연막 아래의 SOI 층의 일부인 소정의 도전형의 부분 절연막 아래의 반도체 영역을 저항 소자의 구성 요소로 함으로써, 저항치가 높은 저항 소자를 비교적 좁은 형성 면적에서 얻을 수 있으며, 그 결과 집적도가 우수한 반도체 집적 회로를 구성할 수 있다.
본 발명의 제14 양상에 따른 반도체 장치는 완전 절연막에 의해 저항 소자를 외부로부터 완전하게 소자 분리할 수 있다.
본 발명의 제15 양상에 따른 반도체 장치는 부분 절연막, 제1 및 제2 반도체 영역 이외의 소자 형성 영역을 저항 소자의 형성 영역의 일부로 함으로써, 저항 소자의 저항치의 변동을 억제할 수 있다.
본 발명의 제16 양상에 따른 반도체 장치는 저항 소자를 SRAM의 부하 저항으로서 이용함으로써, 집적도가 우수한 SRAM을 구성할 수 있다.
본 발명의 제17 양상에 따른 반도체 장치는 제1 및 제2 MOS 트랜지스터 사이에서의 바디 영역의 구조, 게이트 전극의 구조, 및 본체 전위 고정의 유무 중 적어도 하나를 상이하게 하여, 제1 및 제2 MOS 트랜지스터의 트랜지스터 특성을 상이하게 함으로써, 제1 및 제2 MOS 트랜지스터로 이루어지는 고기능의 반도체 집적 회로를 구성할 수 있다.
본 발명의 제18 양상에 따른 반도체 장치는, 부분 분리 영역에 의해 소자 분리된 제1 MOS 트랜지스터와, 완전 분리 영역에 의해 소자 분리된 제2 트랜지스터 사이에서 트랜지스터 특성을 상이하게 함으로써, 제1 및 제2 MOS 트랜지스터로 이루어지는 고기능의 반도체 집적 회로를 구성할 수 있다.
본 발명의 제19 양상에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치는, 제1 및 제2 MOS 트랜지스터 사이에서의 바디 영역의 구조, 게이트 전극의 구조, 및 본체 전위 고정의 유무 중 적어도 하나를 상이하게 하여, 제1 및 제2MOS 트랜지스터의 트랜지스터 특성을 상이하게 함으로써 제1 및 제2 MOS 트랜지스터로 이루어지는 고기능의 반도체 집적 회로를 구성할 수 있다.
본 발명의 제20 양상에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치는 부분 분리 영역에 의해 소자 분리된 제1 MOS 트랜지스터와, 완전 분리 영역에 의해 소자 분리된 제2 트랜지스터 사이에서 트랜지스터 특성을 상이하게 함으로써, 제1 및 제2 MOS 트랜지스터로 이루어지는 고기능의 반도체 집적 회로를 구성할 수 있다.

Claims (3)

  1. 반도체 기판, 매립 절연층 및 SOI(Silicon On Insulator) 층으로 이루어지는 SOI 구조의 반도체 장치에 있어서,
    상기 SOI 층의 소자 형성 영역에 설치되는 MOS 트랜지스터와,
    상기 SOI 층에 설치되고, 상기 소자 형성 영역을 소자 분리하는 부분 분리 영역을 구비하되, 상기 부분 분리 영역은 상기 SOI 층의 상층부에 설치되는 부분 절연막과 하층부에 존재하는 상기 SOI 층의 일부인 부분 절연막 아래의 반도체 영역을 포함하고,
    상기 MOS 트랜지스터는,
    각각이 상기 SOI 층 내에 선택적으로 형성되는 제1 도전형의 소스 및 드레인 영역과,
    상기 소스 및 드레인 영역 사이의 상기 SOI 층의 영역 위에 게이트 산화막을 통해 형성되는 게이트 전극 주요부를 갖는 게이트 전극과,
    상기 소스 및 드레인 영역 사이의 상기 SOI 층의 제2 도전형의 영역인 바디 영역 주요부와, 상기 소자 형성 영역 내에 상기 바디 영역 주요부로부터 전기적으로 접속하여 형성되고, 외부로부터 전위 고정 가능한 바디 영역 전위 설정부를 포함하는 바디 영역
    을 구비하는 반도체 장치.
  2. 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조의 반도체 장치에 있어서,
    상기 SOI 층에 설치되는 제1 및 제2 소자 형성 영역과,
    상기 SOI 층의 상층부에 설치된 부분 절연막과 상기 부분 절연막 아래의 상기 SOI 층의 일부인 반도체 영역으로 이루어지며, 상기 제1 및 제2 소자 형성 영역 사이를 소자 분리하는 부분 분리 영역과,
    상기 제1 및 제2 소자 형성 영역에 각각 형성되는 제1 및 제2 MOS 트랜지스터를 구비하고,
    상기 제1 및 제2 MOS 트랜지스터 사이에 있어서의 바디 영역의 구조, 게이트 전극의 구조, 및 본체 전위 고정의 유무 중 적어도 하나를 상이하게 하여,
    상기 제1 및 제2 MOS 트랜지스터의 트랜지스터 특성을 상이하게 하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판, 매립 절연층 및 SOI 층으로 이루어지는 SOI 구조의 반도체 장치에 있어서,
    상기 SOI 층에 설치되는 제1 및 제2 소자 형성 영역과,
    상기 SOI 층의 상층부에 설치된 부분 절연막과 상기 부분 절연막 아래의 상기 SOI 층의 일부인 반도체 영역으로 이루어지며, 상기 제1 소자 형성 영역을 다른 영역으로부터 소자 분리하는 부분 분리 영역과,
    상기 SOI 층을 관통하여 설치된 완전 절연막으로 이루어지며, 상기 제2 소자형성 영역을 다른 영역으로부터 소자 분리하는 완전 분리 영역과,
    상기 제1 소자 형성 영역에 형성되는 제1 MOS 트랜지스터와,
    상기 제2 소자 형성 영역에 형성되는 제2 MOS 트랜지스터를 구비하며,
    상기 제1 및 제2 MOS 트랜지스터는 상이한 트랜지스터 특성을 갖는 것을 특징으로 하는 반도체 장치.
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