JP2008172262A - 半導体装置 - Google Patents

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拓治 松本
Shigenobu Maeda
茂伸 前田
Toshiaki Iwamatsu
俊明 岩松
Takashi Ipposhi
隆史 一法師
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Abstract

【課題】部分分離領域によって素子分離された素子形成領域におけるボディ領域の電位を安定性の良く固定できるＳＯＩ構造の半導体装置を得る。
【解決手段】部分酸化膜３１によって素子分離された素子形成領域に、ソース領域５１、ドレイン領域６１及びＨゲート電極７１からなるＭＯＳトランジスタを形成する。Ｈゲート電極７１は左右（図中は上下）の“Ｉ”によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。
【選択図】図３

Description

この発明は、ＳＯＩ構造の半導体装置に関するものである。
ＳＯＩ(Silicon-On-Insulator)デバイスと呼ばれる半導体装置は、高速・低消費デバイスとして最近注目されている。
このＳＯＩデバイスは、ＳＯＩ層とシリコン基板との間に埋め込み酸化膜をはさんだＳＯＩ構造のＳＯＩ基板に作られる。特に、上層シリコン層であるＳＯＩ層を薄膜化した（〜約数μｍ）ＳＯＩデバイスは、薄膜ＳＯＩデバイスと呼ばれ注目されており、携帯機器用ＬＳＩなどの応用に期待されている。従来、ＳＯＩ素子（ＳＯＩ構造のＳＯＩ層に形成される（半導体）素子）は、ＳＯＩ層のＳｉ（シリコン）を貫通し、埋め込み酸化膜にかけて形成される素子分離用酸化膜によって完全分離されていた。
この完全分離技術は、素子が他の素子から電気的に完全に絶縁されているため、ラッチアップフリー（ラッチアップが生じない）、ノイズに強い等の特長がある。しかし、トランジスタが電気的にフロ−ティングな状態で動作するため、遅延時間に周波数依存性が生じたり、ドレイン電流−ドレイン電圧特性でハンプが生じるキンク効果等といった基板フロ−ティング効果が生じてしまう問題があった。この基板フローティング効果を抑制するため、分離酸化膜（部分酸化膜）を埋め込み酸化膜に接しないよう上層部に形成し、下層部のＳＯＩ層の一部とともに部分分離領域を構成し、部分分離領域で素子分離された領域に設けたボディ領域にボディ端子を設けることにより、部分酸化膜下のＳＯＩ層を介して基板電位（ボディ電位）を固定できる部分分離技術が有効である。ところが完全分離技術のメリットであったラッチアップフリーというメリットをこの部分分離技術では失ってしまうという問題点があった。
そこで、両方のメリットを合わせもつ部分分離・完全分離併用技術が開発された。部分・完全分離併用技術は、部分分離・完全分離併用のトレンチ深さが異なる。そのため、分離酸化膜の酸化膜を堆積後のＣＭＰ処理後、トレンチ深さが深い完全分離部分は、部分分離と比較して、ディッシングが入る。したがって、ゲート酸化膜の信頼性の上で重要な分離エッジの形状が、部分分離と完全分離で異なる問題があった。また、併用プロセスにおいて、完全分離の分離エッジが低くなるため、エッジ部分におけるＭＯＳトランジスタの閾値電圧が局所的に低下し、リーク電流増加が懸念されるという問題点があった。
また、従来のデバイスのみでは、ボディ端子からの距離がそれぞれのトランジスタにおいて異なるため、ボディ抵抗がばらつき、しきい値電圧がばらついてしまう問題があった。
加えて、部分酸化膜下のＳＯＩ層を介してボディ電位を固定する部分分離技術によっても、ボディ電位を安定性良く固定できているといえない問題点があった。
この発明は上記問題点を解決するためになされたもので、部分分離領域によって素子分離された素子形成領域におけるボディ領域の安定性の良いボディ電位固定が行えるＳＯＩ構造の半導体装置、部分分離あるいは部分分離・完全分離併用したときに、高機能な半導体集積回路を構成可能な半導体装置を得ることを目的とする。
この発明に係る請求項１記載の半導体装置は、半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、前記ＳＯＩ層に設けられた、部分分離領域とを備え、前記部分分離領域は前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、前記ＭＯＳトランジスタは、各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソース及びドレイン領域と、前記ソース及びドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極主要部を有するゲート電極と、前記ソース及びドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域主要部と、前記部分絶縁膜下半導体領域を介して前記ボディ領域主要部に接続された第２導電型の第１ボディ電位設定領域と、前記ソース領域に挟まれて配置され、前記ボディ領域主要部に接続された第２導電型の第２ボディ電位設定領域とを備える。
この発明における請求項１記載の半導体装置におけるＭＯＳトランジスタは、第１及び第２のボディ領域電位設定部を有するため、ボディ領域主要部の電位であるボディ電位を安定性良く固定することができる。
＜発明の概要＞
（技術背景）
部分分離技術のメリットは、部分分離領域によって素子形成領域外に設けられたボディ領域の電位を外部から設定可能にすることにより、部分酸化膜下のＳＯＩ層を介して基板電位を固定できる点であるが、このメリットは、高耐圧素子や高いホットキャリアの信頼性を必要なデバイスに対して、必ずしも十分であるというわけではない。これは、部分酸化膜直下のＳＯＩ層の膜厚が薄いことにより有限のボディ抵抗が存在するため、このデバイスにおいても、高電圧領域では、そのボディ抵抗により、キンクが生じてしまう場合もある。このことにより、部分分離技術においても、ホットキャリアの信頼性、遅延時間の周波数依存性が必ずしも十分でないという技術背景がある。
そこで、部分分離技術あるいは部分分離・完全分離併用技術において、分離エッジが異なることによるゲート酸化膜信頼性の低下を防ぐため、特に信頼性が必要な部分に、後に詳述するＨゲート電極やＴゲート電極を用いることにより、ボディ電位固定の信頼性を向上させ、同時にエッジリーク電流の増加を抑制できる半導体装置が必要となる。
（単一種のトランジスタ）
ボディ端子を有する部分分離において、後に詳述するＨゲート電極、Ｔゲート電極及びソースタイ構造のうち、一の構造を用いた単一種のトランジスタを用いることにより、ボディ電位を固定する安定性がさらに向上し、ホットキャリア、遅延時間の周波数依存性の問題をさらに向上することができる。ただし、このような方法は、回路の速度を低下させるため、高速性を必要とする部分には、従来のデバイス（通常構造のゲート電極を用いたデバイス等）を用いた方が望ましい。
（複数種のトランジスタの組合せ）
また、部分的にボディ端子を設けないようにして、フローティング状態で、トランジスタを動作させると、閾値電圧が低くできるため、ドレイン電流が大きいトランジスタを作製できる。したがって、ボディ端子によるボディ固定構造のトランジスタとともに、ボディフローティング構造のトランジスタとを回路内に混在して設けることにより、高速・低消費電力な回路を作製できる。
また、部分分離技術において、ボディ端子からの距離の違いによる閾値ばらつきは、それぞれのトランジスタにボディ端子を設けることとなるＨゲート電極やＴゲート電極やソースタイ構造をもちいることにより抑制することができる。また、ボディ端子を用いないフローティング構造を用いると、当然ボディ抵抗による閾値バラツキを抑制できることは明らかである。ただし、フローティング構造では、閾値電圧が周波数依存性をもつデメリットがある。
このように、さまざまな特長をもつ複数種のトランジスタを組み合わせることにより、設計する上で高機能なデバイスを提供することができる。
＜実施の形態１＞
（従来のＰＤＳＯＩ−ＭＯＳＦＥＴ）
図１は従来のＭＯＳトランジスタの一つであるＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳＦＥＴの一例を示す断面図であり、図２は従来のＰＤＳＯＩ−ＭＯＳＦＥＴの一例を示す平面図である。図２のＡ１−Ａ１断面が図１に相当する。
ＰＤＳＯＩ−ＭＯＳＦＥＴは、図１に示すように、ゲート電極７直下の空乏層９０が、埋め込み酸化膜２まで達しない特徴を有する。この特徴のため、ＰＤＳＯＩ−ＭＯＳＦＥＴは閾値電圧の制御性が優れている。
図１及び図２に示すように、半導体基板（図示せず）上に形成された埋め込み酸化膜２上にＳＯＩ層４が形成されることによりＳＯＩ構造のＳＯＩ基板を実現している。ＳＯＩ層４は部分酸化膜３１及び部分酸化膜３１下のｐウェル領域１１からなる部分分離領域によって素子分離される。
ＳＯＩ層４に選択的に形成されたソース領域５１及びドレイン領域６１は、それぞれＳＯＩ層４の表面から裏面（埋め込み酸化膜２の表面）に到達する深さで形成される。
ソース領域５１，ドレイン領域６１間のＳＯＩ層４上にゲート酸化膜５が形成され、ゲート酸化膜５上にゲート電極７が形成される。また、ゲート電極７の側面にサイドウォール６が形成される。そして、ソース領域５１及びドレイン領域６１上にそれぞれソース端子２６及びドレイン端子２７が設けられる。
また、部分酸化膜３１及びその下方のｐウェル領域１１で素子分離されてボディー領域１０（素子形成領域外ボディ領域）がＳＯＩ層４の表面から裏面にかけて形成される。ボディー領域１０はｐウェル領域１１を介してゲート電極７下のＳＯＩ層４であるボディ領域主要部と電気的に接続されている。
したがって、このボディー領域１０上に設けられたボディー端子２５に所定の電位を与えて、図１のＰＤＳＯＩ−ＭＯＳＦＥＴのボディ固定（ゲート酸化膜５下のＳＯＩ層４であるチャネル電位を固定）することにより、上述したフローティング効果を抑制することができる。
（実施の形態１のＰＤＳＯＩ−ＭＯＳＦＥＴ）
図３はこの発明の実施の形態１である半導体装置の平面構造を示す平面図であり、図４は図３のＡ２−Ａ２断面を示す断面図であり、図５は図３のＢ１−Ｂ１断面を示す断面図である。
実施の形態１の半導体装置は、部分分離されたＳＯＩ層に設けられ、Ｈゲート電極を有するＰＤＳＯＩ−ＭＯＳＦＥＴによるボディ固定した半導体装置である。
図３に示すように、Ｈゲート電極７１は左右（図中上下）の“Ｉ”（ゲート延設領域、第１及び第２のボディ領域ソース・ドレイン隣接部）によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”（ゲート電極主要部）が本来のＭＯＳトランジスタのゲート電極として機能する。なお、Ｈゲート電極７１の左右（図中上下）の“Ｉ”の下方は絶縁膜を介してｐ-のボディ領域が形成されている。
そして、図３及び図５に示すように、Ｈゲート電極７１のゲート電極主要部下のＳＯＩ層４であるボディ領域主要部から、ゲート長方向に沿った第１の方向及びその反対の第２の方向に延び、かつソース領域５１及びドレイン領域６１とゲート幅方向で隣接して、２つのボディー領域１３，１３（第１及び第２のボディ領域ソース・ドレイン隣接部）が形成される。
したがって、Ｈゲート電極７１の左右の“Ｉ”によって、ソース領域５１及びドレイン領域６１とボディー領域１３，１３とが電気的に遮断され、ボディー端子２８から得られるボディ電位がドレイン領域６１，ソース領域５１に直接伝達されることはない。
ＳＯＩ層４に選択的に形成されたソース領域５１及びドレイン領域６１は、それぞれＳＯＩ層４の表面から裏面に到達する深さで形成される。
ソース領域５１，ドレイン領域６１間のＳＯＩ層４上にゲート酸化膜５が形成され、ゲート酸化膜５上にＨゲート電極７１の中央の“−”部が形成され、Ｈゲート電極７１の側面にサイドウォール６が形成される。そして、ソース領域５１及びドレイン領域６１上にそれぞれソース端子２６及びドレイン端子２７（図４では図示省略）が設けられる。
また、部分酸化膜３１及びその下方のｐウェル領域１１の部分分離領域によって素子分離されたボディー領域１０がＳＯＩ層４の表面から裏面にかけて形成される。ボディー領域１０はｐウェル領域１１を介してＨゲート電極７１下のＳＯＩ層４であるボディ領域主要部と電気的に接続されている。
さらに、前述したように、ボディー領域１３はゲート酸化膜５下のＳＯＩ層４であるボディ領域主要部（チャネル領域）と隣接して形成されている。
したがって、ボディー領域１０上に設けられたボディー端子２５に加え、ボディー領域１３上に設けられたボディー端子２８に所定の電位を与えることにより、実施の形態１のＰＤＳＯＩ−ＭＯＳＦＥＴのボディ固定することができるため、ボディ領域主要部の電位であるボディ電位固定を安定して行え、フローティング効果を大幅に抑制することができる。
このような構造の実施の形態１のＰＤＳＯＩ−ＭＯＳＦＥＴは、Ｈゲート電極７１の中央の“−”部の直下の空乏層９０が、埋め込み酸化膜２まで達しない特徴を有する。この特徴のため、ＰＤＳＯＩ−ＭＯＳＦＥＴは閾値電圧の制御性が優れている。
したがって、実施の形態１の半導体装置は、Ｈゲート電極構造にしてＰＤＳＯＩ−ＭＯＳＦＥＴの形成領域内にボディー領域１３，１３を設けることにより、図１及び図２で示した従来のＰＤＳＯＩ−ＭＯＳＦＥＴよりもボディ抵抗の低下を行うことができ安定性の良いボディ電位固定が可能となる。以下、この点を詳述する。
図１及び図２で示した従来のＰＤＳＯＩ−ＭＯＳＦＥＴでは、ボディ端子２５とチャネル領域とは部分分離直下の薄いｐウェル領域１１を介して電気的に接続されていたために、比較的ボディ抵抗が高く、ボディ端子２５からの距離でトランジスタ特性がバラツキ易い。
これに対して、実施の形態１の構造は、部分分離領域（部分酸化膜３１及びその下方のｐウェル領域１１）を介して設けられたボディー領域１０上のボディー端子２５以外に、ＰＤＳＯＩ−ＭＯＳＦＥＴ形成領域内のソース領域５１及びドレイン領域６１近傍に形成されたボディー領域１３上にボディー端子２８を設けることができる。この２タイプのボディ端子２５，２８により、ボディ抵抗の抵抗値を下げ、トランジスタ特性のバラツキを効果的に抑制することができる。
また、ボディ抵抗を下げることにより、ドレイン・ブレークダウン電圧を高くすることができる。逆に、部分酸化膜３１下のｐウェル領域１１の膜厚がＳＯＩ層４の膜厚に比例する場合に、同じボディ抵抗に設定すると、Ｈゲート電極構造を採用することによりＳＯＩ層４の膜厚を薄くすることができる。
ＳＯＩ層４の膜厚を薄くすることにより、ソース・ドレインの線成分（縦方向の成分）の接合容量を小さくすることができ、高速化できる可能性がある。また、Ｈゲート電極構造にすることにより、分離起因のエッジリーク（エッジ寄生ＭＯＳ）を小さくすることができる。また、分離エッジで引き起こされるゲート酸化膜信頼性の劣化を抑制することができる。なお、分離起因のエッジリーク及びゲート酸化膜信頼性の劣化については後に詳述する。
上述した特徴を有する実施の形態１のＰＤＳＯＩ−ＭＯＳＦＥＴは、ボディ電位固定が強く要求される、Ｉ／Ｏ回路、アナログ回路（ＰＬＬ、センスアンプ回路）、タイミング回路、ダイナミック回路などに使うと特に有効である。
（ソース・ドレイン領域による分類）
（第１の態様：ソース領域及びドレイン領域が共に直接埋め込み酸化膜２に接している構造（図３〜図５で示した構造））
図４に示すように、ソース領域５１及びドレイン領域６１が埋め込み酸化膜２に直接接しているために、ボディー領域１０上のボディー端子２５によるボディ電位の固定効果が弱くなる。
しかし、この第１の態様の構造は、ソース領域５１及びドレイン領域６１の底面にｐｎ接合が形成されない分、ｐｎ接合界面の面積が小さくなるため、接合リークを抑制することができる。また、接合容量を小さくすることができる。
（第２の態様：ソース領域及びドレイン領域は勿論、ソース領域及びドレイン領域からの延びる空乏層も埋め込み酸化膜に接しない構造）
図６は実施の形態１の第２の態様を示す断面図である。なお、図６は図３のＡ２−Ａ２断面に相当する。
同図に示すように、ソース領域５２及びドレイン領域６２は埋め込み酸化膜２に到達することなくＳＯＩ層４内に形成され、さらに、ソース領域５２及びドレイン領域６２から通常動作時に延びる空乏層９１も埋め込み酸化膜２に到達しない。なお、他の構成は、第１の態様と同様である。
このように、第２の態様は、ソース領域５２及びドレイン領域６２並びにソース領域５２及びドレイン領域６２から延びる空乏層９１が共に埋め込み酸化膜２に到達しない構造のため、ボディー端子２５からチャネル領域に至るボディー抵抗Ｒ１の低減化を図ることができ、ボディー端子２５によるよるボディ電位固定効果が一番大きいメリットを有する。ただし、ｐｎ接合容量が大きくなるデメリットがある。
（第３の態様：ドレイン領域は埋め込み酸化膜に接していないが、ドレイン領域からの延びる空乏層は埋め込み酸化膜に接しない構造）
図７は実施の形態１の第３の態様を示す断面図である。なお、図７は図３のＡ２−Ａ２断面に相当する。
同図に示すように、ソース領域５３及びドレイン領域６３は埋め込み酸化膜２に到達することなくＳＯＩ層４内に形成されるが、ソース領域５３及びドレイン領域６３から通常動作時に延びる空乏層９２は埋め込み酸化膜２に到達する。なお、他の構成は、第１の態様と同様である。
第３の態様は、ドレイン領域６３が埋め込み酸化膜２に直接接していないために、第１の態様よりはボディ電位固定効果がある。しかも、空乏層９２が埋め込み酸化膜２に接しているため、ｐｎ接合容量も小さくなる。このｐｎ接合容量の低減化のメリットは、ドレイン領域６３から延びる空乏層９２が、埋め込み酸化膜２に電圧０Ｖで接している方が効果が大きい。なお、図７の例では、ソース領域５３からの空乏層９２も埋め込み酸化膜２に接しているが、埋め込み酸化膜２に接していない構造でも同様の効果を奏する。
（第４の態様：ソース領域よりドレイン領域の方が形成深さが深く、ドレイン領域あるいはドレイン領域から延びる空乏層は埋め込み酸化膜に接する非対称構造）
図８は実施の形態１の第４の態様を示す断面図である。なお、図８は図３のＡ２−Ａ２断面に相当する。
同図に示すように、ソース領域５２及びソース領域５２から延びる空乏層９４は埋め込み酸化膜２に到達しない反面、ドレイン領域６１が埋め込み酸化膜２に直接接しているソース・ドレイン非対称構造を呈している。なお、他の構成は、第１の態様と同様である。
なお、ソース・ドレインの非対称構造は、レジストマスクをしてソース・ドレインのイオン注入を打ち分けて作製することができる。
このような構造の第４の態様は、ソース領域５２の接合容量は回路の動作スピードにほとんど影響を与えないために、ソース領域５２から延びる空乏層９４が埋め込み酸化膜２に接していなくても悪影響はない。ソース領域５２からの空乏層９４が、埋め込み酸化膜２に接していないことによって、チャネル領域からソース領域５２近傍領域下のボディー抵抗Ｒ１Ｓの抵抗値を小さくすることができる。また、空乏層９４が埋め込み酸化膜２に接する構造でソース領域を形成しても良いがｐｎ接合界面の面積を小さくできる分、空乏層９４が埋め込み酸化膜２に到達しない構造の方が望ましい。
ドレイン領域６１に関しては、ドレイン領域６１が埋め込み酸化膜２に接しているため、接合容量及びｐｎ接合界面の面積を小さくすることができる。さらに、ドレイン領域６１は埋め込み酸化膜２に接しないで、通常動作時におけるドレイン領域６１からの空乏層が埋め込み酸化膜２に接するように構成すれば、ボディ抵抗の抵抗値低減化を図ることができる。
＜実施の形態２＞
図９はこの発明の実施の形態２である半導体装置の平面構造を示す平面図である。なお、図９のＡ３−Ａ３断面は図４で示す形状と同様であり、図９のＢ２−Ｂ２断面は、一方のみにボディー領域１３が形成されている点を除き図５で示す形状と同様である。
図９に示すように、実施の形態２のＰＤＳＯＩ−ＭＯＳＦＥＴは、実施の形態１のＨゲート電極７１に代えてＴゲート電極７２を採用した構造である。すなわち、実施の形態１のＨゲート電極７１は左右の“Ｉ”の近傍にそれぞれボディー領域１３を形成したが、実施の形態２のＴゲート電極７２は一の“Ｉ”の近傍に、Ｈゲート電極７１と同様にボディー領域１３を形成している。他の構成は実施の形態１と同様であるため説明を省略する。
したがって、実施の形態２のＴゲート電極７２は、実施の形態１と同様、２タイプのボディー領域１０及び１３上に設けられたボディ端子２５及び２８によりボディ固定を行うことにより、ボディ抵抗の抵抗値を下げ、トランジスタ特性のバラツキを効果的に抑制することができる。
また、実施の形態２のＴゲート電極７２はactive領域（ソース領域５１，ドレイン領域６１等、部分酸化膜３１が形成されていない領域）のエッジを覆う面積を小さくすることができることから、Ｈゲート電極７１に比べてゲート容量を小さくできる。このため、実施の形態１のＰＤＳＯＩ−ＭＯＳＦＥＴに比べて、回路動作を高速にすることができる。
また、分離エッジの問題は、実施の形態１同様にＴゲート電極７２を有する実施の形態２においても効果がある。
したがって、実施の形態２のＰＤＳＯＩ−ＭＯＳＦＥＴは、ボディ電位固定が強く要求される、Ｉ／Ｏ回路、アナログ回路（ＰＬＬ、センスアップ）、タイミング回路、ダイナミック回路などに使うと特に有効である。
また、実施の形態２の構造は、ソース・ドレイン領域の接合位置によって、実施の形態１と同じく第１の態様から第４の態様に分類される。
＜実施の形態３＞
図１０はこの発明の実施の形態３である半導体装置の平面構造を示す平面図であり、図１１は図１０のＡ４−Ａ４断面を示す断面図であり、図１２は図１１のＡ５−Ａ５断面を示す断面図である。
これらの図に示すように、実施の形態３のソース領域は２つに分離形成されたソース領域５４の間にｐ+領域５５（ボディ固定用半導体領域）よりなるソース・タイ構造を呈している。
また、ソース領域５４、ｐ+領域５５及びドレイン領域６１は、それぞれＳＯＩ層４の表面から裏面に到達する深さで形成される。
ソース領域５４（ｐ+領域５５），ドレイン領域６１間のＳＯＩ層４上にゲート酸化膜５が形成され、ゲート酸化膜５上にゲート電極７が形成され、ゲート電極７の側面にサイドウォール６が形成される。
また、部分酸化膜３１及びその下方のｐウェル領域１１で素子分離されてボディー領域１０がＳＯＩ層４の表面から裏面にかけて形成される。ボディー領域１０は部分酸化膜３１下のｐウェル領域１１を介してゲート電極７下のＳＯＩ層４であるボディ領域主要部と電気的に接続される。
このような実施の形態３のＰＤＳＯＩ−ＭＯＳＦＥＴにおけるソース・タイ構造は、図１０，図１１及び図１２に示すように、ソース接合領域において、ソースとボディの電位を同時に固定することができる。具体的には、ソース領域の一部がｐ+領域５５となっているため、ソース領域５４及びｐ+領域５５を同電位に設定することによりボディ電位固定を安定性良く行うことができる。もちろん、ボディー領域１０によるボディ固定も行える。
したがって、実施の形態３のＰＤＳＯＩ−ＭＯＳＦＥＴは、ボディ電位固定が強く要求される、Ｉ／Ｏ回路、アナログ回路（ＰＬＬ、センスアップ）、タイミング回路、ダイナミック回路などに使うと特に有効である。
また、実施の形態３の構造は、ソース・ドレイン領域の接合位置によって、実施の形態１と同じく第１の態様から第４の態様に分類される。
＜実施の形態４＞
図１３はこの発明の実施の形態４の第１の態様である半導体装置の平面構造を示す平面図である。なお、図１３のＡ６−Ａ６断面は図１１で示す形状と同様であり、図１３のＡ７−Ａ７断面は図１２で示す形状と同様であり、図１３のＢ３−Ｂ３断面は図５で示す形状と同様である。
実施の形態４の第１の態様の構造は、実施の形態１のＨゲート電極７１と実施の形態３のソースタイ構造と組合せ構造であり、実施の形態１及び実施の形態３それぞれのボディ電位固定（ボディー領域１０，２つのボディー領域１３及びｐ+領域５５によるボディ電位固定）を併せることにより、ボディ電位固定のより一層の強化を図ることができる。
図１４はこの発明の実施の形態４の第２の態様である半導体装置の平面構造を示す平面図である。なお、図１４のＡ８−Ａ８断面は図１１で示す形状と同様であり、図１４のＡ９−Ａ９断面は図１２で示す形状と同様である。
実施の形態４の第２の態様の構造は、実施の形態２のＴゲート電極７２と実施の形態３のソースタイ構造と組合せ構造であり、実施の形態２及び実施の形態３それぞれのボディ電位固定（ボディー領域１０，１つのボディー領域１３及びｐ+領域５５によるボディ電位固定）を併せることにより、ボディ電位固定のより一層の強化を図ることができる。
図１５はこの発明の実施の形態４の第３の態様である半導体装置の平面構造を示す平面図である。なお、図１５のＡ１０−Ａ１０断面は図１１で示す形状と同様であり、図１５のＡ１１−Ａ１１断面は図１２で示す形状と同様であり、図１５のＢ４−Ｂ４断面は図５で示す形状と同様である。
実施の形態４の第３の態様の構造は、実施の形態１のＨゲート電極７１を改良した特殊Ｈゲート電極７３と実施の形態３のソースタイ構造と組合せ構造であり、実施の形態１及び実施の形態３それぞれのボディ電位固定を併せることにより、ボディ電位固定のより一層の強化を図ることができる。
さらに、実施の形態４の第３の態様では、特殊Ｈゲート電極７３は、分離部７３ａによって、ソース領域５４とｐ+領域５５とが分離される。
実施の形態３及び実施の形態４の第１及び第２の態様のゲート電極は、分離部７３ａに相当する部分を有していないため、ソース領域５４上にシリサイド領域を形成する際、ソース領域５４とｐ+領域５５とが短絡してしまう。このため、ソースとドレインの働きを逆にして利用することができない。
一方、実施の形態４の第３の態様は、分離部７３ａが存在するため、ソース領域５４上にシリサイド領域を形成しても、分離部７３ａによってソース領域５４とｐ+領域５５とは短絡しないため、ソースとドレインの働きを逆にして利用することができる。ただし、分離部７３ａが存在する分、ゲート容量は増加するため、第１の態様に比べ動作速度は遅くなる。なお、分離部７３ａの下方は酸化膜を介してｐ-のボディ領域が形成されている。
上述した、実施の形態４の第１〜第３の態様のＰＤＳＯＩ−ＭＯＳＦＥＴは、ボディ電位固定が強く要求される、Ｉ／Ｏ回路、アナログ回路（ＰＬＬ、センスアップ）、タイミング回路、ダイナミック回路などに使うと特に有効である。
また、実施の形態４の構造は、ソース・ドレイン領域の接合位置によって、実施の形態１と同じく第１の態様から第４の態様に分類される。
＜実施の形態５＞
実施の形態１〜実施の形態４はそれぞれ部分分離領域によって素子分離される単一のＰＤＳＯＩ−ＭＯＳＦＥＴを有する半導体装置であったが、実施の形態５では部分分離領域によって素子分離される複数種のＰＤＳＯＩ−ＭＯＳＦＥＴを有する半導体装置である。以下、ＰＤＳＯＩ−ＭＯＳＦＥＴの種類を列挙する。
タイプ１：通常ゲート構造（図１及び図２参照）でボディ電位固定を行う。
タイプ２：Ｈゲート電極構造でボディ電位固定を行う（実施の形態１）。
タイプ３：Ｔゲート電極構造でボディ電位固定を行う（実施の形態２）。
タイプ４：ソースタイ構造でボディ電位固定を行う（実施の形態３）。
なお、タイプ４とタイプ２あるいはタイプ３は重複する場合がある（実施の形態４）。
（ボディフローティングタイプ）
図１６はＰＤＳＯＩ−ＭＯＳＦＥＴのタイプ５（その１）の平面構造を示す平面図である。同図に示すように、ボディー領域１０及びボディー端子２５が存在することなくＰＤＳＯＩ−ＭＯＳＦＥＴのボディ領域主要部はフローティング状態とされる。
図１７はＰＤＳＯＩ−ＭＯＳＦＥＴのタイプ５（その２）の平面構造を示す平面図である。同図に示すように、ボディー領域１０を設けてもボディー端子による電位固定は行われない構成も、ＰＤＳＯＩ−ＭＯＳＦＥＴのボディ領域はフローティング状態とされる。
このように、ボディ領域をフローティングにするタイプが新たな種別として分類される。タイプ５のＰＤＳＯＩ−ＭＯＳＦＥＴは閾値電圧をボディ電位固定を行うタイプ１〜タイプ４より低く設定できる効果を奏する。
このようなボディフローティングタイプにおいて、ゲート電極７のような通常電極構造のものをタイプ５、ゲート電極７に置き換えてタイプ２及びタイプ３と同様にＨゲート電極構造及びＴゲート電極構造でボディフローティングにするタイプをタイプ６及びタイプ７に分類する。なお、タイプ６及びタイプ７において、ボディー領域１３上のボディー端子２８によるボディ電位固定は勿論行われない。
以下、ＰＤＳＯＩ−ＭＯＳＦＥＴのフローティングタイプ種類を列挙する。
タイプ５：通常ゲート構造でボディフローティングにする（通常、図１５で示すようなボディー領域１０を設けないリンクドボディ構造である。）。
タイプ６：Ｈゲート電極構造でボディフローティングにする。
タイプ７：Ｔゲート電極構造でボディフローティングにする。
なお、ボディ領域の大きさがタイプ６＞タイプ７＞タイプ５のため、ボディ領域へのキャリアの逃がし易さによって、他の条件が同一の場合、閾値電圧はタイプ５＜タイプ７＜タイプ６の順になる。
以上、述べたタイプ１〜タイプ７のうち、２つ以上のタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを部分分離領域によって素子分離された２つ以上の素子形成領域に形成したのが実施の形態５の半導体装置である。
このような構成の実施の形態５の半導体装置は、部分分離領域よって素子分離された複数の素子形成領域に、ボディ領域の構造、ゲート電極の構造、及びボディ電位固定の有無のうち少なくとも一つを異ならせて、閾値電圧等のトランジスタ特性が異なる複数種のＰＤＳＯＩ−ＭＯＳＦＥＴを設けることができる。
その結果、複数種のＰＤＳＯＩ−ＭＯＳＦＥＴのうち、トランジスタ特性に応じたＰＤＳＯＩ−ＭＯＳＦＥＴを用いて高機能な半導体集積回路を構成することができる。
さらに、複数種のＰＤＳＯＩ−ＭＯＳＦＥＴそれぞれにおいて、チャネル濃度、ＳＯＩ層４の膜厚、ゲート酸化膜５の膜厚，材質等をそれぞれ変更することにより、複数種のＰＤＳＯＩ−ＭＯＳＦＥＴそれぞれの閾値電圧を異なる値に設定することができる。
また、タイプ１〜タイプ４から２つ以上のタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを用い、それぞれの基板バイアス（ボディ電位固定電圧）を異なる値に設定することによっても、それぞれ閾値電圧の異なったＰＤＳＯＩ−ＭＯＳＦＥＴを得ることができる。
＜実施の形態６＞
実施の形態６の半導体装置は、部分分離領域によって素子分離された第１の素子形成領域に加え、完全分離領域（ＳＯＩ層４の表面から裏面（埋め込み酸化膜２）に達する素子分離用の絶縁膜）によって素子分離された第２の素子形成領域とを有する部分分離・完全分離併用型の半導体装置である。
以下、完全分離領域によって素子分離されるＰＤＳＯＩ−ＭＯＳＦＥＴの種類を列挙する。
図１８はタイプＡのＰＤＳＯＩ−ＭＯＳＦＥＴの断面構造を示す断面図である。同図に示すように、ＳＯＩ層４の表面から裏面（埋め込み酸化膜２）に到達するように設けられた完全分離領域である完全酸化膜３２によって素子分離された領域にＰＤＳＯＩ−ＭＯＳＦＥＴが形成されている。なお、部分酸化膜３１が完全酸化膜３２に置き換わった点、ボディー領域１０及びボディー端子２５が存在しない点を除いて、図４で示した実施の形態１の平面構造と同様である。
図１９はタイプＡのＰＤＳＯＩ−ＭＯＳＦＥＴの平面構造を示す平面図である。図１９のＡ１２−Ａ１２断面が図１８に相当する。
同図に示すように、部分酸化膜３１が完全酸化膜３２に置き換わった点、ボディー領域１０が存在しなくなった点を除いて、図４で示した実施の形態１の平面構造と同様である。
したがって、タイプＡのＰＤＳＯＩ−ＭＯＳＦＥＴは、２つのボディー領域１３上に設けられた２つのボディ端子２８によりボディ電位固定を行うことにより、ボディ抵抗の抵抗値を下げ、トランジスタ特性のバラツキを効果的に抑制することができる。但し、実施の形態１のように、ボディー領域１０上に設けられたボディー端子２５によるボディ電位固定は行えない。
図２０はタイプＢのＰＤＳＯＩ−ＭＯＳＦＥＴの平面構造を示す平面図である。同図に示すように、部分酸化膜３１が完全酸化膜３２に置き換わった点、ボディー領域１０が存在しなくなった点を除いて、実施の形態２の平面構造と同様である。また、図２０のＡ１３−Ａ１３断面は図１８で示した断面構造と同様である。
したがって、タイプＢのＰＤＳＯＩ−ＭＯＳＦＥＴは、１つのボディー領域１３上に設けられたボディ端子２８によりボディ電位固定を行うことにより、ボディ抵抗の抵抗値を下げ、トランジスタ特性のバラツキを効果的に抑制することができる。但し、実施の形態２のように、ボディー領域１０上に設けられたボディー端子２５によるボディ電位固定は行えない。
他に、実施の形態３のように、完全分離領域においてソースタイ構造でボディ電位固定をおこなったのがタイプＣとなる。
図２１はタイプＤのＰＤＳＯＩ−ＭＯＳＦＥＴの平面構造を示す平面図である。同図に示すように、部分酸化膜３１が完全酸化膜３２に置き換わった点を除いて、図１６で示した部分分離されたタイプ５のＰＤＳＯＩ−ＭＯＳＦＥＴ同様である。なお、図２１のＡ１４−Ａ１４断面は図１８で示した断面構造と同様である。
同様に、部分酸化膜３１が完全酸化膜３２に置き換わった点を除きタイプ６及びタイプ７のＰＤＳＯＩ−ＭＯＳＦＥＴと同様な構成がタイプＥ及びタイプＦとして存在する。
なお、タイプ５〜タイプ７と同様の理由で他の条件が同一の場合、閾値電圧はタイプＤ＜タイプＦ＜タイプＥの関係となる。
以上、タイプＡ〜タイプＦが完全分離領域によって素子分離された第２の領域に形成されるＰＤＳＯＩ−ＭＯＳＦＥＴの種別である。上述したタイプＡ〜タイプＦをまとめると以下のようになる。
タイプＡ：Ｈゲート電極構造でボディ電位固定を行う（実施の形態１に類似、但し、ボディー領域１０によるボディ電位固定は行わない）。
タイプＢ：Ｔゲート電極構造でボディ電位固定を行う（実施の形態２に類似、但し、ボディー領域１０によるボディ電位固定は行わない）。
タイプＣ：ソースタイ構造でボディ電位固定を行う（実施の形態３に類似、但し、ｐ+領域５５によるボディ電位固定は行わない）。
タイプＤ：通常ゲート構造でボディフローティングにする。
タイプＥ：Ｈゲート電極構造でボディフローティングにする。
タイプＦ：Ｔゲート電極構造でボディフローティングにする。
これらタイプＡ〜タイプＦのＰＤＳＯＩ−ＭＯＳＦＥＴは完全分離領域によって素子分離された第２の素子形成領域に形成されるため、ラッチアップフリーという効果を奏する。
また、タイプＡ及びタイプＢにようにＨゲート電極構造及びＴゲート構造を採用したり、タイプＣのようにソース・タイ構造を採用することにより、ボディ電位を固定し基板浮遊効果を抑制することができる。
一方、部分分離領域によって素子分離された第１の素子形成領域に形成されるＰＤＳＯＩ−ＭＯＳＦＥＴの種別は、実施の形態５で述べたタイプ１〜タイプ７の種別となる。
なお、ＰＤＳＯＩ−ＭＯＳＦＥＴの閾値電圧について他の条件が同じ場合、以下のような関係が成立する。「完全分離フローティング構造（タイプＤ〜Ｆ）＜部分分離フローティング構造（タイプ５〜７）＜ボディ電位固定構造（タイプＡ，Ｂ、タイプ１〜タイプ４）。
なお、完全分離フローティング構造より部分分離フローティング構造の方が閾値が高くなるのは、部分分離フローティング構造の方が完全分離フローティング構造よりボディ領域が大きいために、基板浮遊効果をまねくキャリア（ＮＭＯＳでは正孔、ＰＭＯＳでは電子）を消滅させる効果があるためである。
実施の形態６は、部分分離・完全分離併用構造において、部分分離領域により素子分離された第１の素子形成領域に上記したタイプ１〜タイプ７のうち１つ以上のタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを形成するとともに、完全分離領域により素子分離された第２の素子形成領域に上記したタイプＡ〜タイプＦのうち１つ以上のタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを形成した半導体装置である。
このような構成の実施の形態６の半導体装置は、複数種のＰＤＳＯＩ−ＭＯＳＦＥＴを有することにより、それぞれの用途に適用したＰＤＳＯＩ−ＭＯＳＦＥＴを設けることができる。
さらに、複数種のＰＤＳＯＩ−ＭＯＳＦＥＴそれぞれにおいて、チャネル濃度、ＳＯＩ層４の膜厚、ゲート酸化膜５の膜厚，材質等をそれぞれ変更することにより、複数種のＰＤＳＯＩ−ＭＯＳＦＥＴそれぞれの閾値電圧を異なる値に設定することができる。
また、タイプ１〜タイプ４から２つ以上のタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを用い、それぞれの基板バイアス（ボディ電位固定電圧）を異なる値に設定することによっても、それぞれ閾値電圧の異なったＰＤＳＯＩ−ＭＯＳＦＥＴを得ることができる。
図２２は実施の形態６の半導体装置の平面構造を概念的に示した説明図である。同図に示すように、部分酸化膜３１による部分分離領域１３１（１３１Ａ〜１３１Ｇ）と完全酸化膜３２による完全分離領域１３２を混在して設けている。図２２の例では、部分分離領域１３１Ｂにタイプ１〜タイプ４のボディ電位固定タイプのＰＤＳＯＩ−ＭＯＳＦＥＴを設け、完全分離領域１３２にタイプＡ，タイプＢ、タイプＤ〜タイプＦのＰＤＳＯＩ−ＭＯＳＦＥＴを設け、部分分離領域１３１Ｄにタイプ５のボディフローティングタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを設け、部分分離領域１３１Ｅにタイプ６及びタイプ７のボディフローティングタイプのＰＤＳＯＩ−ＭＯＳＦＥＴを設けている。
（応用例１）
図２３は実施の形態６の半導体装置による応用例１を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１１〜Ｑ１３及びＮＭＯＳトランジスタＱ２１〜Ｑ２３Ｂによって３入力ＮＡＮＤゲート（半導体集積回路）を構成している。
ノードＮ１，接地レベル間にＮＭＯＳトランジスタＱ２１〜Ｑ２３がＱ２１〜Ｑ２３の順に直列に接続され、出力端子３３，ノードＮ１間にＰＭＯＳトランジスタＱ１１〜Ｑ１３が並列に接続される。そして、入力信号ＩＮ１がＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ２１のゲートに入力され、入力信号ＩＮ２がＰＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ２２のゲートに入力され、入力信号ＩＮ３がＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ２３のゲートに入力される。
このような構成において、ＮＭＯＳトランジスタＱ２１に完全分離フローティング構造（例えば、タイプＤ）を用い、ＮＭＯＳトランジスタＱ２２に部分分離フローティング構造でかつボディ領域及びボディ端子を有さないリンクドボディ（linkd-body）構造（タイプ５）を用い、ＮＭＯＳトランジスタＱ２３に部分分離ボディ電位固定構造（タイプ１〜タイプ４のいずれか）を用いる。
このように複数種のＰＤＳＯＩ−ＭＯＳＦＥＴをＮＭＯＳトランジスタＱ２１〜Ｑ２３に使い分けて、ＮＭＯＳトランジスタＱ２１〜Ｑ２３にかけて基板バイアス効果が大きくなるように配置する。
すなわち、基板バイアス効果の影響がＱ２１〜Ｑ２３の順で受けやすい状況にあるＮＭＯＳトランジスタＱ２１〜Ｑ２３として、Ｑ２１〜Ｑ２３の順で基板バイアス効果の影響を強い特性のＭＯＳトランジスタを用いることにより、基板バイアス効果による速度低下を効果的に抑制することができる。
（応用例２）
図２４は実施の形態６の半導体装置による応用例２を示す回路図である。同図に示すように、複数のインバータＩＶを直列に接続することによりインバータチェーン（あるいはリングオシレータ）を実現している。
各インバータＩＶはＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ２５により構成され、ＰＭＯＳトランジスタＱ１５のドレインはノードＮ２に共通に接続され、ノードＮ２はＰＭＯＳトランジスタＱ１４を介して電源電圧ＶDDに接続され、ＰＭＯＳトランジスタＱ１４のゲートに制御信号Ｓ１４が印加される。また、ＮＭＯＳトランジスタＱ２５のソースは共通に接地される。
なお、ＰＭＯＳトランジスタＱ１４がオフ状態のとき各インバータＩＶを非活性状態にし、ＰＭＯＳトランジスタＱ１４がオン状態のとき各インバータＩＶを活性状態にすることができる。
このような構成において、インバータＩＶを構成するＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ２５に完全分離フローティング構造（タイプＤ〜タイプＦ）あるいは部分分離リンクドボディ構造（タイプ５）を用いる。これらの構造はボディ電位固定構造より閾値電圧を低くすることができるため、インバータＩＶを高速に動作させることができる。
一方、インバータＩＶのスイッチング制御用ＰＭＯＳトランジスタＱ１４に部分分離ボディ電位固定構造（タイプ１〜タイプ４）を用いることにより、閾値電圧を高くすることができるため、電源オフ状態時の低消費電力化を図ることができる。
このように複数種のＰＤＳＯＩ−ＭＯＳＦＥＴをインバータＩＶを構成するＭＯＳトランジスタＱ１５及びＱ２５とＰＭＯＳトランジスタＱ１４とで使い分けて両者の閾値電圧を変えることにより、高速化・低消費電力化を図ることができる。
（補足）
図２５は、完全分離領域によって素子分離されるＦＤ(Fully-Depleted)ＳＯＩ−ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、見かけ上の構造は図１６で示した完全分離ボディフローティング構造と同様である。
ただし、ＦＤＳＯＩ−ＭＯＳＦＥＴは、ゲート電極７直下の空乏層９４が埋め込み酸化膜２まで到達する点がＰＤＳＯＩ−ＭＯＳＦＥＴを異なる。また、ＦＤＳＯＩ−ＭＯＳＦＥＴにおいては、ソース・ドレインのｎ-領域が埋め込み酸化膜２まで到達する構造でも良い。
なお、図２５で示したＦＤＳＯＩ−ＭＯＳＦＥＴは、完全分離構造のタイプＡ〜タイプＦのいずれの構造も実現可能であり、部分分離構造のタイプ１〜タイプ７のいずれの構造も実現可能である。
ＦＤＳＯＩ−ＭＯＳＦＥＴは、サブスレショルド係数が良い、すなわち、スイッチング速度が良いというメリットがある。しかし、ＳＯＩ層４の膜厚のバラツキで閾値がバラついてしまうデメリットもある。この点で、ＰＤＳＯＩ−ＭＯＳＦＥＴは、ゲート直下の空乏層が埋め込み酸化膜に接しないため、閾値電圧の制御性は良い。
実施の形態５あるいは実施の形態６で用いたトランジスタ種別に、図２５で示したＦＤＳＯＩ−ＭＯＳＦＥＴを加えて、用いるトランジスタ種別のさらなる多様化を図っても良い。
なお、実施の形態１〜実施の形態６では、主としてＮＭＯＳトランジスタの構造を示したが、ＰＭＯＳ・ＣＭＯＳにも応用できることは明らかである。
＜実施の形態７＞
（第１の態様）
図２６はこの発明の実施の形態７の第１の態様である半導体装置の抵抗素子を示す断面図であり、図２７は平面図である。図２７のＣ１−Ｃ１断面が図２６に相当する。
これらの図に示すように、部分酸化膜３１ａ及びその下方のｐウェル領域１１によって分離されてｐ+領域２１及び２２が設けられる。ｐ+領域２１及びｐ+領域２２は部分酸化膜３１ａ下のｐウェル領域１１を介して電気的に接続され、ｐ+領域２１上の抵抗端子２３とｐ+領域２２上の抵抗端子２４との間に抵抗素子Ｒ３を形成することができる。
すなわち、抵抗素子Ｒ３は、部分酸化膜３１ａ下のＳＯＩ層４であるｐウェル領域１１を用いて形成される。そして、部分酸化膜３１ａの膜厚（すなわち、部分酸化膜３１ａ下のｐウェル領域１１の膜厚）によって、抵抗素子Ｒ３の抵抗値を制御することができる。
そして、抵抗素子Ｒ３の外周を部分酸化膜３１ａと異なる部分酸化膜３１によって素子分離する。ｎウェル領域１２及び+ガードリング領域２０が形成される。ｎ+ガードリング領域２０はｎウェル領域１２に選択的に形成される領域である。ｎ+ガードリング領域２０及びｎウェル領域１２によって、抵抗素子Ｒ３が形成される抵抗素子形成領域を他の素子から分離することができる。
図２８は一般的な抵抗素子を示す断面図である。同図に示すように、ｐウェル領域１１の上層部に選択的にｐ+領域２１及び２２が設けられる。ｐ+領域２１及びｐ+領域２２はｐウェル領域１１を介して電気的に接続されることにより、ｐ+領域２１上の抵抗端子２３とｐ+領域２２上の抵抗端子２４との間に抵抗素子Ｒ３を形成することができる。なお、他の構成は第１の態様と同様である。
図２３で示した第１の態様は部分酸化膜３１下のｐウェル領域１１を利用して抵抗を形成するため、図２８で示した一般的な抵抗素子抵抗値を大きくすることが可能である。
（第２の態様）
図２９は実施の形態７の第２の態様である半導体装置の抵抗素子を示す断面図である。第２の態様は部分分離・完全分離併用構造を採用している。
同図に示すように、第１の態様と同様、ｐ+領域２１上の抵抗端子２３とｐ+領域２２上の抵抗端子２４との間にある、部分酸化膜３１下のｐウェル領域１１によって抵抗素子Ｒ３を形成することができる。
抵抗素子Ｒ３は完全酸化膜３２よって周囲と完全分離されるため、第１の態様のようにｎウェル領域１２及びｎ+ガードリング領域２０を設ける必要はない。
（第３の態様）
図３０は実施の形態７の第３の態様である半導体装置の抵抗素子形成領域を示す断面図である。
同図に示すように、部分酸化膜３１及びその下方のｐウェル領域１１である部分分離領域によって素子分離されてｐ+領域２１及び２２が設けられる。ｐ+領域２１及びｐ+領域２２は２つの部分酸化膜３１ａ下のｐウェル領域１１及び部分酸化膜３１が形成されないｐウェル領域１１ａを介して電気的に接続され、ｐ+領域２１上の抵抗端子２３とｐ+領域２２上の抵抗端子２４との間に抵抗素子Ｒ３４を形成することができる。他の構成は第１の態様と同様である。
第３の態様は部分酸化膜３１が上部に形成されないｐウェル領域１１ａによって抵抗素子Ｒ３４を形成するため、部分酸化膜３１の形成時におけるディッシング問題を抑制することができる。
以上示した実施の形態７は、抵抗値を決める不純物が、ソース・ドレイン領域形成時に分離酸化膜３１を通して注入されるため、第３の態様のように部分酸化膜３１が形成されない領域を設けることにより抵抗値のバラツキを抑制できる。
（応用例）
図３１は６トランジスタＣＭＯＳ構成のＳＲＡＭセルを示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ５からなるＣＭＯＳインバータとＮＭＯＳトランジスタＱ２及びＰＭＯＳトランジスタＱ６からなるＣＭＯＳインバータとをノードＮ１１，Ｎ１２間に交叉接続することによりラッチを構成している。
そして、ビット線ＢＬ１とノードＮ１１間にＮＭＯＳトランジスタＱ３が介挿され、ビット線ＢＬ２とノードＮ１２との間にＮＭＯＳトランジスタＱ４が介挿され、ＮＭＯＳトランジスタＱ３及びＱ４のゲートはワード線ＷＬに接続される。なお、ＮＭＯＳトランジスタＱ１，Ｑ２、ＰＭＯＳトランジスタＱ５，Ｑ６はドライバトランジスタと呼ばれ、ＮＭＯＳトランジスタＱ３，Ｑ４はアクセストランジスタと呼ばれる。
図３２は図３１で示したＳＲＡＭセルを実現するためのレイアウト構成を示す平面図である。同図に示すように、部分酸化膜３１により素子分離されて、活性領域６６〜６９が選択的に形成される。なお、活性領域６６，６９がｎ型不純物領域であり、活性領域６７，６８がｐ型不純物領域となる。
そして、図３２上において、活性領域６６上を横断してゲート電極７８が形成され、活性領域６６及び６７上を横断してゲート電極７９が形成され、活性領域６８及び６９上を横断してゲート電極８０が形成され、活性領域６９上を横断してゲート電極８１が形成される。
また、活性領域６６〜６９，ゲート電極７８〜８２はそれぞれ所定箇所にコンタクト７６が設けられ、このコンタクト７６を介して図示しないビット線ＢＬ，ワード線ＷＬ等の配線と電気的に接続される。また、活性領域６７はシェアードコンタクト７７を介してゲート電極８０と電気的に接続され、活性領域６８はシェアードコンタクト７７を介してゲート電極７９と電気的に接続される。
このように構成することにより、活性領域６６及びゲート電極７９によってＮＭＯＳトランジスタＱ１を構成し、活性領域６９及びゲート電極８０によってＮＭＯＳトランジスタＱ２を構成し、活性領域６６及びゲート電極７８によってＮＭＯＳトランジスタＱ３を構成し、活性領域６９及びゲート電極８１によってＮＭＯＳトランジスタＱ４を構成し、活性領域６７及びゲート電極７９によってＰＭＯＳトランジスタＱ５を構成し、活性領域６８及びゲート電極８０によってＰＭＯＳトランジスタＱ６を構成している。
図３３は高抵抗負荷型セル構成のＳＲＡＭセルを示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ１及び抵抗Ｒ１１からなるＮＭＯＳインバータとＮＭＯＳトランジスタＱ２及び抵抗Ｒ１２からなるＮＭＯＳインバータとをノードＮ１１，Ｎ１２間に交叉接続することによりラッチを構成している。他の構成は図３１で示したＳＲＡＭセルと同様である。
図３４は図３３で示したＳＲＡＭセルを実現するためのレイアウト構成を示す平面図である。同図に示すように、部分酸化膜３１により素子分離されて、活性領域６６，６９が選択的に形成される。なお、活性領域６６，６９がｎ型不純物領域である。
さらに、ｐ+領域２１ａ，２１ｂ，２２ａ，及び２２ｂが選択的に形成され、ｐ+領域２１ａ，２２ａ及び２１ｂ，２２ｂ間にそれぞれ実施の形態７の第２の態様で示した抵抗素子を形成する抵抗層形成ウェル領域８２ａ及び８２ｂがそれぞれ設けられる。なお、抵抗素子形成ウェル領域８２ａ及びｐ+領域２１ａ，２２ａ並びに抵抗素子形成ウェル領域８２ｂ及びｐ+領域２１ｂ，２２ｂは周囲に形成された完全酸化膜３２によって他の素子から完全分離される。
そして、図３４上において、活性領域６６上を横断してゲート電極７８が形成され、活性領域６６７上を横断してゲート電極７９が形成され、活性領域６９上を横断してゲート電極８０が形成され、活性領域６９上を横断してゲート電極８１が形成される。
また、活性領域６６，６９，ゲート電極７８〜８２はそれぞれ所定箇所にコンタクト７６が設けられ、このコンタクト７６を介して図示しないビット線ＢＬ，ワード線ＷＬ等の配線と電気的に接続される。また、ｐ+領域２２ａはシェアードコンタクト７７を介してゲート電極８０と電気的に接続され、ｐ+領域２２ｂはシェアードコンタクト７７を介してゲート電極７９と電気的に接続される。
このように構成することにより、活性領域６６及びゲート電極７９によってＮＭＯＳトランジスタＱ１を構成し、活性領域６９及びゲート電極８０によってＮＭＯＳトランジスタＱ２を構成し、活性領域６６及びゲート電極７８によってＮＭＯＳトランジスタＱ３を構成し、活性領域６９及びゲート電極８１によってＮＭＯＳトランジスタＱ４を構成し、ｐ+領域２１ａ，２２ａ及び抵抗素子形成ウェル領域８２ａによって負荷抵抗（ＬＯＡＤ素子）となる抵抗Ｒ１１を構成し、ｐ+領域２１ｂ，２２ｂ及び抵抗素子形成ウェル領域８２ｂによって負荷抵抗となる抵抗Ｒ１２を構成している。
図３２と図３４とを比較すると、抵抗素子形成ウェル領域８２ａ，８２ｂの形成面積を活性領域６７，６８の形成面積より狭くすることにより、ＳＲＡＭセル面積を小さくすることができる。
＜実施の形態８＞
図３５は一般的なＨゲート電極を示す平面図である。図３５に示すように、Ｈゲート電極７１は左右の“Ｉ”によって、ソース領域５０及びドレイン領域６０にゲート幅Ｗ方向に隣接して形成されるボディー領域１６とドレイン領域６０及びソース領域５０とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。
このような構成では、ボディ領域１６に注入するｐ+注入マスク開口部１５がＨゲート電極７１の端部にかかっていた。したがって、Ｈゲート電極７１の端部では、ｎ型の不純物とともにｐ型の不純物も注入されることになり、Ｈゲート電極７１下のゲート酸化膜に対する不純物注入時のダメージが大きくなる問題があった。また、プロセス温度によっては、ｐ型不純物として注入されたＢ，ＢＦ２等のがactive領域に形成されるゲート電極領域まで拡散し、閾値電圧のバラツキを引き起こす問題があった。
図３６はこの発明の実施の形態８である半導体装置の平面構造を示す平面図である。図３７は図３６のＤ１−Ｄ１断面を示す断面図である。
これらの図に示すように、Ｈゲート電極７１は左右の“Ｉ”に隣接した領域にｐ-ボディー領域１７ｂを設け、ｐ-ボディー領域１７ｂに隣接してｐ+ボディー領域１７ａを設けることにより、ボディー領域１７を形成している。
このように、ｐ+ボディー領域１７ａをＨゲート電極７１から距離ｒ１を離れて設けることにより、ｐ+注入マスク開口部１６をＨゲート電極７１の端部に確実にかからないよう設けることができる。
したがって、図３５で示した構造に比べ、Ｈゲート電極７１下のゲート酸化膜に対する不純物注入時のダメージを大幅に軽減することができるため、ゲート酸化膜信頼性が向上し、閾値電圧のバラツキを効果的に抑制することができる。
加えて、ｐ+ボディー領域１７ａとＨゲート電極７１との間に距離ｒ１が設けられているため、ｐ+ボディー領域１７ａ形成用のｐ型不純物として注入されたＢ，ＢＦ２等がゲート電極領域まで拡散し、閾値電圧のバラツキを引き起こすこともない。
すなわち、図３６の構成では、Ｈゲート電極７１の端部にｐ型の不純物が注入されるのはせいぜいポケット領域形成時程度となるため、Ｈゲート電極７１の端部におけるｐ型の不純物濃度を５×１０18cm-3以下に抑えることができ、閾値電圧のバラツキを抑制することができる。
また、図３７に示すように、Ｈゲート電極７１下のＳＯＩ層４とｐ+ボディー領域１７ａとの間に不純物濃度が低いｐ-ボディー領域１７ｂが設けられることになり、ボディー抵抗の抵抗値が上昇することが懸念される。
しかしながら、ｐ-ボディー領域１７ｂ上にシリサイドを設ける等によりによりその問題は比較的容易に解決できる。なお、実施の形態８はＨゲート電極構造だけでなく、そのままＴゲート電極構造にも応用できることは明らかである。
また、分離技術に関して、完全分離、部分分離、部分分離・完全分離併用を用いて作られた、Ｈゲート電極・Ｔゲート電極構造に用いられる。この構造は、ＰＭＯＳ・ＣＭＯＳにも応用できることは明らかである。
なお、実施の形態１〜実施の形態８は、単結晶Ｓｉ上に作られたＳＯＩトランジスタに関して述べたが、多結晶Ｓｉ上に作られたポリシリコンＴＦＴ（Thin Film Transistor）にも応用できることはもちろんである。
＜部分分離フロー＞
部分分離、部分分離・完全分離併用フロー例を以下に示す。
図３８〜図５２は部分分離領域より素子分離された第１の領域に素子を形成する部分分離フローを示す断面図である。以下、これらの図を参照して部分分離フローを説明する。
まず、図３８に示すように、初期ウェーハであるＳＯＩ基板を準備する。ＳＯＩ基板は半導体基板１、埋め込み酸化膜２及びＳＯＩ層４の積層構造で形成され、典型的には、ＳＯＩ層４の膜厚は、３０〜４００ｎｍ、埋め込み酸化膜２の膜厚は１００〜５００ｎｍである。パワーデバイス用途では、ＳＯＩ層４の膜厚が数μｍ〜数十μｍとなる。
次に、図３９に示すように、ＳＯＩ層４の表面に酸化膜３５を形成する。酸化膜３５として熱酸化膜・ＴＥＯＳ酸化膜などを用いる。酸化膜３５の膜厚は、約５〜４０ｎｍである。次に、窒化膜３６を酸化膜３５上に堆積させる。窒化膜３６の膜厚は、５０〜３００ｎｍである。窒化膜３６は、ＬＰＣＶＤ(Low Pressure Chemical Vapor deposition)やプラズマ窒化膜ＣＶＤで堆積することができる。
次に、窒化膜３６に対するリソグラフィーを行う。すなわち、窒化膜３６上に形成されたレジストをマスクとして用い、ＲＩＥ(Reactive Ion Etching)またはＥＣＲ(Electron Cyclotron Resonance)装置で窒化膜３６をパターニングする、次にレジストをアッシング及び硫酸過水でレジスト除去する。
そして、図４０に示すように、パターニングされた窒化膜３６をマスクとしてＲＩＥ装置またはＥＣＲ装置を用いて、酸化膜３５及びＳＯＩ層４に対してエッチングを行い、トレンチ３７を選択的に形成する。この際、ＳＯＩ層４の一部が残存するようにトレンチ３７を形成する。
次に、図４１に示すように、全面に酸化膜３８を堆積させる。酸化膜３８は、プラズマＴＥＯＳ装置，ＨＤＰ(High Density Plasma)装置等を用いて堆積させることができる。酸化膜３８の厚は、約１００〜５００ｎｍである。次に、ＣＭＰ(Chemical Mechanical Polishing)装置を用い、表面を平坦化させる。その家か、トレンチ３７に酸化膜３８が埋め込まれた状態にすることができる。
この後、１０００℃〜１１００℃の熱処理を行い、堆積された酸化膜３８の膜質を向上させる。また、酸化膜３８を堆積する前の図４０で示す段階で、トレンチ３７の内壁を９００℃〜１０００℃の高温熱酸化を行って、トレンチの上部及び底部のＳＯＩ層４の角部を丸めることは、ストレスが緩和するので効果的である。
次に、図４２に示すように、酸化膜をＲＩＥ、ＥＣＲまたはウェットエッチングを用いてエッチバックした後、次にホットリン酸を用い、窒化膜３６を除去することにより、部分酸化膜３１を完成させる。この部分酸化膜３１と部分酸化膜３１下のＳＯＩ層４とによって分離された領域が素子形成領域となる。このとき、ＳＯＩ層４（active）上に残っている酸化膜３５を完全に除去し、再度、熱酸化膜又は酸化膜を堆積させてもよい。
そして、図４３に示すように、リソグラフィー処理でパターニングされたレジスト３９をマスクとしてＢ（ボロン）イオン４０を注入してｐウェル領域１１を形成する。
続いて、図４４に示すように、リソグラフィー処理でパターニングされえたレジスト４１をマスクとしてＰ（リン）イオン４２を注入してｎウェル領域１２を形成する。
ｎウェル領域１２の形成には、Ｐ以外にも，Ａｓ，Ｓｂなどの不純物を用い、ｐウェル領域１１の形成に、Ｂ以外にも，ＢＦ２，Ｉｎなどを用いてもより。ｐウェル領域１１及びｎウェル領域１２ともに、不純物濃度が１×１０15〜１×１０19cm-2になるようにする。
そして、図４５に示すように、ＳＯＩ層４の表面上に形成される酸化膜３５をウェットエッチングにより除去した後に、ゲート酸化膜用の酸化膜５６を形成する。酸化膜５６としては、通常の熱酸化膜・窒化酸化膜以外に、Ａｌ2Ｏ3等の金属酸化膜、Ｔａ2Ｏ5・ＢＳＴなどの高誘電体酸化膜などを用いても良い。
次に、ＬＰＣＶＤ装置を用い、ポリシリコン層を約１００〜４００ｎｍ堆積させる。ポリシリコン層として、Ｐ・Ｂなどの不純物をドープしたポリシリコン層を用いても良い。またさらに、このゲート電極の材料であるポリシリコン層の代わりに、Ｗ・Ｔａ・Ａｌなどの金属電極を用いてもよい。
次に、リソグラフィーを行った後、このポリシリコン層をＲＩＥまたはＥＣＲなどの異方性エッチング装置を用い加工してゲート電極７を形成する。この時、ポリシリコン層の上に酸化膜または窒化膜／酸化膜の絶縁膜を堆積させ、リソグラフィー後、その絶縁膜をマスクにして、ポリシリコン層を加工してもよい。図４５ではゲート電極７を代表的に示したが、Ｈゲート電極７１、Ｔゲート電極７２、特殊Ｈゲート電極７３等の構造のゲート電極を形成しても良く、素子形成領域ごとにデート電極構造を変更しても良い。
次に、図４６に示すように、リソグラフィー処理によりパターニングされたレジスト４３及びゲート電極７をマスクとしてｐ型の不純物を注入してポケット領域１１ａを形成する。ポケット領域１１ａは微細化に伴う短チャネル効果を抑制する働きがある。短チャネル効果は、ソース・ドレインの接合深さ・ゲート酸化膜などの条件にも影響される。従ってその条件などを最適化し、短チャネル効果を抑制すれば、このポケット領域の形成工程を省くことも可能である。
ポケット領域形成の際のｐ型不純物としては、約１×１０12〜１×１０14cm-2で、ＢまたはＢＦ２またはＩｎを注入してポケット領域１１ａを形成する。
さらに、ポケット領域形成後、レジスト４３及びゲート電極７をマスクとしてｎ型不純物を注入してｎエクステンション領域４４を形成する。ｎ型不純物として、約１×１０13〜１×１０15cm-2で、Ａｓ、ＰまたはＳｂを用いれば良い。
次に、図４７に示すように、リソグラフィー処理によりパターニングされたレジスト４５及びゲート電極７をマスクとしてｎ型の不純物を注入してポケット領域１２ａを形成する。
ポケット領域形成の際のｎ型不純物としては、約１×１０12〜１×１０14cm-2で、Ａｓ、Ｐ又はＳｂを用いて、ポケット領域１２ａを形成する。
さらに、ポケット領域形成後、レジスト４５及びゲート電極７をマスクとしてｐ型不純物を注入してｎエクステンション領域４６を形成する。ｐ型不純物として、約１×１０13〜１×１０15cm-2で、Ｂ、ＢＦ２またはＩｎを用いれば良い。
なお、図４６及び図４７において、ポケット領域１１ａ及びｐエクステンション領域４６は便宜上共に「ｐ-」で図示しているが実際にはｐエクステンション領域４６の方が不純物濃度が高い。同様に、ポケット領域１２ａ及びｎエクステンション領域４４は便宜上共に「ｎ-」で図示しているが実際にはｎエクステンション領域４４の方が不純物濃度が高い。
これから説明する図４８以降の図においては、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのうち、ＮＭＯＳトランジスタを代表させて説明を行う。なお、ＰＭＯＳトランジスタにおいても導電型がＮＭＯＳトランジスタの反対の関係になる点を除き、ＮＭＯＳトランジスタと同様にして形成される。
次に、図４８に示すように、ゲート電極７の側面にサイドウォール膜を堆積させる。このサイドウォール膜として、ＴＥＯＳ膜、プラスマ酸化膜を用いる。また、ＬＰＣＶＤやプラズマＣＶＤで形成したＳｉ3Ｎ4や、Ｓｉ3Ｎ4／ＳｉＯ2の二層構造の絶縁膜を用いてもよい。堆積後、エッチバックを行い、サイドウォール６を形成する。
次に、リソグラフィーを行い、ＮＭＯＳ形成領域にｎ型の不純物を注入してソース領域５２及びドレイン領域６２を形成する。ｎ型の不純物として、Ａｓ、Ｐ、Ｓｂなどを１×１０14〜１×１０16cm-2で注入する。ソース領域５２，ドレイン領域６２の形成時にＰＭＯＳのｎ型のボディ領域を併せて形成しても良い。
なお、図４８では図示しないが、ＰＭＯＳのソース・ドレイン領域は、Ｂ、ＢＦ２、Ｉｎなどのｐ型不純物を１×１０14〜１×１０16cm-2で注入することにより形成できる。この際、ＮＭＯＳのｐ型のボディ領域を併せて形成しても良い。次にソース・ドレイン領域を活性化するためのアニール処理（８００〜１１５０℃）を行う。
次に、図４９に示すように、シリサイドを行う部分（ソース領域５２，ドレイン領域６２上やゲート電極７上やボディ領域（図示せず）上など）の酸化膜５６を除去する。したがって、ゲート電極７及びサイドウォール６ａ下の酸化膜５６のみが残存し、ゲート電極７下の酸化膜５６がゲート酸化膜５となり、サイドウォール６ａ下の酸化膜５６とサイドウォール６ａとがサイドウォール６となる。そして、ソース領域５２、ドレイン領域６２及びゲート電極７の表面にシリサイド領域４７、４８及び４９を形成する。
この際、タイプ１〜タイプ７のＰＤＳＯＩ−ＭＯＳＦＥＴのうち、２以上のＰＤＳＯＩ−ＭＯＳＦＥＴを部分分離領域により素子分離された２以上の素子形成領域にそれぞれ形成することにより実施の形態５の半導体装置を得ることができる。
図４９では、ソース・ドレイン及びゲート上にもシリサイドを行うサリサイドプロセスを描いている。ゲートのみをシリサイドするポリサイドプロセスや、用途(ＥＳＤ:Electro-Static Dischargeなど)によっては、ソース・ドレイン及びゲートともシリサイドプロテクション酸化膜を形成し、完全にシリサイドを行わない場合もある。シリサイドとしては、ＴｉＳｉ2・ＣｏＳｉ2・ＮｉＳｉ2・ＷＳｉ2・ＴａＳｉ2・ＭｏＳｉ2・ＨｆＳｉ2・Ｐｄ2Ｓｉ・ＰｔＳｉ・ＺｒＳｉ2などが用いられる。
次に、図５０に示すように、全面に酸化膜からなる層間絶縁膜８５を約１μｍ堆積させる。次に層間絶縁膜８５を平坦化させるためにＣＭＰを行う。その後、コンタクト形成用のリソグラフィーを行い、エッチング処理によってシリサイド領域４７，４８上にコンタクトホール８４を形成する。
次に、図５１に示すように、全面にＷ（タングステン）を堆積させる。Ｗの変わりに、Ａｌ，ＴｉＮ，Ｄ-ポリシリコン層を堆積させてもよい。また、成膜方法としては、Ｗについては、ブランケットＣＶＤ法と選択ＣＶＤ法がある。Ａｌに関しては、高温スパッタ法とリフロースパッタ法が、ＴｉＮやＤ-ポリシリコン層にはＬＰＣＶＤ法がある。Ｗと下地絶縁膜との密着性向上のため、Ｔｉ、ＴｉＮ、ＴｉＷをＷを堆積させる前に、形成しても良い。ここでは、ブランケットＣＶＤ法の場合についてのＷについて説明する。Ｗ堆積後、エッチバックにより完全平坦化する。
次に、図５２に示すように、１層目メタルとなるアルミ配線層８８を堆積させる。勿論、アルミ配線層８８の材料として、ＡｌＣｕＳｉやＣｕやＤ-ポリシリコン層を用いても良い。リソグラフィー後、アルミ配線層８８を加工する。
次に、アルミ配線層８８を含む全面に層間絶縁膜８７を堆積し、凹凸段差をなくすために、ＣＭＰ技術などを用い、平坦化する。
次に、図５３に示すように、２層目メタルとなる金属配線との接続孔（ビアホール）を開孔して、コンタクト同様にタングステン層８９の埋め込みを行った後、１層目メタルと同様にして２層目メタルとなるアルミ配線層９７を形成した後、全面に層間絶縁膜９６を体積して、層間絶縁膜８７と同様に平坦かする。
以降、３層目メタル以上の金属配線が必要なデバイスの場合には、図５２あるいは図５３で示した工程をくり返した後、チップ保護膜（パシベーション膜）を堆積し、ボンディングワイヤー接続用の窓（パッド）を開孔してすべての工程が終了する。
このＣＭＯＳ工程は、ｎ+ゲート、ｐ+ゲートを用いたDual gateプロセスについて説明したが、勿論、Singleゲートプロセスや、金属ゲート（Ｗ、Ｔａなど）プロセスを用いても良い。
＜部分分離・完全分離併用フロー＞
図５４〜図５７は部分分離・完全分離併用の半導体装置の製造方法における完全分離領域形成工程を示す断面図である。以下、これらの図を参照して、部分分離・完全分離併用フローを説明する。
まず、図３８〜図４０で示した部分分離フローを実行後、図５４に示すように、リソグラフィー処理にパターニングされたレジスト９８をマスクとして、トレンチ３７に対するトレンチエッチを追加実行し、完全分離する部分は、ＳＯＩ層４を貫通するようにエッチングして埋め込み酸化膜２に到達するトレンチ５７を形成する。
次に、図５５に示すように、レジスト９８を剥離後、全面に酸化膜９９を堆積させる。この酸化膜９９は、プラズマＴＥＯＳ、ＨＤＰ装置等を用い堆積させる。酸化膜９９の膜厚は、約１００〜５００ｎｍである。部分分離用のトレンチ３７と完全分離用のトレンチ５７との深さにｔ１の相違が存在するため、図中のｔ１の分、トレンチ３７上とトレンチ５７上との間に酸化膜９９の形成高さにｔ１を反映した段差ｔ２が生じてしまう。
その後、図５６に示すように、ＣＭＰ装置を用いて表面を平坦化させ、トレンチ３７に酸化膜９９が埋め込まれ、トレンチ５７に酸化膜１００が埋め込まれた状態にする。しかしながら、部分分離領域と完全分離領域とにおいて、酸化膜９９に上述した段差ｔ２高さが生じていたため、完全分離部分（酸化膜１００）はディッシングが生じる。この後、１０００℃〜１１００℃の熱処理を行い、堆積膜の膜質を向上させる。また、酸化膜を堆積する前に、トレンチ内壁を９００℃〜１０００℃の高温熱酸化を行って、トレンチの上部や低部のＳＯＩ層４の角部を丸めることは、ストレスが緩和するので効果的である。
次に、図５７に示すように、酸化膜９９及び１００をＲＩＥまたはＥＣＲまたはウェットエッチングを用い、エッチバックする。次にホットリン酸を用い、酸化膜３５を除去する。その結果、部分酸化膜３１と完全酸化膜３２とがそれぞれ完成する。その結果、部分酸化膜３１によって周囲から素子分離される第１の素子形成領域と完全酸化膜３２によって周囲から素子分離される第２の素子形成領域とが形成される。このとき、ＳＯＩ層４の表面（active）上に残っている酸化膜３５を、完全に除去し、再度、熱酸化又は酸化膜を堆積させてもよい。
図５８ゲート電極７用のポリシリコン層７０の形成時の部分分離領域周辺領域を示す断面図である。同図に示すように、ポリシリコン層７０を膜厚ｔ０で形成した場合、部分酸化膜３１と酸化膜５６との間に生じる比較的大きな段差を反映して部分酸化膜３１のエッジ近傍領域上の膜厚はｔ１１（＞ｔ０）となる。
図５９はゲート電極７用のポリシリコン層７０の形成時の完全分離領域周辺領域を示す断面図である。同図に示すように、ポリシリコン層７０を膜厚ｔ０で形成した場合、完全酸化膜３２と酸化膜５６との間に生じる比較的小さな段差を反映して完全酸化膜３２のエッジ近傍領域上の膜厚はｔ１２（＞ｔ０）となる。
このように、部分分離用の部分酸化膜３１と完全分離用の完全酸化膜３２とにおいて、それぞれのエッジ形状である分離エッジ形状が異なることに起因して、部分酸化膜３１と酸化膜５６との間に生じる段差が完全酸化膜３２と酸化膜５６との間に生じる段差より大きくなるため、ｔ１１＞ｔ１２が成立する。
したがって、図４５で示すようなゲート電極７を得るべく、ポリシリコン層７０に対してエッチング処理を行う際、ポリシリコン層７０における最大の膜厚ｔ１１部分が確実に除去できるように、エッチング時間等のエッチングパラメータを決定して行うことになる。
このため、膜厚ｔ１２の部分は、（ｔ１１−ｔ１２）相当分オーバーエッチングされ、エッチングダメージ（プラズマダメージ）が大きくなる。その結果、完全酸化膜３２のエッジ近傍領域におけるゲート酸化膜となる酸化膜５６の信頼性の劣化が懸念される。
この問題は、Ｈゲート電極では、通常ゲートより多くの分離エッジ部分を“Ｉ”の部分で覆うため、分離エッジ部分のゲート酸化膜信頼性劣化を抑制することができる。
すなわち、Ｈゲート電極の形成によって、ダメージがうけやすい分離エッジ部分が実効的に小さくなる。また、分離エッジ形状が低くなった完全分離の部分に作られたトランジスタは、ゲート酸化膜が薄くなって閾値電圧が低下することで引き起こされる局所的な寄生ＭＯＳによるリーク電流の増加の問題が懸念される。この問題も本発明のＨゲート電極により抑制できる。
その後の工程は、部分分離フローの図４２〜図５４で示した工程と同様にして、部分分離領域よって素子分離された第１の素子形成領域上に例えばタイプ１〜タイプ７のうちいずれかのＰＤＳＯＩ−ＭＯＳＦＥＴを形成し、完全分離領域によって素子分離された第２の素子分離領域上にタイプＡ〜タイプＦのうちいずれかのＰＤＳＯＩ−ＭＯＳＦＥＴを形成すれば実施の形態６の半導体装置が完成する。
従来のＰＤＳＯＩ−ＭＯＳＦＥＴの一例を示す断面図である。 従来のＰＤＳＯＩ−ＭＯＳＦＥＴの一例を示す平面図である。 この発明の実施の形態１（第１の態様）である半導体装置の平面構造を示す平面図である。 図３のＡ２−Ａ２断面を示す断面図である。 図３のＢ１−Ｂ１断面を示す断面図である。 実施の形態１の第２の態様を示す断面図である。 実施の形態１の第３の態様を示す断面図である。 実施の形態１の第４の態様を示す断面図である。 この発明の実施の形態２である半導体装置の平面構造を示す平面図である。 この発明の実施の形態３である半導体装置の平面構造を示す平面図である。 図１０のＡ４−Ａ４断面を示す断面図である。 図１１のＡ５−Ａ５断面を示す断面図である。 この発明の実施の形態４の第１の態様である半導体装置の平面構造を示す平面図である。 この発明の実施の形態４の第１２態様である半導体装置の平面構造を示す平面図である。 この発明の実施の形態４の第３の態様である半導体装置の平面構造を示す平面図である。 ＰＤＳＯＩ−ＭＯＳＦＥＴのタイプ５（その１）の平面構造を示す平面図である。 ＰＤＳＯＩ−ＭＯＳＦＥＴのタイプ５（その２）の平面構造を示す平面図である。 タイプＡのＰＤＳＯＩ−ＭＯＳＦＥＴの断面構造を示す断面図である。 タイプＡのＰＤＳＯＩ−ＭＯＳＦＥＴの平面構造を示す平面図である。 タイプＢのＰＤＳＯＩ−ＭＯＳＦＥＴの平面構造を示す平面図である。 タイプＤのＰＤＳＯＩ−ＭＯＳＦＥＴの平面構造を示す平面図である。 実施の形態６の半導体装置の平面構造を概念的に示した説明図である。 実施の形態６の半導体装置による応用例１を示す回路図である。 実施の形態６の半導体装置による応用例２１を示す回路図である。 完全分離されたＦＤＳＯＩ−ＭＯＳＦＥＴの構造を示す断面図である。 この発明の実施の形態７の第１の態様である半導体装置の抵抗素子形成領域を示す断面図である。 実施の形態７の第１の態様を示す平面図である。 一般的な抵抗素子形成領域を示す断面図である。 実施の形態７の第２の態様である半導体装置の抵抗素子形成領域を示す断面図である。 実施の形態７の第３の態様である半導体装置の抵抗素子形成領域を示す断面図である。 ６トランジスタＣＭＯＳ構成のＳＲＡＭセルを示す回路図である。 図３１で示したＳＲＡＭセルを実現するためのレイアウト構成を示す平面図である。 高抵抗負荷型セル構成のＳＲＡＭセルを示す回路図である。 図３３で示したＳＲＡＭセルを実現するためのレイアウト構成を示す平面図である。 一般的なＨゲート電極を示す平面図である。 この発明の実施の形態８である半導体装置の平面構造を示す平面図である。 図３６のＤ１−Ｄ１断面を示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 部分分離フローを示す断面図である。 完全分離フローを示す断面図である。 完全分離フローを示す断面図である。 完全分離フローを示す断面図である。 完全分離フローを示す断面図である。 完全分離フローを示す断面図である。 ゲート電極用のポリシリコン層の形成時の部分分離領域周辺領域を示す断面図である。 ゲート電極用のポリシリコン層の形成時の完全分離領域周辺領域を示す断面図である。
符号の説明
２ 埋め込み酸化膜、４ ＳＯＩ層、５ ゲート酸化膜、６ サイドウォール、７ ゲート電極、１０，１３ ボディ領域、１１ ｐウェル領域、１７ａ ｐ+ボディ領域、１７ｂ ｐ-ボディ領域、２１，２２，５５ ｐ+領域、３１ 部分酸化膜、５１〜５４ ソース領域、６１〜６３ ドレイン領域、７１ Ｈゲート電極、７２ Ｔゲート電極、７３ 特殊Ｈゲート電極、１３１Ａ〜１３１Ｇ 部分分離領域、１３２ 完全分離領域、Ｒ３，Ｒ３４ 抵抗素子。

Claims (12)

  1. 半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
    前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、
    前記ＳＯＩ層に設けられた、部分分離領域とを備え、前記部分分離領域は前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、
    前記ＭＯＳトランジスタは、
    各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソース及びドレイン領域と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極主要部を有するゲート電極と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域主要部と、
    前記部分絶縁膜下半導体領域を介して前記ボディ領域主要部に接続された第２導電型の第１ボディ電位設定領域と、
    前記ソース領域に挟まれて配置され、前記ボディ領域主要部に接続された第２導電型の第２ボディ電位設定領域とを備える、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第２ボディ電位設定領域は、前記ソース領域を取り囲む前記部分絶縁膜に隣接している、
    半導体装置。
  3. 請求項１あるいは請求項２記載の半導体装置であって、
    前記ソース領域と前記第２ボディ電位設定領域上に連続的に形成されたシリサイド層を有する、
    半導体装置。
  4. 請求項１あるいは請求項２記載の半導体装置であって、
    前記ソース領域と前記第２ボディ電位設定領域に共通の電位を供給するメタル層を有する、
    半導体装置。
  5. 請求項１あるいは請求項２記載の半導体装置であって、
    前記ソース領域および前記ドレイン領域が前記埋め込み絶縁膜に接している構造を有する、
    半導体装置。
  6. 請求項１あるいは請求項２記載の半導体装置であって、
    前記ソース領域および前記ドレイン領域から延びる空乏層が直接前記埋め込み絶縁膜に接している構造を有する、
    半導体装置。
  7. 半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
    前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、
    前記ＳＯＩ層に設けられた、部分分離領域とを備え、前記部分分離領域は前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、
    前記ＭＯＳトランジスタは、
    各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソース及びドレイン領域と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極主要部と、前記ゲート電極主要部の端部から前記ＭＯＳトランジスタのゲート長方向に伸びるゲート電極延設部とを有するゲート電極と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域主要部と、
    前記部分絶縁膜下半導体領域を介して前記ボディ領域主要部に接続された第２導電型の第１ボディ電位設定領域と、
    前記ゲート電極延設部を挟んで、前記ボディ領域主要部と反対側に位置する第２導電型の第２ボディ電位設定領域と、
    前記ゲート電極延設部の下に位置し、前記ボディ主要部と前記第２ボディ電位設定領域とを接続する第２導電型の第１半導体領域とを備える、
    半導体装置。
  8. 半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
    前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、
    前記ＳＯＩ層に設けられた、部分分離領域とを備え、前記部分分離領域は前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、
    前記ＭＯＳトランジスタは、
    各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソース及びドレイン領域と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極主要部と、前記ゲート電極主要部の一端から前記ＭＯＳトランジスタのゲート長方向に伸びる第１ゲート電極延設部と、前記ゲート電極主要部の他端から前記ＭＯＳトランジスタのゲート長方向に伸びる第２ゲート電極延設部とを有するゲート電極と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域主要部と、
    前記第１ゲート電極延設部を挟んで、前記ボディ領域主要部と反対側に位置する第２導電型の第１ボディ電位設定領域と、
    前記第２ゲート電極延設部を挟んで、前記ボディ領域主要部と反対側に位置する第２導電型の第２ボディ電位設定領域と、
    前記ソース領域に挟まれて配設され、前記ボディ主要部に接続された第２導電型の第３ボディ電位設定領域と、
    前記第１ゲート電極延設部の下に位置し、前記ボディ主要部と前記第１ボディ電位設定領域とを接続する第２導電型の第１半導体領域と、
    前記第２ゲート電極延設部の下に位置し、前記ボディ主要部と前記第２ボディ電位設定領域とを接続する第２導電型の第２半導体領域とを備える、
    半導体装置。
  9. 請求項８記載の半導体装置であって、
    前記第３のボディ電位設定領域は、前記ソース領域を取り囲む前記部分絶縁膜に隣接している、
    半導体装置。
  10. 半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
    前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、
    前記ＳＯＩ層に設けられた、部分分離領域とを備え、前記部分分離領域は前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、
    前記ＭＯＳトランジスタは、
    各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソース及びドレイン領域と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極主要部と、前記ゲート電極主要部の端部から前記ＭＯＳトランジスタのゲート長方向に伸びるゲート電極延設部を有するゲート電極とを有するゲート電極と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域主要部と、
    前記部分絶縁膜下半導体領域を介して前記ボディ領域主要部に接続された第２導電型の第１ボディ電位設定領域と、
    前記ゲート電極延設部を挟んで、前記ボディ領域主要部と反対側に位置する第２導電型の第２ボディ電位設定領域と、
    前記ソース領域に挟まれて配設され、前記ボディ主要部に接続された第２導電型の第３ボディ電位設定領域と、
    前記ゲート電極延設部の下に位置し、前記ボディ主要部と前記第２ボディ電位設定領域とを接続する第２導電型の第１半導体領域とを備える、
    半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記第３のボディ電位設定領域は、前記ソース領域を取り囲む前記部分絶縁膜に隣接している、
    半導体装置。
  12. 半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
    前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、
    前記ＳＯＩ層に設けられた、部分分離領域とを備え、前記部分分離領域は前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、
    前記ＭＯＳトランジスタは、
    各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソース及びドレイン領域と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極主要部と、前記ゲート電極主要部の一端から前記ＭＯＳトランジスタのゲート長方向に伸びる第１ゲート電極延設部と、前記ゲート電極主要部の他端から前記ＭＯＳトランジスタのゲート長方向に伸びる第２ゲート電極延設部と、前記第１ゲート電極延設部と前記第２ゲート電極延設部の間の前記ゲート電極主要部からソース領域方向に延びて形成される前記第１ゲート電極延設部側の第３ゲート電極延設部と前記第２ゲート電極延設部側の第４ゲート電極延設部を有するゲート電極と、
    前記ソース及びドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域主要部と、
    前記第１ゲート電極延設部を挟んで、前記ボディ領域主要部と反対側に位置する第２導電型の第１ボディ電位設定領域と、
    前記第２ゲート電極延設部を挟んで、前記ボディ領域主要部と反対側に位置する第２導電型の第２ボディ電位設定領域と、
    前記第３ゲート電極延設部と第４ゲート電極延設部に挟まれて配設され、前記ボディ主要部に接続された第２導電型の第３ボディ電位設定領域と、
    前記第１ゲート電極延設部の下に位置し、前記ボディ主要部と前記第１ボディ電位設定領域とを接続する第２導電型の第１半導体領域と、
    前記第２ゲート電極延設部の下に位置し、前記ボディ主要部と前記第２ボディ電位設定領域とを接続する第２導電型の第２半導体領域とを備える、
    半導体装置。
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