KR20050071956A - 반도체 메모리 소자 및 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 18
- 230000005641 tunneling Effects 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910004143 HfON Inorganic materials 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 229910004158 TaO Inorganic materials 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 18
- 239000002019 doping agent Substances 0.000 description 9
- 238000013500 data storage Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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Abstract
본 발명은 반도체 메모리 소자의 구조 및 그 제조 방법에 관한 것이다. 반도체 기판 상에 형성된 게이트 적층물; 상기 게이트 적층물 하부의 상기 SOI 기판에 도전성 불순물이 주입되어 형성되며, 채널 영역을 사이에 두고 소정 간격 이격된 제 1 및 제 2 불순물 영역; 및 상기 제 1 또는 제 2 불순물 영역의 측부의 SOI 기판에 형성된 컨택층;을 포함하는 반도체 메모리 소자 및 그 제조 방법을 제공함으로써, 안정하며 보다 향상된 속도를 지닌 반도체 메모리 소자를 구현할 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 메모리 소자의 동작 스피드를 향상시키기 위해 구조를 개선한 반도체 메모리 소자의 구조 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수를 나타내는 집적도에 의해 좌우된다. 일반적으로 반도체 메모리 장치는 회로적으로 연결된 수많은 메모리 셀들을 포함한다. 예를 들어, 일반적으로 DRAM의 경우 메모리 셀 하나는 한 개의 트렌지스터와 한 개의 캐패시터로 구성된다.
낮은 소비 전력을 지니며 고속으로 작동하는 고밀도 집적회로에 대한 연구가 진행됨에 따라 차세대 반도체 소자로 SOI(silicon on insulator) 기판을 이용한 기술들이 개발되고 있다. 이는 상대적으로 간단한 공정으로 제작할 수 있으며, 단위 소자의 아이솔레이션 측면에서의 장점으로 NMOS와 CMOS의 분리 간격을 작게 할 수 있어 고밀도가 가능하기 때문이다. 따라서, 100nm 이하의 메모리 소자 형성에 많이 이용되고 있다. 소노스(SONOS) 메모리 소자도 새롭게 등장한 메모리 소자의 하나이다. 이와 같은 SOI 기판 상에 형성된 종래 기술에 의한 소노스 메모리 소자의 구조를 도 1a에 나타내었다.
도 1a를 참조하면, SOI 기판(11) 상에 게이트 적층물(16)인 터널링 산화층(12), 유전체층(13), 블로킹 산화층(14) 및 게이트 전극층(15)이 순차적으로 형성되어 있다. 이하, 상기 터널링 산화층(12), 유전체층(13) 및 블로킹 산화층(14)을 ONO층(12, 13, 14)이라 한다. SOI 기판(11)은 Si층(11a), 산화층(11b) 및 Si 벌크층(11c)이 순차적으로 형성된 구조를 지니고 있다. 여기서, Si 벌크층(11c)의 표면에는 Si 벌크층(11c)과 반대 극성으로 도핑된 소스(17a) 및 드레인(17b)이 형성되어 있다.
현재 게이트 적층물(16)의 폭이 100nm 이하인 메모리 소자의 경우 주로 SOI 기판을 사용하여 제작하고 있으나, SOI 기판 구조상 Si 벌크층(11c)이 산화층(11b) 상에 플로팅(floating)되어 Si 벌크층(11c)의 전위가 일정하게 유지되지 않은 문제점이 있다. 따라서, 일반적으로 Si 벌크층(11c)에 전위를 인가하는 Si을 기반으로 하는 소노스 메모리 소자에 비해 정보의 기록 및 소거(erase) 속도가 느린 문제점이 있다.
그리고, SOI 기판을 사용하는 소노스 메모리 소자에서 기록의 소거시 Si 벌크층(11c)의 전위는 게이트 전위(Vg)의 전위와 게이트와 Si 벌크층(11c)의 캐패시터로 커플이 되어 있어 Si 벌크층(11c)의 전위가 인가되는 케이트의 음전위에 비해 네거티브 상태가 된다. 따라서 기록의 소거 속도가 더 느리게 된다.
도 1b는 종래의 SOI 기판상에 형성된 소노스 메모리 소자의 정보의 기록 및 소거 스피드를 측정한 결과를 나타낸 그래프이다. 도 1c는 종래의 Si 기판 상에 형성시킨 소노스 메모리 소자의 정보의 기록 및 소거 스피드를 나타낸 그래프이다. 동일한 조건에서의 비교를 위해 게이트 적층물의 ONO 구조의 터널링 산화층, 질화층 및 블로킹 산화층 각각의 두께를 20Å, 60Å 및 45Å으로 제작하였다. 이를 비교해 보면, 종래의 SOI 기판 상에 소노스 메모리를 형성시킨 도 1c의 경우, 도 1b에 비해 정보의 기록 및 소거 스피드가 현저하게 감소하는 것을 알 수 있다.
즉, 시간에 따른 문턱 전압(Vth)의 감소량을 살펴보면, Si 기판 상에 형성시킨 소노스 메모리 소자의 문턱 전압 감소량(도 1c)이 SOI 기판 상에 형성시킨 소노스 메모리 소자의 문턱 전압 감소량(도 1b) 보다 현저히 큰 현상을 나타낸다. 이는 메모리 소자에서의 정보의 소거 시간이 더 짧은 것을 의미한다. 이는 SOI 기판 구조상 Si 벌크층이 산화층 상에 플로팅 되어 별도의 전압을 인가할 수 없기 때문이다. 따라서, 게이트 구조물에 인가된 전압과 Si 벌크층 사이의 전압 차이를 이용하는 F-N 방식의 경우 기록된 데이타의 소거 속도가 느리게 된다. 또한 정보의 기록 속도를 향상시키기 위해 Si 벌크층에 전압을 인가하는 방식의 적용이 불가능하다.
그리고, SOI 기판 상에 다수개의 소노스 메모리 소자를 형성시킨 어레이 형태의 소노스 메모리 소자 어레이의 경우, Si 벌크층(11c)의 전위가 각각 다르기 때문에 각 메모리 사이의 동작 속도가 조금씩 차이가 나며, 소자 안정성 측면에서 문제가 있다. 즉, SOI 기판을 사용하는 다수개의 메모리 소자에 있어서, 벌크 Si 층 각각의 전위가 일정하지 않는 문제점이 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 메모리 소자의 구조를 개선하여, SOI 기판을 사용하는 메모리 소자의 동작 스피드를 개선한 반도체 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는,
반도체 메모리 소자에 있어서,
반도체 기판 상에 형성된 게이트 적층물;
상기 게이트 적층물 하부의 상기 SOI 기판에 도전성 불순물이 주입되어 형성되며, 채널 영역을 사이에 두고 소정 간격 이격된 제 1 및 제 2 불순물 영역; 및
상기 제 1 또는 제 2 불순물 영역의 측부의 SOI 기판에 형성된 컨택층;을 포함하는 반도체 메모리 소자를 제공한다.
본 발명에 있어서, 상기 게이트 적층물은 터널링 산화층, 유전체층, 블로킹 산화층 및 게이트 전극층이 순차적으로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 기판은 Si 층, 산화물층 및 Si 벌크층이 순차적으로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1 또는 제 2 불순물 영역 및 상기 콘택층 사이에 형성된 절연층;을 더 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 터널링 산화층 및 상기 블로킹 산화층은,
SiO2, HfON, Al2O3, TaO2, TiO2 또는 High-k 물질중에서 적어도 하나의 물질을 포함한 것을 특징으로 한다.
본 발명에 있어서, 상기 유전체층은 Si3N4과 같은 질화막 또는 Si-dot 중 적어도 하나의 물질을 포함한 것을 특징으로 한다.
또한, 본 발명에서는 반도체 메모리 소자의 제조 방법에 있어서,
(가) 반도체 기판 상에 트랜치를 형성시키고 상기 트랜치 내에 절연체를 도포하는 단계;
(나) 상기 반도체 기판의 트랜치가 형성되지 않은 부위의 반도체 기판 일측 상에 게이트 적층물을 형성시키고, 상기 게이트 적층물 하부의 기판 표면에 도전성 불순물을 주입하는 단계; 및
(다) 상기 반도체 기판의 상기 게이트 적층물이 형성되지 아니한 반대쪽 일측에 콘택층을 형성시키는 단계;를 포함하는 반도체 메모리 소자의 제조 방법을 제공한다.
본 발명에 있어서, 상기 (가) 단계는,
상기 반도체 기판 상에 질화막을 도포하는 단계;
상기 반도체 기판의 일측부를 식각하여 트랜치를 형성시키는 단계; 및
상기 트랜치 내부에 절연물을 도포하고 상기 질화막을 제거하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (나) 단계는,
상기 반도체 기판의 상기 트랜치가 형성되지 않은 일측부에 게이트 형성물을 도포하고 양측부를 식각하여 게이트 적층물을 형성하는 단계; 및
상기 게이트 적층물의 양측부의 상기 반도체 기판 표면에 도전성 불순물을 도핑하여 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1 및 제 2불순물 영역을 형성하는 단계는,
상기 게이트 적층물의 양측부의 상기 반도체 기판 표면에 저농도의 불순물을 도핑하는 단계;
상기 게이트 적층물의 양쪽 측면에 사이드 월을 형성시키는 단계; 및
상기 게이트 적층물의 양측부의 상기 반도체 기판 표면에 고농도의 불순물을 도핑하여 제 1 및 제 2 불순물 영역을 형성시키는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트 적층물은 산화물, 유전물질, 산화물 및 전극 물질을 순차적으로 도포하고 양 측부를 식각하여 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 (다) 단계는,
상기 게이트 적층물이 형성되지 아니한 상기 트랜치 영역의 타 측부의 상기 반도체 기판 표면에 도전성 불순물을 도핑하여 콘텍층을 형성시키는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 반도체 메모리 소자 및 그 제조 방법에 대해 보다 상세히 설명하고자 한다.
도 2는 본 발명에 의한 반도체 메모리 소자를 나타낸 도면이다. 도 2를 참조하면, SOI 기판(21) 상에 게이트 적층물(26)인 터널링 산화층(22), 유전체층(23), 블로킹 산화층(24) 및 게이트 전극층(25)이 순차적으로 형성되어 있다. SOI 기판(21)은 Si 하부층(21a), 산화층(21b) 및 Si 벌크층(21c)이 순차적으로 형성된 구조를 지니고 있다. 여기서, Si 벌크층(21c)의 표면에는 Si 벌크층(21c)과 반대 극성으로 도핑된 불순물 영역인 제 1불순물 영역, 즉 소스(27a) 및 제 2 불순물 영역, 즉 드레인(27b)이 형성되어 있다. 그리고, 게이트 적층물(26) 양측에는 제조 공정중 형성된 사이드 월(28)이 형성되어 있다. Si 벌크층(21c)의 일측면에는 Si 벌크층(21)의 일부를 식각한 뒤 형성된 산화층(33)이 형성되어 있다. 그리고, 그 측부에는 Si 벌크층(21c)의 전위를 일정하게 유지시키기 위한 콘택층(34)이 마련되어 있다.
여기서, 터널링 산화층(22) 및 블로킹 산화층(24)는 SiO2, HfON, Al2O3
, TaO2, TiO2 또는 High-k 물질중에서 적어도 하나의 물질을 포함하여 형성시키는 것이 바람직하다. 그리고, 유전체층(23)은 Si3N4과 같은 질화막 및 Si-dot 등을 포함하여 형성시킬 수 있으며, 일반적으로 사용되는 유전 물질이면 제한 없이 사용할 수 있다. 게이트 적층물(26)에 적정 전압(Vth: 문턱 전압)이 인가되어 터널링 산화층(22)을 통과한 전자들은 유전체층(23)에 트랩된다. 이와 같이 전자가 유전체층(23)에 트랩된 경우와 그 반대의 경우를 각각 1과 0으로 대응시킬 수 있다. 따라서, 데이타를 저장 소거하게 된다. 즉, 그 구성으로는 트랜지스터 형태의 소자가 되지만, 데이타 저장 기능을 함께 지니고 있으므로 이를 다기능 소자로 데이타 저장형 또는 메모리형 트랜지스터라 할 수 있다.
이하, 도면을 참조하여, 본 발명에 의한 반도체 메모리 소자의 제조 방법에 대해 보다 상세하게 설명하기로 한다. 도 3a 내지 도 3h는 본 발명에 의한 반도체 메모리 소자의 제조 순서를 순차적으로 나타낸 도면이다.
도 3a를 참조하면, Si 하부층(21a), 산화층(21b) 및 Si 벌크층(21c)가 순차적으로 형성된 SOI 기판(21)이 마련된다. 이와 같은 형태의 SOI 기판(21)은 종래에 사용되는 SOI 기판과 동일하다. SOI 기판(21) 상부에 트랜치를 형성시키기 위해 STI(shallow tranch isolation) 공정을 실시한다. 이를 위해, 먼저 Si 벌크층(21c) 상부 전면에 걸쳐 Si3N4와 같은 질화막(31)을 도포한다.
다음으로 도 3b에 나타낸 바와 같이, SOI 기판(21)의 Si 벌크층(21c)의 일측 표면을 부분적으로 STI(shallow tranch isolation) 공정 기술을 이용하여 에칭함으로써 트랜치(32)를 형성시킨다. 이때의 트랜치(32)의 깊이는 SOI 기판(32)의 산화층(21b)의 표면이 드러나지 않도록 그 깊이를 조절하여 식각한다. 이와 같은 트랜치(32)를 형성시키는 이유는 Si 벌크층(21c)의 전류를 일정한 부분에 대해서만 진행하도록 하기 위함이다.
다음으로, 도 3c에 나타낸 바와 같이 Si 벌크층(21c)에 형성된 트랜치(32) 영역에 대해 부분적으로 산화물 등의 절연 물질을 도포하여 절연막(33)을 형성시킨다. 이때, 트랜치(32)에 도포되는 절연막(33)의 도포량은 트랜치(32)를 채울 정도의 높이로 도포한다. 그리고, 도 3d에 나타낸 바와 같이, SOI 기판(21)의 Si 벌크층(21c) 상부에 형성된 질화막(31)을 제거하여 Si 벌크층(21c)의 표면이 드러나도록 한다.
그리고 나서, SOI 기판(21) 상부에 메모리 소자의 게이트 적층물(26)인 터널링 산화층(22), 질화층(23), 블로킹 산화층(24) 및 게이트 전극층(25)을 순차적으로 형성시킨다. 이와 같은 게이트 적층물(26)의 재료 및 그 공정 방법은 종래 기술을 이용할 수 있으며, 이에 제한되지 않는다. 여기서, 터널링 산화층(22) 및 블로킹 산화층(24)은 SiO2, HfON, Al2O3, TaO2, TiO2
또는 High-k 물질중에서 적어도 하나의 물질을 포함하여 형성시키는 것이 바람직하다. 그리고, 질화층(23)은 Si3N4, Si-dot 등을 포함하여 형성시킬 수 있다.
그리고, 게이트 적층물(26)의 양측부를 에칭에 의해 제거하여, 도 3d에 나타낸 바와 같은 형태가 되도록 한다. 이때, 게이트 적층물(26)의 폭은 원하는 형태의 크기로 에칭을 하며, 통상적으로 100nm 이하가 되도록 한다.
다음으로, 도 3e에 나타낸 바와 같이, 게이트 적층물(26) 양쪽의 Si 벌크층(21c) 표면에 대해 불순물 영역, 즉 소스 및 드레인을 형성시키기 위해 저농도의 도펀트를 도핑한다. 이 경우, 게이트 적층물(26)의 폭이 매우 좁기 때문에 우선적으로 낮은 농도로 도핑을 하여 소스(27a) 및 드레인(27b) 사이의 채널 영역까지 도펀트가 확산되어 소스(27a) 및 드레인(27b)이 서로 달라붙는 현상을 방지한다. 이와 같은 현상이 발생하지 않는 경우에는 원하는 농도의 도펀트를 도핑하여 소스(27a) 및 드레인(27b)를 직접 형성시킬 수 있다.
저농도의 도펀트를 도핑한 경우에는, 도 3f에 나타낸 바와 같이, 게이트 적층물(26) 양쪽에 사이드 월(28)을 형성시킨다. 그리고, 다시 원하는 농도로 소스(27a) 및 드레인(27b) 영역에 도펀트를 도핑한다. 이때의 도펀트는 소스(27a) 및 드레인(27b)이 Si 벌크층(21c)의 극성과 반대가 되도록 도펀트의 종류 및 농도를 적절히 조절한다. 도펀트를 주입하여 소스(27a) 및 드레인(27b)를 형성시키는 경우, 절연층(33)을 제외한 영역에 대해 도핑을 한다.
다음으로, 도 3g에 나타낸 바와 같이 절연층(33)을 기준으로 게이트 적층물(26)이 형성되지 않은 타 측부에 대해 컨택층(34) 형성을 위한 도핑 공정을 실시한다. 이때에는 소스(27a) 및 드레인(27b)의 극성과 반대가 되며, Si 벌크층(21c)와 동일한 극성이 되도록 도펀트를 선택하여 도핑한다. 이때의 도핑 농도는 Si 벌크층(21c) 보다는 상대적으로 높은 농도로 도핑하는 것이 바람직하다. 그리하여, 본 발명에 의한 반도체 메모리 소자를 완성시킨다. 이는 상기 도 2와 같은 형태이다.
본 발명에 의한 반도체 메모리 소자의 특성을 종래 기술에 의한 반도체 메모리 소자와 비교하기 위해 시간에 따른 문턱 전압에 관한 데이타를 측정하여 이를 도 4a의 그래프로 나타내었다. 이때, 메모리 소자 각각은 게이트 적층물인 ONO 막의 터널링 산화층, 유전막 및 게이트 산화층의 두께는 도 1b 및 도 1c와 같이 각각 20Å, 60Å 및 45Å의 두께로 제조한 것이다.
도 4a를 참조하면, Si 벌크층(21c)의 전위 상태를 그라운드로 설정(Vb=0V)한 경우에 시간에 따른 문턱 전압(Vth)의 감소량이 플로팅된 상태의 소노스 메모리 소자에 비해 더 큰 것을 알 수 있다. 이러한 결과는 본 발명에 의한 메모리 소자의 경우, 데이타 제거 시간이 더 짧아지는 것을 의미한다.
따라서, 종래 기술에 의한 SOI 기판 상에 형성시킨 소노스 메모리 소자의 Si 벌크층의 전위를 고정시키지 않은 경우에 비해, 본 발명의 콘택층(34)에 의해 Si 벌크층(11c)의 전위를 고정시킨 경우 정보의 소거 속도가 크게 향상됨을 확인 할 수 있다.
그리고, 도 4b에서는 본 발명에 의한 반도체 메모리 소자에 대해 게이트 적층물에 대해 전위를 인가하고(Vg=-8V) 불순물 영역인 드레인에 전위를 인가한 상태(Vd=4V)에서 Si 벌크층에 전위(Vb)를 0V에서 3V 사이로 인가한 상태에서 시간에 따른 문턱 전압의 변화를 측정하였다. 도 4b에 나타낸 바와 같이, 시간에 따른 문턱전압의 변화값(감소량)이 Si 벌크층의 전위를 일정하게 유지한 것이 그렇지 않은 경우에 비해 문턱 전압의 변화량이 더 큰 것을 알 수 있다. 이는 즉, 상기한 바와 같이 정보의 소거 속도가 더 빠름을 알 수 있다.
상기한 바와 같은 콘택층(34)을 채용한 반도체 메모리 소자를 어레이 형태로 형성시킨 경우에는 반도체 메모리 어레이의 작동시 Si 벌크층(21c)의 전위를 일정하게 유지시킬 수 있으므로, 전체적인 소자의 안정성 및 동작 속도를 향상시킬 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 즉 이와 같은 콘택층은 소노스 메모리 소자 뿐만 아니라 트랜지스터 구조를 지니는 다양한 반도체 소자의 구조에 채용될 수 있다. 그리고, 본 발명과 같은 콘택층은 실시예에 나타낸 바와 같이 소스 및 드레인 측부에 형성시킬 수 있으며, 또한 게이트 후방에 형성시킬 수도 있다. 즉, 콘택층은 벌크 Si층의 전위를 고정시키기 위한 것으로 그 위치는 소스 또는 드레인의 측부에 고정시키지 않아도 된다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 반도체 메모리 소자의 기판의 일측부에 기판의 전위를 일정하게 유지시키기 위한 콘택층을 구비함으로써, 데이타의 기록 및 소거시 신뢰성 있는 결과를 나타내게 할 수 있으며, 보다 빠른 동작 속도를 얻을 수 있다. 이와 같은 구조를 메모리 소자 어레이에 적용시키면 SOI 기판의 벌크 Si 층의 전위를 모두 적정하게 유지시킴으로써 안정된 특성을 지닌 메모리 소자 어레이를 실현시킬 수 있다.
도 1a는 종래 기술에 의한 SOI 기판 상에 형성시킨 소노스 메모리 소자를 나타낸 도면이다.
도 1b는 종래 기술에 의한 SOI 기판 상에 형성시킨 소노스 메모리 소자의 시간에 따른 문턱 전압값을 나타낸 그래프이다.
도 1c는 종래 기술에 의한 Si 기판 상에 형성시킨 소노스 메모리 소자의 시간에 따른 문턱 전압값을 나타낸 그래프이다.
도 2는 본 발명에 의한 반도체 메모리 소자의 일실시예를 나타낸 도면이다.
도 3a 내지 도 3h는 본 발명에 의한 반도체 메모리 소자의 제조 방법의 일실시예를 나타낸 도면이다.
도 4는 본 발명에 의한 반도체 메모리 소자의 시간에 따른 문턱 전압값을 종래 기술에 의한 반도체 메모리 소자와 비교한 것을 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21... 반도체 기판 11a, 21a... Si 층
11b, 21b... 산화층 11c, 21c... Si 벌크층
12, 22... 터널링 산화층 13, 23... 유전체층
14, 24... 블로킹 산화층 15, 25... 게이트 전극층
16, 26... 게이트 적층물 17a, 27a... 제 1 불순물 영역(소스)
17b, 27b... 제 2 불순물 영역(드레인)
31... 질화층 32... 트랜치
33... 절연층 34... 콘택층
Claims (12)
- 반도체 메모리 소자에 있어서,반도체 기판 상에 형성된 게이트 적층물;상기 게이트 적층물 하부의 상기 SOI 기판에 도전성 불순물이 주입되어 형성되며, 채널 영역을 사이에 두고 소정 간격 이격된 제 1 및 제 2 불순물 영역; 및상기 제 1 또는 제 2 불순물 영역의 측부의 SOI 기판에 형성된 컨택층;을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 게이트 적층물은,터널링 산화층, 유전체층, 블로킹 산화층 및 게이트 전극층이 순차적으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 기판은 Si 층, 산화물층 및 Si 벌크층이 순차적으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 제 1 또는 제 2 불순물 영역 및 상기 콘택층 사이에 형성된 절연층;을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 터널링 산화층 및 상기 블로킹 산화층은,SiO2, HfON, Al2O3, TaO2, TiO2 또는 High-k 물질중에서 적어도 하나의 물질을 포함한 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 유전체층은,Si3N4과 같은 질화막 또는 Si-dot 중 적어도 하나의 물질을 포함한 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 메모리 소자의 제조 방법에 있어서,(가) 반도체 기판 상에 트랜치를 형성시키고 상기 트랜치 내에 절연체를 도포하는 단계;(나) 상기 반도체 기판의 트랜치가 형성되지 않은 부위의 반도체 기판 일측 상에 게이트 적층물을 형성시키고, 상기 게이트 적층물 하부의 기판 표면에 도전성 불순물을 주입하는 단계; 및(다) 상기 반도체 기판의 상기 게이트 적층물이 형성되지 아니한 반대쪽 일측에 콘택층을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 (가) 단계는,상기 반도체 기판 상에 질화막을 도포하는 단계;상기 반도체 기판의 일측부를 식각하여 트랜치를 형성시키는 단계; 및상기 트랜치 내부에 절연물을 도포하고 상기 질화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 (나) 단계는,상기 반도체 기판의 상기 트랜치가 형성되지 않은 일측부에 게이트 형성물을 도포하고 양측부를 식각하여 게이트 적층물을 형성하는 단계; 및상기 게이트 적층물의 양측부의 상기 반도체 기판 표면에 도전성 불순물을 도핑하여 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 9항에 있어서,상기 제 1 및 제 2불순물 영역을 형성하는 단계는,상기 게이트 적층물의 양측부의 상기 반도체 기판 표면에 저농도의 불순물을 도핑하는 단계;상기 게이트 적층물의 양쪽 측면에 사이드 월을 형성시키는 단계; 및상기 게이트 적층물의 양측부의 상기 반도체 기판 표면에 고농도의 불순물을 도핑하여 제 1 및 제 2 불순물 영역을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 9항에 있어서,상기 게이트 적층물은 산화물, 유전물질, 산화물 및 전극 물질을 순차적으로 도포하고 양 측부를 식각하여 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 (다) 단계는,상기 게이트 적층물이 형성되지 아니한 상기 트랜치 영역의 타 측부의 상기 반도체 기판 표면에 도전성 불순물을 도핑하여 콘텍층을 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040000359A KR20050071956A (ko) | 2004-01-05 | 2004-01-05 | 반도체 메모리 소자 및 제조 방법 |
| CNA2005100039619A CN1638130A (zh) | 2004-01-05 | 2005-01-05 | 半导体存储器及其制造方法 |
| US11/029,018 US20050173766A1 (en) | 2004-01-05 | 2005-01-05 | Semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040000359A KR20050071956A (ko) | 2004-01-05 | 2004-01-05 | 반도체 메모리 소자 및 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050071956A true KR20050071956A (ko) | 2005-07-08 |
Family
ID=34825003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040000359A KR20050071956A (ko) | 2004-01-05 | 2004-01-05 | 반도체 메모리 소자 및 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050173766A1 (ko) |
| KR (1) | KR20050071956A (ko) |
| CN (1) | CN1638130A (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602009B2 (en) * | 2005-06-16 | 2009-10-13 | Micron Technology, Inc. | Erasable non-volatile memory device using hole trapping in high-K dielectrics |
| EP1998054B1 (de) * | 2007-05-24 | 2014-08-13 | Parker Origa Holding AG | Pneumatikzylinder mit einer selbsteinstellenden Endlagendämpfung und entsprechendes Verfahren |
| US8362615B2 (en) * | 2007-08-29 | 2013-01-29 | Macronix International Co., Ltd. | Memory and manufacturing method thereof |
| CN102306644B (zh) * | 2011-08-29 | 2016-02-03 | 上海华虹宏力半导体制造有限公司 | Soi型mos晶体管的测试结构及其的形成方法 |
| CN104321877B (zh) * | 2012-03-29 | 2018-09-14 | 赛普拉斯半导体公司 | 将ono集成到逻辑cmos流程中的方法 |
| CN103855164A (zh) * | 2012-12-07 | 2014-06-11 | 旺宏电子股份有限公司 | 半导体装置及其制造方法与操作方法 |
| CN104253131A (zh) * | 2014-07-31 | 2014-12-31 | 上海华力微电子有限公司 | 一种具有凸面栅极结构的B4-Flash |
| US9876114B2 (en) * | 2014-12-30 | 2018-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for 3D FinFET metal gate |
| US10109791B2 (en) * | 2016-08-24 | 2018-10-23 | Euipil Kwon | Nonvolatile memory device and method of fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100841891B1 (ko) * | 2000-03-08 | 2008-06-30 | 엔엑스피 비 브이 | 반도체 디바이스 및 그 제조 방법 |
| JP2002246600A (ja) * | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
2004
- 2004-01-05 KR KR1020040000359A patent/KR20050071956A/ko not_active Application Discontinuation
-
2005
- 2005-01-05 US US11/029,018 patent/US20050173766A1/en not_active Abandoned
- 2005-01-05 CN CNA2005100039619A patent/CN1638130A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1638130A (zh) | 2005-07-13 |
| US20050173766A1 (en) | 2005-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |