CN1638130A - 半导体存储器及其制造方法 - Google Patents
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Abstract
为了存储器的稳定性和更高的运行速度，本发明提供一种半导体存储器及其制造方法。该存储器包括：在半导体基板上形成的一栅极叠层结构；通过掺杂导电杂质，在栅极叠层结构每边的旁边和半导体基板上形成第一和第二杂质区，第一和第二杂质区之间具有沟道区域；以及在第一或第二杂质区旁边的半导体区域上形成一接触层。
Description
技术领域
本发明涉及一种半导体存储器，特别是涉及一种具有更高运行速度的半导体存储器及其制造方法。
背景技术
半导体存储器的数据存储容量由集成度决定，也就是单位面积上的存储器单元数量。传统半导体存储器包括构成存储器电路的多个单元。例如，一个传统的动态随机存取存储器(DRAM)单元由一个晶体管和一个电容器组成。
作为运行速度快，功耗低的大规模集成电路(LSI)的研究结果，为下一代半导体存储器发展了使用绝缘体上硅(SOI)基板的技术。SOI基板可以用相对简单的方法来制备。考虑到单个元素间相互隔离，SOI基板技术也允许NMOS或CMOS中短的隔离距离，从而导致半导体存储器的更高集成。因此，SOI基板广泛应用在100纳米和更低几何尺寸的存储器中。
图1A示出了一种SOI基板结构，其上形成了硅氧化氮氧化硅(silicon-oxide-nitride-oxide-silicon，SONOS)存储器。SONOS存储器是新型的存储器之一。
参考图1A，SOI基板11上的栅极叠层结构16含有顺序堆叠的隧穿氧化物层12、介电层13、阻挡氧化层14和栅电极15。隧穿氧化物层12、介电层13和阻挡氧化层14组成ONO层。SOI基板含有顺序堆叠的、由硅层11a、氧化层11b和体硅层11c组成的层。在体硅层11c的表面上形成与体硅层11c极性相反的被掺杂的源极17a和漏极17b。
虽然SOI基板被广泛应用于具有100纳米或更低厚度的栅极叠层结构16的存储器中，但是由于体硅层11c浮在氧化层11b上，体硅层11c的电势并没有维持不变。因此，SOI基板上的SONOS存储器的数据写入/擦除速度变得比硅基板上的SONOS存储器的数据写入/擦除速度慢。此外，当擦除存储的数据时，由于栅电极15和体硅层11c通过电容器耦合，体硅层11c的电势比栅电极15的负电势低，因此使数据擦除速度更慢。
图1B说明了形成在SOI基板上的SONOS存储器的数据写入/擦除速度。图1C说明了形成在硅基板上的SONOS存储器的数据写入/擦除速度。用于测量来绘制图1A和图1B的栅极叠层结构16的ONO结构在相同测量条件下具有厚度分别为20埃、60埃和45埃的隧穿氧化物层12、介电层13和阻挡氧化层14。图1C所示的数据写入/擦除速度比图1B所示的数据写入/擦除速度慢很多。换句话说，比较初始电势随时间的下降关系，硅基板上的SONOS存储器(图1C)与SOI基板11上的SONOS存储器(图1B)相比下降量更大。原因是由于体硅层11c浮在氧化层11b上，附加电势不能被施加到SOI基板的体硅层11c。
因此，在利用栅电极15和体硅层11c之间电势差的Fowler-Nordheim(FN)隧穿方法的情况下，数据擦除速度减慢。而且，不可能使用向体硅层11c施加电势的方法来改进数据写入速度。
此外，在SONOS存储器单元阵列中有多个SONOS存储器单元设置在SOI基板上的情况下，整个存储器单元阵列中体硅层11c的电势不同，因此每个存储器单元具有不同的运行速度，导致存储器单元阵列变的不稳定。也就是说，虽然每个存储器单元都是基于相同的SOI基板，问题是SOI基板的每个电势并不是不变的。
发明内容
本发明提供一种半导体存储器及其制造方法，其中存储器的SOI基板结构得到改进并具有更好的运行速度。
根据本发明的一个方面，半导体存储器包括：在半导体基板上的栅极叠层结构；通过掺杂导电杂质在栅极叠层结构两边的旁边和半导体基板上形成第一和第二杂质区，第一第二杂质区之间具有沟道区；以及形成在第一或第二杂质区旁边的半导体区域上的接触层。
栅极叠层结构包括顺序堆叠的隧穿氧化物层、介电层、阻挡层和栅电极组成的层。
半导体结构包括顺序堆叠的硅层、氧化层和体硅层组成的层。
半导体存储器还包括形成在第一杂质层和接触层之间或第二杂质区和接触层之间的绝缘层。
隧穿氧化物层和阻挡层由二氧化硅、氮氧化铪、三氧化二铝、二氧化钽、二氧化钛和高介电常数材料(High-k)中的至少一种形成。
介电层由硅点或氮化物，比如氮化硅形成。
根据本发明的另一方面，一种半导体存储器的制造方法包括：(a)在一部分半导体基板上形成沟槽，并在沟槽中沉积绝缘材料；(b)在没有形成沟槽的半导体基板其它部分上形成栅极叠层结构并在邻近栅极叠层结构底部的半导体基板的表面上掺杂导电杂质；以及(c)在与栅极叠层结构相对侧的半导体基板的其他部分上形成接触层。
操作(a)包括：在半导体基板上沉积氮化物层；刻蚀半导体基板的一部分以形成沟槽；以及在沟槽中沉积绝缘层并去掉氮化物层。
操作(b)包括：沉积多个层用于在没有形成沟槽的半导体基板的其它部分上形成栅极叠层结构，并且刻蚀这些层的每边来形成栅极叠层结构；以及利用在邻近栅极叠层结构底部的半导体基板的表面上掺杂导电杂质的掺杂工艺形成第一和第二杂质区。
第一和第二杂质区的形成包括：在邻近栅极叠层结构底部的半导体基板的表面上掺杂低密度杂质；在栅极叠层结构的每边形成侧壁；在邻近栅极叠层结构底部的半导体基板的表面上掺杂高密度杂质来形成第一和第二杂质区。
通过顺序沉积氧化物层、介电层、氧化物层和电极材料层并刻蚀沉积物的每一边来形成栅极叠层结构。
操作(c)包括在位于沟槽区域的一边且与栅极叠层区域相反侧的半导体基板的表面上掺杂导电杂质。
附图说明
通过详细的具体实施例中相关说明和参考附图，本发明的以上及其他特色和优点将更加明显，其中：
图1A是形成在SOI基板上的传统SONOS存储器视图；
图1B是形成在SOI基板上的传统SONOS存储器的阈值电压相对于时间的变化曲线图；
图1C是形成在硅基板上的传统SONOS存储器的阈值电压相对于时间的变化曲线图；
图2是根据本发明优选实施例的半导体存储器视图；
图3A到3H是说明根据本发明优选实施例的半导体存储器制造方法的视图；以及
图4A和4B是根据本发明的半导体存储器和传统半导体存储器相比的阈值电压相对于时间的变化曲线。
具体实施方式
现在将通过参考附图来更充分的说明本发明，图中显示了本发明的优选实施例。但是，本发明也可以以很多不同的形式实现，不应该被理解为局限在此处提出的实施例之内；更确切的说，提供这些实施例是为了使说明更彻底和全面，向那些本领域技术人员充分地传达本发明的概念。附图中，为了显示清楚而夸大了层和区域的厚度。同样应该理解的是当提到一层在别的层或基板“上”时，它可以是直接在别的层或基板上，也可以出现插入层。附图中相同的参考数字代表相同的元素，因此省略了它们的说明。
图2是根据本发明的半导体存储器视图。参考图2，在绝缘体上硅(SOI)基板21上形成栅极叠层结构26。栅极叠层结构26包括顺序堆叠隧穿氧化物层22、介电层23、阻挡氧化层24和栅电极25组成的层。SOI基板21包括顺序形成的硅层21a、氧化层21b和体硅层21c。体硅层21c形成在具有与其极性相反的第一和第二掺杂区域的表面上。第一掺杂区域是源极27a，第二掺杂区域是漏极27b。栅极叠层结构26形成在制造过程中形成的侧壁的每边上。在含有选择性刻蚀后形成的绝缘层33的一部分上形成体硅层21c。为了保持体硅层21c的电势不变，在绝缘层33的侧面形成接触层34。
隧穿氧化物22和阻挡氧化物24可以由二氧化硅、氮氧化铪、三氧化二铝、二氧化钽、二氧化钛和高介电常数材料中的至少一种制成。介电层23可以由各种普通介电材料，比如氮化物Si3N4或硅点形成。在栅极叠层结构26上施加适当的电压(Vth：阈值电压)这样通过隧穿氧化物层22的电子在介电层23中被捕获。用“1”表示电子在介电层23中被捕获的情况，用“0”表示相反的情况，它们意味着数据存储/擦除状态。就是说，虽然本发明的存储器具有晶体管型结构，但它可以存储数据，因此可以被称为多功能器件，例如数据存储晶体管，或存储器晶体管。
现在将通过附图更充分的说明本发明半导体存储器的制造方法。图3A到3H是说明本发明半导体存储器制造工艺的视图。
参考图3A，SOI基板21中有顺序形成的硅层21a、氧化层21b和体硅层21c。该SOI基板21和传统SOI基板相同。为了进行在SOI基板上形成沟槽32(如图3B所示)的浅沟槽绝缘(STI)法，在整个SOI基板21上沉积氮化物层31，例如Si3N4。
参考图3B，利用STI方法刻蚀体硅层21c的一部分，从而形成沟槽32。调整沟槽32的深度，使氧化层21b的表面不会曝露出来。形成沟槽32是为了使电流在体硅层21c的限制部分流动。
参考图3C，为了形成绝缘层33，在沟槽32中沉积绝缘材料，比如氧化物材料。绝缘材料沉积到大约填满沟槽32为止。
参考图3D，移除形成在体硅层21c上的氮化物层31，并曝露体硅层21c。在SOI基板上顺序形成隧穿氧化物层22、介电层23、阻挡氧化层24和栅电极25，它们组成了栅极叠层结构26。栅极叠层结构26的那些层和栅电极25可以使用传统的材料和方法制成。隧穿氧化物层22和阻挡氧化层24可以由二氧化硅、氮氧化铪、三氧化二铝、二氧化钽、二氧化钛和高介电常数材料中的至少一种制成。介电层23可以由Si3N4或硅点形成。通过刻蚀移除栅极叠层结构26的每边，从而得到想要的宽度。栅极叠层结构的宽度一般被调整在100纳米以下。
参考图3E，为了在体硅层21c上形成杂质区，掺杂低密度杂质(掺杂物)。体硅层21c上的杂质区位于栅极叠层结构26的任意一侧。栅极叠层结构26一侧的一个杂质区是源极27a，栅极叠层结构26另一侧的另一个杂质区是漏极27b。
在这里，因为栅极叠层结构26的宽度很窄，掺杂物可以扩散到插入在源极27a和漏极27b之间的栅极叠层结构26下面的沟道区域中，从而源极27a和漏极27b可能彼此接触。为了阻止这种现象的发生，最初掺杂低密度掺杂物，然后，如果这种现象没有发生，掺杂适当密度的掺杂物来形成源极27a和漏极27b。
参考图3F，如果掺杂了低密度掺杂物，在栅极叠层结构26的任意侧面上设置侧壁28，并将适当密度的掺杂物掺杂到源极27a和漏极27b区域。调整掺杂物的种类和密度，这样使源极27a和漏极27b具有与体硅层21c相反的极性。掺杂物被掺杂到除绝缘层33区域的区域。
参考图3G，用于形成接触层34的掺杂工艺在从栅极叠层结构26开始越过绝缘层33的区域进行。掺杂工艺使用具有与源极27a和漏极27b相反但与体硅层21c相同极性的掺杂物进行。
参考图3H，以上工艺后，本发明的半导体存储器制造完成，图2示出完成的存储器的剖视图。
图4A是阈值电压随时间的变化曲线，通过它可以比较传统和本发明的半导体存储器。这里，每种存储器的ONO层具有其中有厚度分别为20埃、60埃和45埃的隧穿层22、介电层23和阻挡氧化层24的结构。这些层的厚度和用来绘制图1B和1C中曲线的存储器的那些层相同。
参考图4A，根据本发明当将体硅层21c的电势固定在与接地电势(Vb＝0V)相等时，阈值电压随时间的下降比形成在浮动态SOI基板上的传统SONOS存储器阈值电压随时间的下降更高，这意味着本发明存储器的数据擦除速度比传统存储器的数据擦除速度快。换句话说，本发明的体硅层21c由于接触层34的缘故而具有固定的电势，而传统SONOS存储器体硅层11c的电势不固定，因此，在都形成在同种基板(SOI基板)上的本发明存储器和传统SONOS存储器之间，本发明存储器比传统SONOS存储器有更快的数据擦除时间。
图4B示出了当施加0到3伏电压到体硅层21c上，施加固定电压到栅极叠层结构26(Vg＝-8V)和漏极27b上(Vd＝4V)时本发明半导体存储器阈值电压随时间的变化曲线。
参考图4B，，阈值电压随时间的变化(下降)在体硅层21c上施加固定电压时比施加浮动电压时更高。也就是，当体硅层上施加固定电压时，数据擦除速度更高。
因此，当在存储器单元阵列中设置使用接触层34的半导体存储器单元时，存储器单元阵列运行期间体硅层21c上的电势可以维持不变，因而提高整个存储器的运行速度和稳定性。
同时，不仅SONOS存储器，而且各种具有晶体管结构的半导体存储器也可以采用接触层34。接触层34也可以形成在栅极叠层结构26的后面，也可以形成在源极27a或漏极27b的一侧。换句话说，因为接触层34是设计用来固定体硅层的电势，它的位置不局限于源极27a或漏极27b的侧面。
根据本发明，半导体存储器被设置在具有接触层34的基板的一部分上，因此得到可靠的数据写入/擦除和快的运行速度。此外，在存储器单元阵列中应用这种结构，可以在SOI基板21的体硅层21c上施加恒定且适当的电压，从而实现存储器单元阵列的稳定。
参考相关典型实施例特别显示和说明本发明时，本领域技术人员应该明白，在不偏离以下权利要求所定义的本发明的思想和范围的情况下，可以发生各种形式和技巧上的变化。
Claims (12)
1.一种半导体存储器，包括：
一形成在半导体基板上的栅极叠层结构；
通过掺杂导电杂质，形成在半导体基板上栅极叠层结构每边旁边的第一和第二杂质区，第一和第二杂质区之间有一沟道区域；以及
一形成在第一或第二杂质区旁边的半导体基板上的接触层。
2.如权利要求1所述的半导体存储器，其中栅极叠层结构包括顺序堆叠的隧穿氧化物层、介电层、阻挡层和栅电极组成的层。
3.如权利要求1所述的半导体存储器，其中半导体基板包括顺序堆叠的硅层、氧化物层、体硅层组成的层。
4.如权利要求1所述的半导体存储器，还包括一在第一杂质层和接触层之间或第二杂质区域和接触层之间形成的绝缘层。
5.如权利要求2所述的半导体存储器，其中隧穿氧化物层和阻挡层由二氧化硅、氮氧化铪、三氧化二铝、二氧化钽、二氧化钛和高介电常数材料中的至少一种制成。
6.如权利要求2所述的半导体存储器，其中介电层由硅点或包括氮化硅的氮化物层形成。
7.一种半导体存储器的制造方法，包括：
(a)在半导体基板的一部分上形成沟槽，并在沟槽中沉积绝缘材料；
(b)在没有形成沟槽的半导体基板的其它部分上形成栅极叠层结构并在邻近栅极叠层结构底部的半导体基板的表面上掺杂导电杂质；
(c)在与栅极叠层结构相对侧的所述半导体基板的其它部分上形成接触层。
8.如权利要求7所述的制造方法，其中操作(a)包括：
在半导体基板上沉积氮化物层；
刻蚀一部分半导体基板以形成沟槽；以及
在沟槽中沉积绝缘层并移除氮化物层。
9.如权利要求7所述的制造方法，其中操作(b)包括：
沉积多个层用于在没有形成沟槽的所述半导体基板的其它部分上形成栅极叠层结构，并刻蚀这些层的每边用于形成栅极叠层结构；以及
利用在邻近栅极叠层结构底部的半导体基板的表面上掺杂导电杂质的掺杂工艺形成第一和第二杂质区。
10.如权利要求9所述的制造方法，其中形成第一和第二杂质区的操作包括：
在邻近栅极叠层结构底部的半导体基板的表面上掺杂低密度杂质；
在栅极叠层结构的每边形成侧壁；以及
在邻近栅极叠层结构底部的半导体基板的表面上掺杂高密度杂质来形成第一和第二杂质区。
11.如权利要求9所述的制造方法，其中通过顺序沉积氧化物、电介质、氧化物和电极材料并且刻蚀这些沉积物的每边来形成栅极叠层结构。
12.如权利要求7所述的制造方法，其中操作(c)包括在位于沟槽区域的一侧与栅极叠层区域相对的半导体基板的表面上掺杂导电杂质。
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