TWI402974B - 記憶體及其製造方法 - Google Patents
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Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種具有可實現多層堆疊記憶體之結構的記憶體及其製造方法。
可攜式電子產品的普及化，刺激了快閃記憶體於市場的快速成長。不論是主機板上的記憶體或小型的記憶卡，快閃記憶體的非揮發性儲存突破過去光學與磁性資料儲存的限制，不僅穩固，而低耗電，且不用移動裝置零件。因此，對於在可攜式電子產品上程式與資料的非揮發性儲存，快閃記憶體是最適合且理想的解決方案。
目前市場上快閃記憶體主要分為兩個邏輯架構，NOR型(基於「Not－OR」邏輯架構)以及NAND型(基於「Not－AND」邏輯架構)。NOR型架構，比起NAND型架構而言，其平行架構能加速資料讀取與位元重寫的時間。但NAND型架構相對NOR型架構，其記憶胞(Memory Cell)與個別區塊明顯較小，在程式化/抹除速度上較快，程式編程時耗電率較低，而且記憶胞陣列密度較高，能提升記憶體每平方公釐的記憶容量。
然而，在目前快閃記憶體中，其記憶胞係直接形成於矽基板上，使得記憶體的記憶密度及容量受到限制。因此，對於目前日益追求運算快速且記憶容量大的可攜式電子裝置而言，上述之快閃記憶體將會不敷實用。
本發明係有關於一種記憶體及其製造方法。其記憶體中介電層上之多晶矽層做為基板並電性連接至少一電壓，並將記憶胞形成於多晶矽層上。如此一來，本發明之記憶體不僅可以採用渠道熱電子(Channel Hot Electron，CHE)注入法或通道熱電子引發二次熱電子(Channel Hot electron Induced Secondary ELectron,CHISEL)注入法進行多晶矽層上之記憶胞的程式化動作，更可採用電洞穿隧抹除(Hole Tunneling Erase)法、負富爾諾罕(negative Fowler－Nordheim，－FN)穿隧法或一帶對帶熱電洞(Band to Band Hot Hole，BBHH)注入法進行記憶胞的抹除動作。因此，本發明之記憶體可以依照多組介電層、多晶矽層及多晶矽層電性連接於至少一電壓的搭配設計，而依序往上堆疊多層記憶胞，而形成多層堆疊之三維記憶體結構。所以，本發明之記憶體可以增加記憶密度及容量，大大地提昇記憶體的實用性。
根據本發明之第一方面，提出一種記憶體，包括一介電層、一導體層、一第一埋設擴散區、一第二埋設擴散區以及一電荷儲存結構。導體層係設置於介電層上，並可電性連接於至少一電壓。第一埋設擴散區及第二埋設擴散區係相互隔開地設置於導體層之表面。電荷儲存結構係設置於導體層上，並位於第一埋設擴散區及第二埋設擴散區之間。
根據本發明之第二方面，提出一種記憶體的製造方法。首先，提供一介電層。接著，形成一導體層於介電層上。然後，形成一閘極及一電荷儲存結構。接著，定義導體層，以形成一第一埋設擴散區及一第二埋設擴散區。然後，形成一第一絕緣材料層於第一埋設擴散區及第二埋設擴散區上。接著，形成一第二絕緣材料層於第一埋設擴散區及第二埋設擴散區上。然後，形成一字元線(Word Line)於第二絕緣材料層及閘極上，以電性連接於閘極。接著，形成一井於導體層之表面。然後，形成一導電栓塞(Plug)，以電性連接於井，使導體層可電性連接於至少一電壓。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其繪示依照本發明一較佳實施例之記憶體的結構剖面圖。如第1圖所示，記憶體10至少包括一介電層11、一多晶矽(Polysilicon)層12、一第一埋設擴散區(buried diffusion)BD1、一第二埋設擴散區BD2、一穿隧介電(Tunneling Dielectric)層13、一電荷儲存結構(Charge Storage Structure)19、一閘極(Gate)G以及一字元線28。多晶矽層12係為一導體層並設置於介電層11上，並可電性連接於至少一電壓。第一埋設擴散區BD1及第二埋設擴散區BD2係相互隔開地設置於多晶矽層12之表面。電荷儲存結構19係設置於多晶矽層12上，並位於第一埋設擴散區BD1及第二埋設擴散區BD2之間。閘極G係設置於電荷儲存結構19上，字元線28設置於閘極G上並與閘極G耦接。其中，埋設擴散區BD1、埋設擴散區BD2、電荷儲存結構19及閘極G形成一記憶胞(Memory Cell)M，並以一介電層30覆蓋。
在本實施例中，記憶體10更包括一導電栓塞(Plug)16及導電栓塞17a，係分別電性連接於多晶矽層12及矽基板17，用以供多晶矽層12及矽基板17電性連接於至少一電壓。此外，記憶體10更包括一井(Well)12a，係設置於多晶矽層12之表面，用以供多晶矽層12電性連接於導電栓塞16。另外，介電層11及介電層30包括一內層介電(InterLayer Dielectric，ILD)層或一金屬層間介電(InterMetallic Dielectric，IMD)層。此外，本實施例中電荷儲存結構19包括一穿隧介電層13、一電荷儲存層14及一阻擋層15。穿隧介電層13設置於多晶矽層12上，電荷儲存層14設置於穿隧介電層13上，阻擋層15設置於電荷儲存層14上。
再者，電荷儲存層14包括一第一氮化物層，具有高補陷效率(High Trapping Rate)，或者可以用氧化鋁層或其他高介電係數之材料取代。又，阻擋層15包括一第一氧化物層，或為一氧化鋁層。需要注意的是，穿隧介電層13係可只包括一第二氧化層，則穿隧介電層13、電荷儲存層14及阻擋層15係形成具有SONOS結構之記憶體。SONOS結構之記憶體可以熱載電子(Hot Carrier Electron，HCE)注入法進行程式化，並以負富爾諾罕(negative Fowler－Nordheim，－FN)穿隧法或一帶對帶熱電洞(Band to Band Hot Hole，BBHH)注入法進行抹除；或是以BBHH進行程式化，而以正富爾諾罕(positive Fowler－Nordheim，＋FN)穿隧法進行抹除。或者是，穿隧介電層13係可包括一第一介電層、一第二介電層及一第三介電層，例如分別為第1圖之第三氧化物層13c、第二氮化物層13b及第二氧化物層13a。第一介電層的厚度可以小於20埃(angstroms,A)、位於5A－20A之間或是小於15A；第二介電層的厚度可以小於20A或位於10A－20A之間；第三介電層的厚度可以小於35A或位於15A－35A之間。其中，第三氧化物層13c設置於多晶矽層12上，第二氮化物層13b設置於第三氧化物層13c上，第二氧化物層13a設置於第二氮化物層13b上。其中，第二氧化物層13a、第二氮化物層13b及第三氧化物層13c提供一調變穿隧阻障(Modulated Tunneling Barrier)。因此，穿隧介電層13、電荷儲存層14及阻擋層15係形成一ONONO堆疊結構，而成為具有BE－SONOS結構之記憶體。BE－SONOS結構之記憶體可以HCE進行程式化，而以BBHH或－FN進行抹除；或是以BBHH進行程式化，而以＋FN進行抹除。或者是，第二氮化物層13b可以用一矽層取代，因此閘極G、阻擋層15、電荷儲存層14、OSO層之穿隧介電層及多晶矽層12形成具有SONOSOS之結構的的記憶體。SONOSOS結構之記憶體可以HCE進行程式化，並以BBHH或－FN進行抹除；或是以BBHH進行程式化，並以＋FN進行抹除。
此外，本發明之技術不限於此。電荷儲存結構也可以將阻擋層設置於多晶矽層上，並將電荷儲存層設置於阻擋層上，而形成從閘極注入電子或電洞至電荷儲存層之記憶體結構。其中，當閘極為多晶矽，電荷儲存層為氮化物，且閘極與電荷儲存層之間不包括穿隧介電層，則形成具有SNOS(silicon－nitride－oxide－silicon)結構之記憶體。SNOS結構之記憶體可以HCE從閘極注入載子以進行程式化，並以＋FN進行抹除；或者是以BBHH進行程式化，並以－FN進行抹除。或者是，當閘極為氮化鉭，電荷儲存層為氮化物，且閘極與電荷儲存層之間包括一氧化鋁層做為穿隧介電層，則形成具有TANOS結構之記憶體。TANOS結構之記憶體可以HCE進行程式化，並以BBHH或－FN進行抹除；或是以BBHH進行程式化，並以＋FN進行抹除。或者是，當閘極為多晶矽，電荷儲存層為氮化物，且閘極與電荷儲存層之間包括一ONO層做為穿隧介電層，則形成頂BE－SONOS(Top BE－SONOS)之堆疊結構。Top BE－SONOS結構之記憶體可以HCE進行程式化，並以＋FN進行抹除；或是以BBHH進行程式化，並以－FN進行抹除。或者是，當閘極為多晶矽，電荷儲存層為氮化物，且閘極與電荷儲存層之間包括一OSO層做為穿隧介電層，則形成具有SOSONOS結構之記憶體。SOSONOS結構之記憶體可以HCE進行程式化，並以＋FN進行抹除；或是以BBHH進行程式化，並以－FN進行抹除。或者是，當閘極為多晶矽，電荷儲存層為氮化物，且閘極與電荷儲存層之間包括一較薄之氧化物層做為穿隧介電層，則形成從閘極注入電子或電洞之SONOS結構的記憶體，其程式化與抹除方法與從通道注入電子或電洞之SONOS結構的記憶體相同。同樣的，上述所有實施例之阻擋層可以為一氧化鋁層或一氧化矽層，電荷儲存層可以為一氧化矽層或一氧化鋁層。同樣的，閘極與電荷儲存層之間的穿隧介電層也可以包括第一介電層、第二介電層及第三介電層。第三介電層設置於電荷儲存層上，第二介電層設置於第三介電層上，而第一介電層設置於第二介電層上。第一介電層、第二介電層及第三介電層之堆疊結構可以採用ONO層或OSO層。第一介電層之厚度可以小於20、位於5－20之間或小於15；第二介電層之厚度可以小於20或位於10－20之間；第三介電層之厚度可以小於35或位於15－35之間。
上述之多晶矽層14及井12a為一第一摻雜型，第一埋設擴散區BD1及第二埋設擴散區BD2為一第二摻雜型。例如，多晶矽層可以為P型，第一埋設擴散區BD1及第二埋設擴散區BD2為N＋型，井12a可以是P型井(P－Well)。或者是，多晶矽層可以為N型，第一埋設擴散區BD1及第二埋設擴散區BD2可以為P＋型，井12a可以是N型井(N－Well)。此外，記憶體10更包括一控制元件18及一矽基板17，控制元件18係設置於矽基板17及介電層11之間。其中，矽基板17為磊晶矽(Epi)，而控制元件18包括一互補式金氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)元件或一X/Y編碼器(Decoder)。所以，本實施例之記憶胞M係形成於矽基板17之上方，並非直接形成於矽基板17上。
基於本實施例之多晶矽層12可藉由導電栓塞16電性連接於至少一電壓，因此可將多餘的電荷載子藉由導電栓塞16排出，使多晶矽層12可以維持穩定的電位，在多晶矽層12及閘極G之間維持足夠的電壓差以進行記憶體的程式化或抹除。本實施例之記憶體10可以採用一熱載子電子(Hot Carrier Electron，HCE)注入法或一通道熱電子引發二次熱電子(Channel Hot electron Induced Secondary ELectron,CHISEL)注入法等具有區域性儲存特性(Localized trapping)之程式化方法進行記憶胞M的程式化動作，因此可以實現儲存雙位元(dual bit)之記憶胞。此外，本實施例之記憶體10可以採用一電洞穿隧抹除(Hole Tunneling Erase)法、一負富爾諾罕(negative Fowler－Nordheim，－FN)穿隧法或一帶對帶熱電洞(Band to Band Hot Hole，BBHH)注入法進行記憶胞M的抹除動作。其中，閘極G被施加－15伏特之電壓(Vg
)。另外，當本實施例之記憶體10儲存雙位元時，可以採用一反向讀出(Reverse Read)法進行記憶胞M的讀取動作。再者，本實施例之記憶體10可以採用虛接地陣列(Virtual Ground Array)的設計，且形成一非揮發性氮化物記憶體(Nonvolatile Nitride Memory)。又，本實施例之記憶體10可以為NOR型快閃記憶體，且記憶胞M可以為SONOS型記憶胞。
至於本實施例之記憶體的製造方法將附圖說明如後，但本實施例之技術並不侷限在此。
請參照第2A~2E圖，其繪示依照本發明一較佳實施例之記憶體的製程剖面圖。首先，如第2A圖所示，提供一介電層11。接著，形成一多晶矽層12於介電層11上，多晶矽層12之厚度約為600~3000。然後，形成一電荷儲存材料層39於多晶矽層12上，本實施例中係依序形成介電材料層23、一儲存材料層24及一阻擋材料層25。接著，依序形成一閘極材料層G1及一圖案化絕緣層26於電荷儲存材料層39上，也就是形成於阻擋材料層25上。其中，介電層11包括一內層介電層或一金屬層間介電層。此外，阻擋材料層25及儲存材料層24依序為一第一氧化物材料層及一第一氮化物材料層。另外，介電材料層23可以為一第二氧化物材料層。或者是，介電材料層23可以包括一第二氧化物材料層23a、一第二氮化物材料層23b及一第三氧化物材料層23c，第二氮化物材料層23b係形成於第二氧化物材料層23a及第三氧化物材料層23c之間，而形成BE－SONOS結構。再者，閘極材料層G1可以是另一多晶矽層。在本實施例中，本方法於提供介電層11之步驟中更包括以下子步驟：首先，提供一矽基板17。接著，形成一控制元件18於矽基板17上。然後，形成介電層11於矽基板17上，以覆蓋控制元件18。其中，矽基板17為磊晶矽，而控制元件18包括一互補式金氧化半導體元件或一X/Y編碼器。
接著，如第2B圖所示，依序去除部分之閘極材料層G1、阻擋材料層25、儲存材料層24及介電材料層23，以分別形成一閘極G、一阻擋層15、一電荷儲存層14及一穿隧介電層13以形成電荷儲存結構19。然後，定義多晶矽層12，以形成一第一埋設擴散區BD1及一第二埋設擴散區BD2，即形成兩條位元線(Bit Lines)。其中，上述之穿隧介電層13係可只包括一第二氧化層；或者是包括一第二氧化層13a、一第二氮化物層13b及一第三氧化物層13c，第二氮化物層13b係形成於第二氧化物層13a及第三氧化物層13c之間。此外，第一埋設擴散區BD1、第二埋設擴散區BD2、穿隧介電層13、電荷儲存層14、阻擋層15及閘極G形成一記憶胞M。另外，定義埋設擴散區於多晶矽層12內之步驟係以一離子植佈法完成。
然後，如第2C圖所示，形成一第一絕緣材料層27於部分之圖案化絕緣層26、第一埋設擴散區BD1及第二埋設擴散區BD2上。其中，先以高密度電漿(High Density Plasma，HDP)沈積法形成一整層之絕緣材料層，再以回蝕(Etch Back)法，例如使用氫氟酸(HF)削薄上述之整層的絕緣材料層，因此形成第一絕緣材料層27。此外，第一絕緣材料層27係於部分之圖案化絕緣層26上形成一三角形剖面結構。
接著，如第2D圖所示，去除圖案化絕緣層26，以形成一第二絕緣材料層27a於第一埋設擴散區BD1及第二埋設擴散區BD2上。然後，形成一字元線28於第二絕緣材料層27a及閘極G上，以電性連接於閘極G。其中，圖案化絕緣層26包括一氮化矽層。此外，去除圖案化絕緣層26之步驟係以一磷酸(Phosphoric Acid，H3
PO4
)浸泡法完成。
之後，如第2E圖所示，形成一井12a於多晶矽層12之表面。最後，形成一介電層30覆蓋記憶胞M，並形成一導電栓塞16，以電性連接於井12a，使多晶矽層12可電性連接於至少一電壓。同樣的，介電層30可以是一內層介電層或一金屬層間介電層。另外，亦可形成一導電栓塞17a，以電性連接於矽基板17。因此，記憶體10終告完成。
但本發明之實施例不限於此，如第3圖所示，其繪示本發明一較佳實施例之記憶體的堆疊結構剖面圖。介電層30覆蓋字元線28、電荷儲存結構19及多晶矽層12後，介電層30上可以再形成一第二多晶矽層42做為第二導體層，並依上述步驟形成一第二電荷儲存結構59於第二多晶矽層42上，並形成第三埋設擴散區BD3及第四埋設擴散區BD4相互隔開地設置於第二多晶矽層42之表面，並位於第二電荷儲存結構59之兩側，第三絕緣材料層57設置於埋設擴散區上。第二閘極G2設置於第二電荷儲存結構59上，並以字元線38電性連接第二閘極G2，上面再覆蓋介電層50，並形成導電栓塞36連接第二多晶矽層42之井42a以施加外接電壓，形成具有堆疊之記憶胞的記憶體20。同樣的，本實施例中電荷儲存結構59中亦包括穿隧介電層43、電荷儲存層44及阻擋層45。依此方式反覆進行，即可形成多層堆疊之三維記憶體結構，同時每一記憶胞可以儲存雙位元，大大增強記憶體之儲存密度。
此外，上述實施例之記憶體形成步驟中穿隧介電層13亦可為一氧化物層而成為具有SONOS結構之記憶體；或是穿隧介電層13為一OSO層而為具有SONOSOS結構之記憶體。而若是閘極為氮化鉭，阻擋層為氧化鋁且電荷儲存層為氮化物，則可形成TANOS結構之記憶體。
或者是，上述實施例之記憶體形成步驟中係依序形成阻擋材料層及儲存材料層，因此所形成之電荷儲存結構係從閘極端注入電子或電洞。此時若儲存材料層為氮化物而閘極為多晶矽，則形成具有SNOS結構之記憶體。若是儲存材料層上更包括一介電材料層，則所形成之電荷儲存結構更包括一穿隧介電層介於閘極與電荷儲存層之間。若穿隧介電層為一氧化物層，則形成閘極注入電子或電洞之SONOS結構記憶體；若是穿隧介電層為一ONO層，則形成Top BE－SONOS結構之記憶體；若是穿隧介電層為一OSO層，則形成具有SOSONOS結構之記憶體。
本發明上述實施例所揭露之記憶體及其製造方法，其介電層上多晶矽層電性連接至少一電壓的設計，可以使記憶胞形成於多晶矽層上。如此一來，本實施例之記憶體不僅可以採用渠道熱電子注入法或通道熱電子引發二次熱電子注入法進行多晶矽層上之記憶胞的程式化動作，更可採用電洞穿隧抹除法、負富爾諾罕穿隧法或帶對帶熱電洞進行記憶胞的抹除動作。因此，本實施例之記憶體可以依照多組介電層、多晶矽層及多晶矽層電性連接於至少一電壓的搭配設計，而依序往上堆疊多層記憶胞。所以，本實施例之記憶體可以增加記憶密度及容量，大大地提昇記憶體的實用性。
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20．．．記憶體
11、30、50．．．介電層
12、42．．．多晶矽層
12a、42a．．．井
13、43．．．穿隧介電層
13a．．．第二氧化物層
13b．．．第二氮化物層
13c．．．第三氧化物層
14、44．．．電荷儲存層
15、45．．．阻擋層
16、17a、36．．．導電栓塞
17．．．矽基板
18．．．控制元件
19、59．．．電荷儲存結構
23．．．介電材料層
23a．．．第二氧化物材料層
23b．．．第二氮化物材料層
23c．．．第三氧化物材料層
24．．．儲存材料層
25．．．阻擋材料層
26．．．圖案化絕緣層
27．．．第一絕緣材料層
27a．．．第二絕緣材料層
28、38．．．字元線
42．．．第二多晶矽層
57．．．第三絕緣材料層
59．．．第二電荷儲存結構
BD1．．．第一埋設擴散區
BD2．．．第二埋設擴散區
BD3．．．第三埋設擴散區
BD4．．．第四埋設擴散區
G．．．閘極
G1．．．閘極材料層
G2．．．第二閘極
M．．．記憶胞
第1圖繪示依照本發明一較佳實施例之記憶體的結構剖面圖。
第2A~2E圖繪示依照本發明一較佳實施例之記憶體的製程剖面圖。
第3圖繪示依照本發明一較佳實施例之記憶體的堆疊結構剖面圖。
10．．．記憶體
11、30．．．介電層
12．．．多晶矽層
12a．．．井
13．．．穿隧介電層
13a．．．第二氧化物層
13b．．．第二氮化物層
13c．．．第三氧化物層
14．．．電荷儲存層
15．．．阻擋層
16、17a．．．導電栓塞
17．．．矽基板
18．．．控制元件
19．．．電荷儲存結構
28．．．字元線
BD1．．．第一埋設擴散區
BD2．．．第二埋設擴散區
G．．．閘極
M．．．記憶胞
Claims (29)
- 一種記憶體，包括：一矽基板；一介電層；一控制元件，係設置於該矽基板及該介電層之間；一多晶矽層，係設置於該介電層上，該多晶矽層係電性連接於至少一外接電壓；一第一埋設擴散區及一第二埋設擴散區，係相互隔開地設置於該多晶矽層之表面；一電荷儲存結構，係設置於該多晶矽層上，並位於該第一埋設擴散區及該第二埋設擴散區之間，該電荷儲存結構包括一電荷儲存層，該電荷儲存層設置於該多晶矽層與一閘極之間；以及一導電栓塞(Plug)，係電性連接於該多晶矽層，用以供該多晶矽層電性連接於該外接電壓。
- 如申請專利範圍第1項所述之記憶體，更包括一井(Well)，係設置於該多晶矽層之表面，用以供該多晶矽層電性連接於該導電栓塞。
- 如申請專利範圍第1項所述之記憶體，其中該電荷儲存結構更包括一穿隧介電層鄰接於該電荷儲存層設置。
- 如申請專利範圍第3項所述之記憶體，其中該穿隧介電層包括一第三介電層、一第二介電層及一第一介電層，該第一介電層設置於該多晶矽層上，該第二介電層設 置於該第一介電層上，該第三介電層設置於該第二介電層上。
- 如申請專利範圍第4項所述之記憶體，其中該第一介電層之厚度小於20埃(angstroms,Å)。
- 如申請專利範圍第4項所述之記憶體，其中該第一介電層之厚度範圍位於5Å-20Å之間。
- 如申請專利範圍第4項所述之記憶體，其中該第一介電層之厚度小於15Å。
- 如申請專利範圍第4項所述之記憶體，其中該第二介電層之厚度小於20Å。
- 如申請專利範圍第4項所述之記憶體，其中該第二介電層之厚度範圍位於10Å-20Å之間。
- 如申請專利範圍第4項所述之記憶體，其中該第三介電層之厚度小於35Å。
- 如申請專利範圍第4項所述之記憶體，其中該第三介電層之厚度範圍位於15Å-35Å之間。
- 如申請專利範圍第3項所述之記憶體，其中該穿隧介電層係為一氧化物-氮化物-氧化物層(oxide-nitride-oxide,ONO)層、一氧化物-矽-氧化物(oxide-silicon-oxide,OSO)層或一氧化物層。
- 如申請專利範圍第1項所述之記憶體，其中該電荷儲存層係為一氮化矽層或一氧化鋁層。
- 如申請專利範圍第1項所述之記憶體，其中該電荷儲存結構更包括一阻擋層設置於該閘極與該電荷儲存 層之間，該阻擋層係為一氧化鋁層或一氧化矽層。
- 如申請專利範圍第1項所述之記憶體，其中該閘極之材料係為氮化鉭或多晶矽。
- 如申請專利範圍第1項所述之記憶體，更包括：一第二介電層，覆蓋該閘極、該電荷儲存結構及該多晶矽層；一第二多晶矽層，係設置於該第二介電層上，該第二多晶矽層係電性連接於至少一第二外接電壓；一第三埋設擴散區及一第四埋設擴散區，係相互隔開地設置於該第二多晶矽層之表面；一第二電荷儲存結構，係設置於該第二多晶矽層上，並位於該第三埋設擴散區及該第四埋設擴散區之間。
- 如申請專利範圍第1項所述之記憶體，其中該介電層包括一內層介電(InterLayer Dielectric，ILD)層或一金屬層間介電(InterMetallic Dielectric，IMD)層。
- 如申請專利範圍第1項所述之記憶體，其中該控制元件包括一互補式金氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)元件或一X/Y編碼器(Decoder)。
- 一種記憶體，包括：一矽基板；一介電層；一控制元件，係設置於該矽基板及該介電層之間；一多晶矽層，係設置於該介電層上，該多晶矽層係電 性連接於至少一電壓；一第一埋設擴散區及一第二埋設擴散區，係相互隔開地設置於該多晶矽層之表面；一電荷儲存結構，係設置於該多晶矽層上，並位於該第一埋設擴散區及該第二埋設擴散區之間，該電荷儲存結構包括一電荷儲存層，該電荷儲存層設置於該多晶矽層與一閘極之間；以及一導電栓塞(Plug)，係電性連接於該多晶矽層，用以供該多晶矽層電性連接於該電壓，其中該導電栓塞僅與一個該多晶矽層電性連接。
- 一種記憶體的製造方法，包括：提供一介電層；形成一多晶矽層於該介電層上；形成一閘極及一電荷儲存結構；定義該多晶矽層，以形成一第一埋設擴散區及一第二埋設擴散區；形成一第一絕緣材料層於該第一埋設擴散區及該第二埋設擴散區上；形成一第二絕緣材料層於該第一埋設擴散區及該第二埋設擴散區上；形成一字元線(Word Line)於該第二絕緣材料層及該閘極上，以電性連接於該閘極；形成一井於該多晶矽層之表面；以及形成一導電栓塞(Plug)，以電性連接於該井，使該多 晶矽層電性連接於至少一電壓，其中，該導電栓塞僅與一個該多晶矽層電性連接。
- 如申請專利範圍第20項所述之記憶體的製造方法，其中在形成該多晶矽層之步驟後，更包括：形成一電荷儲存材料層於該多晶矽層上；依序形成一閘極材料層及一圖案化絕緣層於該電荷儲存材料層上；以及依序去除部分之該閘極材料層及該電荷儲存材料層，以分別形成該閘極及該電荷儲存結構。
- 如申請專利範圍第20項所述之記憶體的製造方法，其中提供該介電層之步驟更包括：提供一矽基板；形成一控制元件於該矽基板上；以及形成該介電層於該矽基板上，以覆蓋該控制元件。
- 如申請專利範圍第22項所述之記憶體的製造方法，其中該控制元件包括一互補式金氧化半導體元件或一X/Y編碼器。
- 如申請專利範圍第21項所述之記憶體的製造方法，其中形成該電荷儲存結構之步驟更包括：形成一阻擋材料層及一儲存材料層；以及去除部分之該阻擋材料層及該儲存材料層，以形成一阻擋層及一電荷儲存層。
- 如申請專利範圍第21項所述之記憶體的製造方法，其中形成該電荷儲存結構之步驟更包括： 形成一介電材料層；以及去除部分之該介電材料層，以形成一穿隧介電層。
- 如申請專利範圍第21項所述之記憶體的製造方法，其中形成該電荷儲存結構之步驟更包括：形成一介電材料層、一儲存材料層及一阻擋材料層；以及去除部分之該介電材料層、該儲存材料層及該阻擋材料層，以形成一穿隧介電層、一電荷儲存層及一阻擋層。
- 如申請專利範圍第21項所述之記憶體的製造方法，其中更包括去除該圖案化絕緣層之步驟，且係以一磷酸(Phosphoric Acid，H3 PO4 )浸泡法完成。
- 如申請專利範圍第20項所述之記憶體的製造方法，其中形成該第一埋設擴散區及該第二埋設擴散區之步驟係以一離子植佈法完成。
- 如申請專利範圍第20項所述之記憶體的製造方法，其中該介電層包括一內層介電層或一金屬層間介電層。
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