KR100877483B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 제1산화막, 제1나이트라이드막, 제2산화막, 제2나이트라이드막 및 제3산화막을 포함하는 제1유전체막을 형성하는 단계; 상기 제1유전체막을 패터닝하여 유전체막 패턴을 형성하는 단계; 및 상기 유전체막 패턴 상에 제2폴리실리콘 패턴을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1 폴리실리콘 패턴; 상기 제1 폴리실리콘 패턴 상에 형성되고, 제1산화막 패턴, 제1나이트라이드막 패턴, 제2산화막 패턴, 제2나이트라이드막 패턴 및 제3산화막 패턴을 포함하는 유전체막 패턴; 및 상기 유전체막 패턴 상에 형성된 제2폴리실리콘 패턴을 포함한다.
플래시 메모리

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
그러나, 플래시 메모리 소자가 소형화되고, ONO막도 얇아짐에 따라, ONO막 형성시 발생하는 스트레스(stress)로 인한 데이터 유지(data retention)에 문제가 발생하여, 소자의 특성이 열화된다.
실시예는 플로팅 게이트와 제어 게이트 사이에 유전상수가 큰 유전막을 형성하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 제1산화막, 제1나이트라이드막, 제2산화막, 제2나이트라이드막 및 제3산화막을 포함하는 제1유전체막을 형성하는 단계; 상기 제1유전체막을 패터닝하여 유전체막 패턴을 형성하는 단계; 및 상기 유전체막 패턴 상에 제2폴리실리콘 패턴을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1 폴리실리콘 패턴; 상기 제1 폴리실리콘 패턴 상에 형성되고, 제1산화막 패턴, 제1나이트라이드막 패턴, 제2산화막 패턴, 제2나이트라이드막 패턴 및 제3산화막 패턴을 포함하는 유전체막 패턴; 및 상기 유전체막 패턴 상에 형성된 제2폴리실리콘 패턴을 포함한다.
실시예에 따른 플래시 메모리 소자 및 제조 방법은 유전체막(interpoly dielectric)의 EOT(Equivalent Oxide Thickness)를 효과적으로 낮춤으로써, 플래시 메모리 셀(cell)의 커플링 비(coupling ratio)를 향상시킬 수 있다.
또한, 플로팅 게이트(floating gate)와 접하는 나이트라이드에 열처리 공정을 진행하고, 스트레스(stress)의 발생을 최소화하여 데이터 유지(data retention) 특성을 향상시킴으로써, 플래시 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 제1산화막, 제1나이트라이드막, 제2산화막, 제2나이트라이드막 및 제3산화막을 포함하는 제1유전체막을 형성하는 단계; 상기 제1유전체막을 패터닝하여 유전체막 패턴을 형성하는 단계; 및 상기 유전체막 패턴 상에 제2폴리실리콘 패턴을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1 폴리실리콘 패턴; 상기 제1 폴리실리콘 패턴 상에 형성되고, 제1산화막 패턴, 제1나이트라이드막 패턴, 제2산화막 패턴, 제2나이트라이드막 패턴 및 제3산화막 패턴을 포함하는 유전체막 패턴; 및 상기 유전체막 패턴 상에 형성된 제2폴리실리콘 패턴을 포함한다.
이하, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재 되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 8은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 터널 산화막(20) 및 제1 폴리실리콘막(30)을 형성한다.
이어서, 도 2에 도시된 바와 같이, 상기 터널 산화막(20) 및 제1 폴리실리콘막(30)을 패터닝하여, 터널 산화막 패턴(25) 및 제1 폴리실리콘 패턴(35)을 형성한다.
상기 제1 폴리실리콘 패턴(35)은 플로팅 게이트가 될 수 있다.
그리고, 도 3에 도시된 바와 같이, 상기 터널 산화막 패턴(25) 및 제1 폴리실리콘 패턴(35)을 포함하는 상기 반도체 기판(10) 상에 제1나이트라이드막(40)을 형성한다.
이때, 상기 제1나이트라이드막(40)은 30~40 Å의 두께로 형성될 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 제1나이트라이드막(40)을 포함하는 상기 반도체 기판(10)에 제1열처리 공정을 진행하여, 제1유전체막(48)을 형성한다.
상기 제1열처리 공정은 RTP(Rapid Thermal process)에서 산소(O2) 가스 분위 기로 진행되며, 상기 제1열처리 공정으로 상기 제1나이트라이드막(40)의 상부와 하부가 산화된다.
상기 제1열처리 공정시, 상기 제1나이트라이드막(40)과 상기 제1폴리실리콘 패턴(35)이 접하는 부분까지 산소(oxygen)가 확산(diffusion)될 수 있도록 한다.
즉, 상기 제1열처리 공정으로 제1산화막(46), 제2나이트라이드막(44) 및 제2산화막(42)으로 이루어진 제1유전체막(48)이 형성된다.
그리고, 도 5에 도시된 바와 같이, 상기 제1유전체막(48) 상에 제3나이트라이드막(50)을 형성한다.
상기 제3나이트라이드막(50)은 플라즈마(plasma)를 이용하여 형성될 수 있으며, 60~80 Å의 두께로 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 제3나이트라이드막(50)을 포함하는 상기 반도체 기판(10)에 제2열처리 공정을 진행하여, 상기 제1유전체막(48) 상에 제2유전체막(56)을 형성한다.
상기 제2열처리 공정은 RTP에서 산소(O2) 가스 분위기로 진행되며, 상기 제2열처리 공정으로 상기 제3나이트라이드막(50)의 상부가 산화된다.
상기 제2열처리 공정시, 상기 제3나이트라이드막(50)의 상부만 산화되도록하며, 상기 제2열처리 공정으로 제4나이트라이드막(54) 및 제3산화막(52)으로 이루어진 제2유전체막(56)이 형성된다.
상기 제2유전체막(56)이 형성됨으로써, 상기 터널 산화막 패턴(25) 및 제1 폴리실리콘 패턴(35)을 포함하는 상기 반도체 기판(10) 상에는 제1산화막(46), 제2 나이트라이드막(44), 제2산화막(42), 제4나이트라이드막(54) 및 제3산화막(52)으로 이루어진 제3유전체막(60)이 형성된다.
상기 제3유전체막(60)은 상부와 하부를 절연하는 역할을 하며, 상기 제1 폴리실리콘막 패턴(35)은 상기 제3유전체막(60)에 의해 둘러싸여진다.
상기와 같이 형성된 상기 제3유전체막(60)은 종래의 ONO 유전체막보다 큰 유전상수를 가질 수 있다.
또한, 상기 제3유전체막(60)은 13~15 nm의 두께로 형성될 수 있다.
따라서, 유전체막(interpoly dielectric)의 EOT(Equivalent Oxide Thickness)를 효과적으로 낮출 수 있으며, 플래시 메모리 셀(cell)의 커플링 비(coupling ratio)를 향상시킬 수 있다.
또한, 제1폴리실리콘 패턴(35)인 플로팅 게이트(floating gate)와 접하는 나이트라이드에 열처리 공정을 진행하여, 스트레스(stress)의 발생을 최소화시킴으로써 데이터 유지(data retention) 특성을 향상시킬 수 있다.
그리고, 도 7에 도시된 바와 같이, 상기 제3유전체막(60) 상에 제2폴리실리콘막(70)을 형성한다.
이어서, 도 8에 도시된 바와 같이, 상기 제3유전체막(60) 및 제2폴리실리콘막(70)을 패터닝하여, 유전체막 패턴(67) 및 제2폴리실리콘 패턴(75)을 형성한다.
즉, 상기 반도체 기판(10) 상에는 터널 산화막 패턴(25), 제1 폴리실리콘 패턴(35), 유전체막 패턴(67) 및 제2 폴리실리콘 패턴(75)이 형성된 게이트(80)가 형성될 수 있다.
그리고, 상기 유전체막 패턴(67)은 제1산화막 패턴(65), 제2나이트라이드막 패턴(64), 제2산화막 패턴(63), 제4나이트라이드막 패턴(62) 및 제3산화막 패턴(61)을 포함한다.
상기 제2 폴리실리콘 패턴(75)은 제어 게이트이며, 하부에 형성된 제1 폴리실리콘 패턴(35)에 존재하는 전자를 여기시켜 충전(charging) 또는 방전(discharging)을 하도록 하는 바이어스 전압을 인가하는 역할을 한다.
이어서, 도시하지는 않았지만, 상기 게이트(80)의 측벽에 스페이서를 형성하고, 상기 반도체 기판(10)에 소스 및 드레인 영역을 형성할 수 있다.
도 8은 실시예에 따른 플래시 메모리 소자 단면도이다.
도 8에 도시된 바와 같이, 반도체 기판(10) 상에 게이트(80)가 형성된다.
상기 게이트(80)는 터널 산화막 패턴(25), 제1폴리실리콘 패턴(35), 유전체막 패턴(67) 및 제2폴리실리콘 패턴(75)을 포함한다.
상기 제1폴리실리콘 패턴(35)은 플로팅 게이트가 될 수 있다.
그리고, 상기 유전체막 패턴(67)은 제1산화막 패턴(65), 제2나이트라이드막 패턴(64), 제2산화막 패턴(63), 제4나이트라이드막 패턴(62) 및 제3산화막 패턴(61)을 포함한다.
상기 유전체막 패턴(67)은 상부와 하부를 절연하는 역할을 한다.
또한, 상기 유전체막 패턴(67)은 13~15 nm의 두께로 형성될 수 있다.
상기 제2 폴리실리콘 패턴(75)은 제어 게이트이며, 하부에 형성된 제1 폴리 실리콘 패턴(35)에 존재하는 전자를 여기시켜 충전(charging) 또는 방전(discharging)을 하도록 하는 바이어스 전압을 인가하는 역할을 한다.
이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자 및 제조 방법은 유전체막(interpoly dielectric)의 EOT(Equivalent Oxide Thickness)를 효과적으로 낮춤으로써, 플래시 메모리 셀(cell)의 커플링 비(coupling ratio)를 향상시킬 수 있다.
또한, 플로팅 게이트(floating gate)와 접하는 나이트라이드에 열처리 공정을 진행하고, 스트레스(stress)의 발생을 최소화하여 데이터 유지(data retention) 특성을 향상시킴으로써, 플래시 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.

Claims (8)

  1. 반도체 기판 상에 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계;
    상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 제1나이트라이드막을 형성하는 단계;
    상기 제1나이트라이드막 상부 및 하부에 제1산화막 및 제2산화막을 형성하여, 제1산화막, 제1나이트라이드막 및 제2산화막으로 이루어진 제1유전체막을 형성하는 단계;
    상기 제1유전체막 상에 제2나이트라이드막 및 제3산화막을 포함하는 제2유전체막을 형성하는 단계;
    상기 제1 및 제2유전체막을 패터닝하여 상기 제1폴리실리콘 패턴 상에 유전체막 패턴을 형성하는 단계; 및
    상기 유전체막 패턴 상에 제2폴리실리콘 패턴을 형성하는 단계를 포함하며,
    제1열처리 공정으로 상기 제1나이트라이드막의 상부와 하부에 제1산화막 및 제2산화막이 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1열처리 공정시, 상기 제1나이트라이드막과 상기 제1폴리실리콘 패턴이 접하는 부분까지 산소(oxygen)가 확산(diffusion)되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1열처리 공정은 RTP(Rapid Thermal Precess)에서 산소(O2)가스 분위기로 진행되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1유전체막 상에 제2나이트라이드막 및 제3산화막을 포함하는 제2유전체막을 형성하는 단계는,
    상기 제1유전체막 상에 제2나이트라이드막을 형성하는 단계; 및
    상기 반도체 기판에 제2열처리 공정을 진행하여, 상기 제2나이트라이드막 및 제3산화막으로 이루어진 제2유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 제2열처리 공정은 RTP(Rapid Thermal Precess)에서 산소(O2)가스 분위기로 진행되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 제2열처리 공정으로 상기 제2나이트라이드막의 상부에 제3산화막이 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  7. 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1 폴리실리콘 패턴;
    상기 제1 폴리실리콘 패턴 상에 형성되고, 제1산화막 패턴, 제1나이트라이드막 패턴, 제2산화막 패턴, 제2나이트라이드막 패턴 및 제3산화막 패턴을 포함하는 유전체막 패턴; 및
    상기 유전체막 패턴 상에 형성된 제2폴리실리콘 패턴을 포함하는 플래시 메모리 소자.
  8. 제 7항에 있어서,
    상기 유전체막 패턴은 13~15 nm의 두께로 형성된 것을 포함하는 플래시 메모리 소자.
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