KR20060011604A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트와 ONO 유전체간의 계면 특성을 향상시키기 위한 플래시 메모리 제조 방법을 제공하기 위한 것으로, 반도체 기판 상에 제1게이트 유전체를 형성하는 단계; 상기 제1게이트 유전체 상에 플로팅 게이트용 도핑된 폴리실리콘을 형성하는 단계; 상기 도핑된 폴리실리콘 상에 상기 도핑된 폴리실리콘내의 도펀트 손실 방지를 위한 도펀트손실방지막을 형성하는 단계; 상기 도펀트손실방지막 상에 ONO 구조의 제2게이트 유전체를 형성하는 단계; 및 상기 제2게이트 유전체 상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함한다.
플래시 메모리, 도펀트손실방지막, RTN, 퍼니스 애널링
Description
도 1은 종래 기술에 따른 플래시 메모리의 ONO 유전체 제조 방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 플래시 메모리의 ONO 유전체 제조 방법을 도시한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 유전체
23 : 제 1폴리실리콘 24 : 산화막
25 : 인 주입된 산화막 27 : 제 1산화막
26 : 도펀트손실방지막(실리콘옥시나이트라이드)
28 : 질화막 29 : 제 2산화막
30 : 제 2폴리실리콘 31 : 텅스텐실리사이드
본 발명은 플래시 메모리 소자 제조에 관한 것으로, 특히 플로팅 게이트와 ONO유전체 사이의 계면 특성 향상을 위한 플래시 메모리 소자 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 플래시 메모리(Flash Memory)소자에서의 셀 크기 감소는 충전용량의 감소를 야기시키고 있으며 이를 극복하기 위해서 ONO 유전체 두께의 박막화도 시도되고 있으나, 두께 감소에 따른 누설전류의 증가 및 파괴전압의 감소로 소자의 신뢰성 저하가 우려되고 있다. 따라서, 단순한 두께 박막화보다는 플로팅 게이트 폴리실리콘(floating gate Poly-Si)과 ONO 유전체의 계면처리, 또는 ONO 유전체 간의 계면 처리를 통한 계면 특성을 향상시키므로써 충전용량 및 파괴전압의 증가를 통해서 소자의 신뢰성을 향상시키는 방법들이 다각도로 연구되고 있다.
플래시 메모리 장치(flash memory device)는 전기적으로, 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치들과 비교할 경우, 프로그램 및 읽기 동작에 있어서 속도가 월등히 빠르기 때문에 빠른 처리 속도를 요구하는 사용자들로부터 많은 호응을 받고 있다. 플래시 메모리 장치에는 낸드형(NAND type)과 노어형(NOR type) 플래시 메모리 장치로 분류될 수 있다. 이중 노어형 플래시 메모리 장치의 셀 어레이는 하나의 비트 라인에 복수 개의 메모리 셀들이 병렬로 배열되는 구조를 갖는 반면에 낸드형 플래시 메모리 장치의 셀 어레이는 하나의 비트 라인에 복수 개의 메모리 셀들이 직렬로 배열되는 구조를 갖는다.
통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역과 인접한 채널 영역에서 플로팅 게이트로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 전자 주입은 소스 영역과 P형 반도체 기판을 접지시키고, 컨트롤 게이트 전극에 높은 고전압을 인가하고, 드레인 영역에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압을 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하(negative charge)가 플로팅 게이트에 충분히 축적되면, 플로팅 게이트에 축적된 (-)전하는 프로그램 된 플래시 메모리 셀의 드레쏠드 전압(threshold voltage)을 높이는 역할을 한다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 유전체 제조 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 절연막(12)을 형성하고, 플로팅 게이트 폴리실리콘(13), ONO유전체(17) (제 1산화막(14)/질화막(15)/제 2산화막(16)), 컨트롤 게이트 폴리실리콘(control gate)(18)을 차례로 형성한다. 컨트롤 게이트 폴리실리콘(18) 상에 텅스텐실리사이드(19)를 마지막으로 형성한다. 이 때, 플로팅 게이트 폴리실리콘(13) 내에는 인(P)이 함유되어 있다.
플로팅 게이트 폴리실리콘(13) 상에 ONO 공정을 진행하기 전에 세공 공정을 실시하는데, 이 때 불산(HF) 및 수산화암모늄(NH4OH)을 세정용액으로 사용한다.
그러나, 세정을 하면서 플로팅 게이트 폴리실리콘(13)의 표면으로부터 인(Phosphorous) 손실을 야기시키고 있으며, 따라서 플로팅게이트 폴리실리콘(13) 내의 공핍층(Depletion Layer) 증가 및 ONO 유전체와의 계면 특성의 열화로 인해 ONO 두께의 단순 박막화만으로는 소자의 신뢰성 있는 충전용량의 증가에는 한계를 나타내고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플로팅 게이트와 ONO 유전체간의 계면 특성을 향상시키기 위한 플래시 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 제1게이트 유전체를 형성하는 단계; 상기 제1게이트 유전체 상에 플로팅 게이트용 도핑된 폴리실리콘을 형성하는 단계; 상기 도핑된 폴리실리콘 상에 상기 도핑된 폴리실리콘내의 도펀트 손실 방지를 위한 도펀트손실방지막을 형성하는 단계; 상기 도펀트손실방지막 상에 ONO 구조의 제2게이트 유전체를 형성하는 단계; 및 상기 제2게이트 유전체 상에 컨트롤 게이트용 도전막을 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 플래시 메모리 소자의 유전체 제조 방법을 도시한 공정 단면도이다. 이를 참조하여 본 발명을 살펴본다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 유전체(22)을 형성하고, 제 1폴리실리콘(23) 상에 산화막(24)을 형성한다.
제 1폴리실리콘(23)은 플로팅 게이트이고, N타입 불순물인 인(Phosphorous)이 주입되어있다. 산화막(24)은 제 1폴리실리콘(23) 표면을 습식세정하여 1Å∼10Å의 두께로 형성한다. 이 산화막(24)은 ONO유전체의 제 1산화막(27) 증착 전에, 습식 세정의 마지막 단계에서 SC-1(NH4OH : H2O2 : DI = 1 : 4 : 20)의 조건으로 세정하면, H2O2의 산화력으로 인해 반도체 기판(21) 표면에 1Å∼10Å 내외의 얇은 화학적산화막(Chemical Oxide)이 형성된다. 이 때, 산화막(24) 형성은 습식 세정 방식 이외에도, 건식 산화 또는 습식 산화 방식으로도 형성이 가능하다.
도 2b에 도시된 바와 같이, 퍼니스 확산 공정으로서, PH3 도핑(doping)을 통해 인(Phosphorous)을 산화막(24)내에 파일-업(pile-up)시킨다. 퍼니스에서의 인(P) 주입시 공정 조건으로, 온도는 600℃∼800℃, 압력은 5T∼760T(대기압), 반응가스는 NH3, 유량은 100sccm∼3000sccm, 주입시간은 10min∼300min으로 진행한다. 반응 가스는 NH3외에도 N2O, NO이 적용가능하다.
산화막(24)에 주입된 인은 후속 공정을 통해서 제 1폴리실리콘(23)과 ONO 유전체의 제 1산화막(27)의 계면에 파일-업(pile-up)되면서, 제 1폴리실리콘(23)의 공핍층(Depletion Layer)을 감소시키고, 누설전류의 열화방지를 가능케한다.
누설전류는 절연물의 내부를 흐르는 성분과 표면을 따라 흐르는 성분이 있으며, 많은 절연물에서도 표면전류가 대부분을 차지한다. 소자의 특성을 저하시키는 요인이 되기도 한다. 주입된 인은 이러한 작용을 방지하는 역할을 한다.
도 2c에 도시된 바와 같이, 제 1폴리실리콘(23) 상에 인이 주입된 산화막(25)을 나타낸 것이다.
도 2d에 도시된 바와 같이, 인이 주입된 산화막(25)에 열적급속질화공정 (Rapid Thermal Nitrization; 이하 'RTN'이라 칭함)을 통해 산화막(25)을 실리콘옥시나이트라이드(SilisonOxyNitride)(26)막으로 바뀐다. 이 때, 형성된 실리콘옥시나이트라이드(26)는 하부의 플로팅 게이트 폴리실리콘(23)의 도펀트손실방지 역할을 한다. 열적급속질화공정(RTN)으로 산화막(25)을 질화시키는데, 800℃∼1000℃에서 10sec∼90sec, 압력은 100T∼760T (대기압) 동안 진행한다.
한편, RTN 대신에 도핑이 이루어진 퍼니스에서 인시튜로 질화공정이 가능한 바, 300℃∼600℃의 온도로 NH3 또는 N2/H2 가스 분위기에서 어닐링(annealing)시켜 질화시키는 것이 가능하다.
도 2e에 도시된 바와 같이, 산화막(25)이 급속열질화공정(RTN)을 통해 실리 콘옥시나이트라이드(26)로 형성된 것을 나타낸 공정 단면도이다.
이 때, 형성된 실리콘옥시나이트라이드(26)의 두께는 5Å∼15Å이다. 또한,실리콘옥시나이트라이드(26)는 습식 세정 방식으로 형성된 산화막(24)에 비해 유전율의 증가(산화막의 유전율 4, 실리콘옥시나이트라이드의 유전율 6) 및 후속의 ONO 유전체의 제 1산화막(27) 형성시에, 계면의 산화막층의 형성을 억제함으로써 터널링유효두께(Tunneling Effective thickness; 이하 'Teff'라 칭함)의 감소 효과에 의한 충전 용량의 증가를 가능하게 한다.
도 2f에 도시된 바와 같이, 실리콘옥시나이트라이드(26) 상에 제 1산화막(27), 질화막(28), 제 2산화막(29)를 차례로 적층하고, 제 2산화막(29) 상에 제 2폴리실리콘(30)을 적층한다. 제 2 폴리실리콘(30)은 컨트롤 게이트의 역할을 한다. 마지막으로, 제 2폴리실리콘(30)상에 텅스텐실리사이드(31)을 적층하고, 마스크 및 식각 방법을 통하여 게이트 패턴을 형성한다.
ONO 유전체로서 형성되는 제 1산화막(27), 제 3산화막(29)의 두께는 30Å∼100Å으로 형성한다. 또한 질화막 역시 30Å∼100Å의 두께로 형성한다. 제 1산화막 및 제 3산화막을 형성하는 방법으로 화학기상증착(Chemical Vapor Deposition; 'CVD'라 칭함) 이외에도, 건식산화와 습식산화 및 원자층증착(Atomic Layer Deposition; 'ALD'라 칭함)으로 형성하는 것이 가능하다.
전술한 바와 같이 이루어지는 본 발명에 의한 플래시 메모리 소자의 유전체는 ONO구조의 유전체 증착시 제 1산화막 증착의 전처리 과정으로서 도펀트손실방지 막을 형성하기 위해, 퍼니스(furnace)를 이용한 포스핀(PH3) 도핑 및 열적급속질화공정(RTN)을 적용한다. 따라서, 제 1폴리실리콘과 제 1산화막의 계면 특성을 향상시키고, 셀의 충전 용량 증가 및 누설전류를 감소시켜 소자의 신뢰성 향상을 가능하게 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 퍼니스 애널링 및 RTN 공정을 적용하여 도펀트손실방지막을 형성하여, 제 1전극과 ONO 유전체의 계면특성을 향상시킬 수 있는 효과가 있다.
또한, 셀의 충전용량 증가 및 누설전류의 감소를 가능케하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상에 제1게이트 유전체를 형성하는 단계;상기 제1게이트 유전체 상에 플로팅 게이트용 도핑된 폴리실리콘을 형성하는 단계;상기 도핑된 폴리실리콘 상에 상기 도핑된 폴리실리콘내의 도펀트 손실 방지를 위한 도펀트손실방지막을 형성하는 단계;상기 도펀트손실방지막 상에 ONO 구조의 제2게이트 유전체를 형성하는 단계; 및상기 제2게이트 유전체 상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
- 제 1항에 있어서,상기 도핑된 폴리실리콘 상에 도펀트손실방지막을 형성하는 단계는,도핑된 폴리실리콘의 표면에 산화막을 형성하는 단계;상기 도핑된 폴리실리콘과 상기 산화막의 계면에 퍼니스 확산을 통해 인을 파일-업 하는 단계;RTN 공정으로 상기 산화막을 실리콘옥시나이트라이드막으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조 방법.
- 제 1항에 있어서,상기 도핑된 폴리실리콘 상에 도펀트확산방지막을 형성하는 단계는,상기 도핑된 폴리실리콘의 표면에 산화막을 형성하는 단계;상기 도핑된 폴리실리콘과 상기 산화막의 계면에 퍼니스 확산을 통해 인을 파일-업하는 단계;인-시튜로 상기 산화막을 질화시켜 실리콘옥시나이트라이드막을 형성하는 단계를 포함하는 플래시 메모리 소자 제조 방법.
- 제 2항 또는 제 3항에 있어서,상기 산화막은 1Å∼10Å의 두께를 갖는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
- 제 2항 또는 제 3항에 있어서,상기 퍼니스 확산은 PH3를 반응가스로, 600℃∼800℃의 온도, 5T∼760T의 압력, 100sccm∼3000sccm의 유량, 10min∼300min의 조건으로 진행되는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
- 제 2항에 있어서,상기 RTN 공정은 NH3를 반응가스로, 800℃∼1000℃의 온도, 100T∼760T의 압력, 10sec∼90sec의 조건으로 진행되는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
- 제 2항 또는 제 3항에 있어서,상기 산화막을 형성하는 단계는, 습식 세정의 방법을 사용하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
- 제 2항 또는 제 3항에 있어서,상기 산화막을 형성하는 단계는, 건식 산화의 방법을 사용하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020040060519A KR20060011604A (ko) | 2004-07-30 | 2004-07-30 | 플래시 메모리 소자의 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877483B1 (ko) * | 2007-10-04 | 2009-01-07 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| KR101160017B1 (ko) * | 2010-11-18 | 2012-06-25 | 에스케이하이닉스 주식회사 | 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법 |
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-
2004
- 2004-07-30 KR KR1020040060519A patent/KR20060011604A/ko not_active Application Discontinuation
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