KR100940666B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성되며, 제1너비를 가지는 터널 산화막; 상기 터널 산화막 상에 형성된 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴; 상기 제1 및 제2폴리실리콘 패턴이 형성된 상기 터널 산화막 상에 형성된 유전체막 패턴; 제2너비를 가지며, 상기 유전체막 패턴 상에 형성된 제3폴리실리콘 패턴; 및 상기 제1, 제2, 제3폴리실리콘 패턴, 유전체막 패턴 및 터널 산화막 패턴의 측벽에 형성된 스페이서를 포함하며, 상기 제2너비는 제1너비보다 넓은 것을 포함한다.
비휘발성 메모리 소자

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and Manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
제어 게이트 형성을 위한 폴리실리콘 패터닝시, 오정렬(misalign)이 발생하여도 하부에 형성된 플로팅 게이트에 동일한 바이어스(bias)가 인가될 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성되며, 제1너비를 가지는 터널 산화막; 상기 터널 산화막 상에 형성된 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴; 상기 제1 및 제2폴리실리콘 패턴이 형성된 상기 터널 산화막 상에 형성된 유전체막 패턴; 제2너비를 가지며, 상기 유전체막 패턴 상에 형성된 제3폴리실리콘 패턴; 및 상기 제1, 제2, 제3폴리실리콘 패턴, 유전체막 패턴 및 터널 산화막 패턴의 측벽에 형성된 스페이서를 포함하며, 상기 제2너비는 제1너비보다 넓은 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1산화막 패턴을 형성하고, 상기 제1산화막 패턴 사이의 상기 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상의 상기 제1산화막 패턴 측벽에 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴을 형성하고, 상기 제1, 제2폴리실리콘 패턴 및 제1산화막 패턴 상에 유전체막 및 제2폴리실리콘을 형성하는 단계; 및 식각 공정을 진행하여, 상기 제1 및 제2폴리실리콘 패턴의 측벽에 제2산화막 패턴과 상기 제1, 제2폴리실리콘 패턴, 제2산화막 패턴 상에 유전체막 패턴 및 제3폴리실리콘 패턴을 형성하는 단계를 포함하며, 상기 제1, 제2폴리실리콘 패턴이 형성된 상기 제1산화막 패턴은 제1너비를 가지고, 제3폴리실리콘 패턴은 제2너비를 가지며, 제2너비는 제1너비보다 넓은 것을 포함한다.
실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 제어 게이트 형성을 위한 폴리실리콘 패터닝시, 하부에 형성된 플로팅 게이트의 너비보다 넓게 패터닝함으로써, 오정렬(misalign)이 발생하여도 하부에 형성된 플로팅 게이트에 동일한 바이어스(bias)가 인가될 수 있도록 제어 게이트를 형성할 수 있다.
따라서, 제어 게이트의 오정렬에 따른 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성되며, 제1너비를 가지는 터널 산화막; 상기 터널 산화막 상에 형성된 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴; 상기 제1 및 제2폴리실리콘 패턴이 형성된 상기 터널 산화막 상에 형성된 유전체막 패턴; 제2너비를 가지며, 상기 유전체막 패턴 상에 형성된 제3폴리실리콘 패턴; 및 상기 제1, 제2, 제3폴리실리콘 패턴, 유전체막 패턴 및 터널 산화막 패턴의 측벽에 형성된 스페이서를 포함하며, 상기 제2너비는 제1너비보다 넓은 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1산화막 패턴을 형성하고, 상기 제1산화막 패턴 사이의 상기 반도체 기판 상에 터널 산 화막을 형성하는 단계; 상기 터널 산화막 상의 상기 제1산화막 패턴 측벽에 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴을 형성하고, 상기 제1, 제2폴리실리콘 패턴 및 제1산화막 패턴 상에 유전체막 및 제2폴리실리콘을 형성하는 단계; 및 식각 공정을 진행하여, 상기 제1 및 제2폴리실리콘 패턴의 측벽에 제2산화막 패턴과 상기 제1, 제2폴리실리콘 패턴, 제2산화막 패턴 상에 유전체막 패턴 및 제3폴리실리콘 패턴을 형성하는 단계를 포함하며, 상기 제1, 제2폴리실리콘 패턴이 형성된 상기 제1산화막 패턴은 제1너비를 가지고, 제3폴리실리콘 패턴은 제2너비를 가지며, 제2너비는 제1너비보다 넓은 것을 포함한다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 9는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 제1산화막 패턴(12)을 형성한다.
상기 제1산화막 패턴(12)은 반도체 기판(10) 상에 제1산화막(미도시)을 형성한 후, 패터닝 공정으로 게이트가 형성될 영역을 제거하여 트렌치(5)를 형성함으로 써 형성될 수 있다.
상기 제1산화막 패턴(12)은 TEOS(tetraethly orthosilicate)로 형성될 수 있으며, 상기 트렌치(5)는 제1너비(A)로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 트렌치(5)의 바닥면인 상기 반도체 기판(10) 상에 터널 산화막(14)을 형성한다.
상기 터널 산화막(14)은 열 산화(thermal oxidation)공정을 진행하여 형성될 수 있으며, 제1너비(A)로 형성될 수 있다.
이어서, 도 3에 도시된 바와 같이, 제1산화막 패턴(12) 및 터널 산화막(14)이 형성된 상기 반도체 기판(10) 상에 제1폴리실리콘(20)을 형성한다.
그리고, 상기 제1폴리실리콘(20)에 이방성 식각을 진행하여, 도 4에 도시된 바와 같이, 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24)을 형성한다.
상기 이방성 식각으로 상기 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24)은 동시에 형성된다.
상기 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24)은 상기 제1산화막 패턴(12)의 측벽에 형성될 수 있으며, 상기 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24)의 사이에는 상기 터널 산화막(14)의 일부가 노출될 수 있다.
상기 제1 및 제2폴리실리콘 패턴(22, 24)은 플로팅 게이트(floating gate)이다.
이어서, 도 5에 도시된 바와 같이, 상기 제1산화막 패턴(12), 상기 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24) 상에 유전체막(26)을 형성한다.
상기 유전체막(26)은 제1옥사이드, 제1나이트라이드 및 제2옥사이드를 순차적으로 형성한 ONO(Oxide-Nitride-Oxide)막으로 형성될 수 있으며, 상부와 하부를 절연시키는 역할을 한다.
상기 유전체막(26)은 상기 제1폴리실리콘 패턴(22)과 제2폴리실리콘 패턴(24)의 사이에서 상기 터널 산화막(14)과 접할 수 있다.
실시예에서는 상기 유전체막(26)이 ONO막으로 형성되는 구조를 가지는 것으로 설명하고 있으나 이에 한정하지 않고, 상기 유전체막(26)은 제1옥사이드 및 제1나이트라이드의 ON(Oxide-Nitride) 구조를 가질 수도 있다.
그리고, 도 6에 도시된 바와 같이, 상기 유전체막(26) 상에 제2폴리실리콘(30)을 형성한다.
상기 제2폴리실리콘(30)은 제어 게이트(control gate)를 형성하기 위해 형성된다.
이어서, 도 7a에 도시된 바와 같이, 상기 제2폴리실리콘(30), 유전체막(26) 및 제1산화막 패턴(12)을 패터닝하여 제3폴리실리콘 패턴(35), 유전체막 패턴(28) 및 제2산화막 패턴(13)을 형성한다.
이때, 상기 제3폴리실리콘 패턴(35), 유전체막 패턴(28) 및 제2산화막 패턴(13)은 상기 제2폴리실리콘(30) 상에 제2너비(B)를 갖는 포토레지스트 패턴을 형성한 후, 식각 공정을 진행하여 형성할 수 있다.
상기 식각 공정으로, 상기 터널 산화막(14), 제1 및 제2폴리실리콘 패턴(22, 24)의 측벽에는 제2산화막 패턴(13)이 형성된다.
또한, 상기 터널 산화막(14), 제1, 제2폴리실리콘 패턴(22, 24) 및 제2산화막 패턴(13) 상에는 제2너비(B)를 가지는 상기 제1유전체막 패턴(28) 및 제3폴리실리콘 패턴(35)이 형성된다.
상기 제1유전체막 패턴(28)은 상기 제1폴리실리콘 패턴(22)과 제2폴리실리콘 패턴(24)의 사이에서 상기 터널 산화막(14)과 접하여 형성된다.
이때, 상기 제2너비(B)는 제1너비(A)보다 10~20 nm 크게 형성될 수 있다.
본 실시예에서는 상기 제3폴리실리콘 패턴(35)을 형성을 위한 패터닝시, 오정렬(misalign)이 발생해도 소자에 불량(fail)을 발생시키지 않도록 상기 제2너비(B)를 제1너비(A)보다 넓게 형성한다.
만약, 상기 제2너비(B)와 제1너비(A)를 동일하게 형성시킨 상태에서 오정렬이 발생하면, 오정렬된 제어 게이트는 하부에 형성된 상기 제1 및 제2폴리실리콘 패턴(22, 24)에 동일한 바이어스(bias)를 인가할 수 없어 소자의 불량(fail)이 발생하게 된다.
상기 제2폴리실리콘(30), 유전체막(26) 및 제1산화막 패턴(12)을 패터닝할 때, 정렬(align)이 정확하게 맞지 않으면, 도 7b에 도시된 바와 같이, 제4폴리실리콘 패턴(37)이 한쪽으로 치우치게 된다.
본 실시예에서는 상기 제4폴리실리콘 패턴(37)을 형성할 때, 10~20 nm의 여유분을 두었기 때문에 정렬이 정확하게 맞지 않아도 하부에 형성된 제1 및 제2폴리실리콘 패턴(22, 24)에 동일한 바이어스(bias)를 인가할 수 있게 된다.
그리고, 도 8에 도시된 바와 같이, 상기 반도체 기판(10)에 LDD(lightly doped drain) 영역(11)을 형성한다.
이어서, 도 9a에 도시된 바와 같이, 상기 제1, 제2, 제3폴리실리콘 패턴(22, 24, 35), 터널 산화막(14) 및 유전체막 패턴(28)의 측벽에 제1스페이서(19)를 형성하고, 소스 및 드레인 영역(21)을 형성한다.
상기 제1스페이서(19)는 제3옥사이드(17) 및 제2나이트라이드(18)의 ON(Oxide-Nitride) 구조로 형성될 수 있다.
정렬(align)이 정확하게 맞지 않았을 경우, 도 9b에 도시된 바와 같이, 상기 제1, 제2, 제4폴리실리콘 패턴(22, 24, 37), 터널 산화막(14) 및 제2유전체막 패턴(29)의 측벽에 제2스페이서(33)를 형성하고, 소스 및 드레인 영역(21)을 형성할 수 있다.
즉, 상기 제4폴리실리콘 패턴(37)이 한쪽으로 치우치더라도, 하부에 형성된 상기 제1 및 제2폴리실리콘 패턴(22, 24)에 동일한 바이어스를 인가할 수 있게 되어, 플래시 메모리 소자의 신뢰성이 향상된다.
상기 제2스페이서(33)는 제4옥사이드(31) 및 제3나이트라이드(32)의 ON(Oxide-Nitride) 구조로 형성될 수 있다.
그리고, 도시하지는 않았지만, 살리사이드 공정을 진행하여 콘택이 형성될 영역에 살리사이드층을 형성하고, 금속배선 공정을 진행하여 금속배선을 형성할 수 있다.
상기의 방법으로 제조된 플래시 메모리 소자는 제어 게이트인 제3폴리실리콘 패턴(35)의 하부에 형성된 상기 제1 및 제2폴리실리콘 패턴(22, 24)에 전자 또는 정공을 여기시키거나 방출시킴으로써 상기 제1 및 제2폴리실리콘 패턴(22, 24) 하부의 반도체 기판(10) 표면에 전위 장벽을 가변시킨다.
반도체 기판 표면에 전위 장벽을 가변시켜 전자의 흐름을 조절함으로써, 한 개의 셀(cell)에 총 4 비트(bit)(00, 01, 10 또는 11)의 메모리 소자를 구현할 수 있다.
도 9는 실시예에 따른 플래시 메모리 소자의 단면도이다.
도 9a는 상부의 제어게이트와 하부의 플로팅 게이트의 정렬(align)이 일치했을 때의 플래시 메모리 소자이며, 도 9b는 상부의 제어게이트와 하부의 플로팅 게이트의 정렬(align)이 일치하지 않았을 때의 플래시 메모리 소자이다.
도 9a에 도시된 바와 같이, 플래시 메모리 소자는 반도체 기판(10) 상에 형성된 터널 산화막(14); 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24); 유전체막 패턴(28); 제3폴리실리콘 패턴(35); 및 스페이서(19)를 포함한다.
상기 반도체 기판(10)에는 소스 및 드레인 영역(11)을 포함하며, 상기 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24)은 상기 터널 산화막(14) 상에 형성된다.
그리고, 상기 유전체막 패턴(28) 및 제3폴리실리콘 패턴(35)은 상기 제1 및 제2폴리실리콘 패턴(22, 24) 상에 차례로 위치하며, 상기 스페이서(19)는 상기 제1, 제2, 제3폴리실리콘 패턴(22, 24, 35), 유전체막 패턴(28) 및 터널 산화막(14)의 측벽에 형성된다.
상기 터널 산화막(14)은 제1너비(A)로 형성되고, 상기 제3폴리실리콘 패턴(35)은 제2너비(B)를 가지며, 상기 제2너비(B)는 제1너비(A)보다 넓게 형성된다.
그리고, 상기 유전체막 패턴(28)은 상기 제1 및 제2폴리실리콘 패턴(22, 24) 사이에서 상기 터널 산화막(14)과 일부가 접하여 형성된다.
상기 유전체막 패턴(28)도 상기 제3폴리실리콘 패턴(35)과 동일한 제2너비(B)를 가지고 형성될 수 있다.
그리고, 도 9b에 도시된 바와 같이, 상부의 제어게이트와 하부의 플로팅 게이트의 정렬(align)이 일치하지 않았을 때의 플래시 메모리 소자는 반도체 기판(10) 상에 형성된 터널 산화막(14); 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24); 유전체막 패턴(29); 제4폴리실리콘 패턴(37); 및 스페이서(33)를 포함한다.
이때, 상기 터널 산화막(14)은 제1너비(A)로 형성되고, 상기 제4폴리실리콘 패턴(37)은 제2너비(B)를 가지며, 상기 제2너비(B)는 제1너비(A)보다 넓게 형성된다.
따라서, 상부의 제어게이트와 하부의 플로팅 게이트의 정렬(align)이 일치하지 않았을 때에도, 제어게이트인 상기 제4폴리실리콘 패턴(37)으로 플로팅 게이트인 상기 제1폴리실리콘 패턴(22) 및 제2폴리실리콘 패턴(24)에 동일한 바이어스를 인가할 수 있게 되어, 플래시 메모리 소자의 신뢰성이 향상될 수 있다.
이상에서 설명한 플래시 메모리 소자 및 그 제조 방법은 제어 게이트 형성을 위한 폴리실리콘 패터닝시, 하부에 형성된 플로팅 게이트의 너비보다 넓게 패터닝 함으로써, 오정렬(misalign)이 발생하여도 하부에 형성된 플로팅 게이트에 동일한 바이어스(bias)가 인가될 수 있도록 제어 게이트를 형성할 수 있다.
따라서, 제어 게이트의 오정렬에 따른 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 9는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.

Claims (11)

  1. 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성되며, 제1너비를 가지는 터널 산화막;
    상기 터널 산화막 상에 형성된 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴;
    상기 제1 및 제2폴리실리콘 패턴이 형성된 상기 터널 산화막 상에 형성된 유전체막 패턴;
    제2너비를 가지며, 상기 유전체막 패턴 상에 형성된 제3폴리실리콘 패턴; 및
    상기 제1, 제2, 제3폴리실리콘 패턴, 유전체막 패턴 및 터널 산화막의 측벽에 형성된 스페이서를 포함하며,
    상기 제2너비는 제1너비보다 넓은 것을 포함하 며,
    상기 유전체막 패턴은 상기 제3폴리실리콘 패턴과 같은 너비를 가지고,
    상기 스페이서의 너비는 상기 터널 산화막의 너비보다 넓은 것을 포함하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 터널 산화막의 폭은 상기 유전체막 패턴보다 좁은 것을 포함하는 플래시 메모리 소자.
  3. 제 1항에 있어서,
    상기 제2너비는 제1너비보다 10~20 nm 넓은 것을 포함하는 플래시 메모리 소자.
  4. 제 1항에 있어서,
    상기 유전체막 패턴은 상기 제1 및 제2폴리실리콘 패턴 사이에서 상기 터널 산화막과 접하는 것을 포함하는 플래시 메모리 소자.
  5. 반도체 기판 상에 제1산화막 패턴을 형성하고, 상기 제1산화막 패턴 사이의 상기 반도체 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상의 상기 제1산화막 패턴 측벽에 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴을 형성하고, 상기 제1, 제2폴리실리콘 패턴 및 제1산화막 패턴 상에 유전체막 및 폴리실리콘막을 형성하는 단계;
    식각 공정을 진행하여, 상기 제1 및 제2폴리실리콘 패턴의 측벽에 제2산화막 패턴과 상기 제1, 제2폴리실리콘 패턴, 제2산화막 패턴 상에 유전체막 패턴 및 제3폴리실리콘 패턴을 형성하는 단계; 및
    상기 제1, 제2, 제3폴리실리콘 패턴, 유전체막 패턴 및 터널 산화막의 측벽에 스페이서를 형성하고, 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계;를 포함하며,
    상기 제1, 제2폴리실리콘 패턴이 형성된 상기 제1산화막 패턴은 제1너비를 가지고, 제3폴리실리콘 패턴은 제2너비를 가지며, 제2너비는 제1너비보다 넓은 것을 포함하며,
    상기 유전체막 패턴은 상기 제3폴리실리콘 패턴과 같은 너비를 가지고,
    상기 스페이서의 너비는 상기 터널 산화막의 너비보다 넓은 것을 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 터널 산화막의 폭은 상기 유전체막 패턴보다 좁은 것을 포함하는 플래시 메모리 소자의 제조 방법.
  7. 삭제
  8. 제 5항에 있어서,
    상기 제2너비는 제1너비보다 10~20 nm 넓은 것을 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 5항에 있어서,
    상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴은 동시에 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  10. 제 5항에 있어서,
    상기 터널 산화막 상의 상기 제1산화막 패턴 측벽에 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴 형성시,
    상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴 사이에 상기 터널 산화막이 노출되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  11. 제 5항에 있어서,
    상기 유전체막 패턴은 상기 제1 및 제2폴리실리콘 패턴 사이에서 상기 터널 산화막과 접하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
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