KR20110077414A - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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심천만
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Abstract

실시예에 따른 플래시 메모리 소자는 활성영역 및 소자분리영역을 포함하며, 상기 활성영역은 비트라인 영역과 소스 플레이트 영역을 포함하는 반도체 기판; 상기 비트라인 영역에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 배치되며, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 형성된 컨트롤 게이트 및 상기 플로팅 게이트 및 컨트롤 게이트의 측벽에 배치된 스페이서; 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 형성된 공통소스 불순물 영역; 상기 소스플레이트 영역의 상부와 상기 소스플레이트 영역과 인접한 소자분리막의 내부에 형성된 산화막 패턴; 및 상기 산화막 패턴 및 상기 컨트롤 게이트를 포함하는 반도체 기판 상에 형성된 층간절연막을 포함한다.
층간절연막, 보이드

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and Manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
최근 고집적화가 급솝히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있다.
플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트로 이루어지며, 집적도를 높이기 위해 소스를 공유하는 공통소스 컨택을 사용하고 있다.
상기 공통소스 컨택을 사용하기 위해서는 소자분리막에 채워진 절연물질을 모두 제거하고, 공통소스영역의 전기적 연결을 위해 이온주입층을 형성하게 된다.
그리고, 소자분리막에 채워진 절연물질을 모두 제거한 후, 후속 공정으로 층간절연막 및 컨택 형성시, 층간절연막에 의해 상기 소자분리막이 채워진다.
그러나, 소자분리막과 컨트롤 게이트 사이의 폭이 좁아 공통소스영역 상부에 층간절연막 형성시 보이드(void)가 형성된다.
이렇게 형성된 보이드는 공통소스영역에 공통소스 컨택 형성을 위한 텅스텐(W) 등의 금속물질을 매립할 때, 보이드로 금속물질이 확산(diffusion)되는 현상이 발생하여, 이와 인접한 셀의 소거(erase) 동작이 잘 되지 않는 현상이 발생한다.
실시예는 층간절연막 형성시 공통소스컨택과 인접한 영역에 보이드가 발생하지 않아 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 활성영역 및 소자분리영역을 포함하며, 상기 활성영역은 비트라인 영역과 소스 플레이트 영역을 포함하는 반도체 기판; 상기 비트라인 영역에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 배치되며, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 형성된 컨트롤 게이트 및 상기 플로팅 게이트 및 컨트롤 게이트의 측벽에 배치된 스페이서; 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 형성된 공통소스 불순물 영역; 상기 소스플레이트 영역의 상부와 상기 소스플레이트 영역과 인접한 소자분리막의 내부에 형성된 산화막 패턴; 및 상기 산화막 패턴 및 상기 컨트롤 게이트를 포함하는 반도체 기판 상에 형성된 층간절연막을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 비트라인 영역과 소스 플레이트 영역을 포함하는 활성영역 및 소자분리영역을 반도체 기판에 형성하는 단계; 상기 비트라인 영역에 플로팅 게이트를 형성하고, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 컨트롤 게이트를 형성하는 단계; 상기 소자분리영역 내부에 형성된 절연물질을 제거하고, 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 공통소스 불순물 영역을 형성하는 단계; 상기 플로팅 게이트와 컨트롤 게이트의 측벽에 스페이서를 형성하고, 동시에, 상기 소스 플레이트 및 상기 소스플레이트와 인접한 소자분리영역 내부에 산화막 패턴을 형성하는 단계; 및 상기 산화막이 형성된 상기 반도체 기판 상에 층간절연막을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는 활성영역 및 소자분리영역을 포함하며, 상기 활성영역은 비트라인 영역과 소스 플레이트 영역을 포함하는 반도체 기판; 상기 비트라인 영역에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 배치되며, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 형성된 컨트롤 게이트 및 상기 플로팅 게이트 및 컨트롤 게이트의 측벽에 배치된 스페이서; 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 형성된 공통소스 불순물 영역; 상기 공통소스 불순물 영역을 모두 덮도록 서로 다른 상기 컨트롤 게이트 사이에 배치된 산화막 패턴;및 상기 산화막 패턴 및 상기 컨트롤 게이트를 포함하는 반도체 기판 상에 형성된 층간절연막을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 비트라인 영역과 소스 플레이트 영역을 포함하는 활성영역 및 소자분리영역을 반도체 기판에 형성하는 단계; 상기 비트라인 영역에 플로팅 게이트를 형성하고, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 컨트롤 게이트를 형성하는 단계; 상기 소자분리영역 내부에 형성된 절연물질을 제거하고, 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 공통소스 불순물 영역을 형성하는 단계; 상기 플로팅 게이트와 컨트롤 게이트의 측벽에 스페이서를 형성하고, 동시에, 상기 공통소스 불순물 영역을 모두 덮 도록 서로 다른 상기 컨트롤 게이트 사이에 산화막 패턴을 형성하는 단계; 및 상기 산화막 패턴이 형성된 상기 반도체 기판 상에 층간절연막을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 소스 플레이트 및 소스 플레이트와 인접한 소자분리영역 내부에 산화막 패턴을 형성하여, 층간절연막 형성시 보이드가 발생하는 것을 방지할 수 있다.
따라서, 층간절연막 및 산화막 패턴을 관통하는 컨택홀을 형성하고, 상기 컨택홀을 매립하여 공통소스 컨택을 형성하여도, 텅스텐(W)과 같은 금속물질이 보이드 내부에는 유입되지 않는다.
이에, 금속물질이 보이드로 확산(diffusion)되지 않아, 보이드로 인한 소자의 불량이 발생하는 것을 방지할 수 있으며, 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 공통소스영역을 덮도록 산화막 패턴을 형성하여, 층간절연막 형성시 보이드가 발생하는 것을 방지할 수 있다.
따라서, 층간절연막 및 산화막 패턴을 관통하는 컨택홀을 형성하고, 컨택홀을 매립하여 공통소스 컨택을 형성할 때, 보이드에 의한 불량이 발생하는 것을 방지할 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 13은 제1실시예에 따른 플래시 메모리 제조 방법에 따른 공정 평면도 및 단면도이다.
우선, 도 1 내지 도 3에 도시된 바와 같이, 반도체 기판(100)에 활성영역(AA) 및 소자분리막(110)을 형성하고, 상기 활성영역(AA)에 메모리 게이트(200)를 형성한다.
도 2는 도 1의 X-X'의 단면도이며, 도 3은 도 1의 Y-Y'의 단면도이다.
상기 활성영역(AA)은 비트라인(bit line) 영역과 소스 플레이트(source plate) 영역을 포함하여 형성된다.
상기 소스 플레이트 영역은 16개 내지 64개의 비트라인 영역마다 하나씩 형 성된다.
상기 메모리 게이트(200)는 게이트 절연막(210), 플로팅 게이트(220), 유전체막(230) 및 컨트롤 게이트(240)의 적층으로 형성된다.
상기 유전체막(230)은 ONO(Oxide-Nitride-Oxide)의 적층으로 형성될 수 있다.
도면에는 도시되지 않았지만, 상기 메모리 게이트(200)는 게이트 절연층, 제1폴리실리콘막을 먼저 형성하여 패터닝하고, 패터닝된 게이트 절연층, 제1폴리실리콘막 상에 유전체층 및 제2폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있다.
이때, 상기 게이트 절연막(210)과 플로팅 게이트(220)는 비트라인 영역 상에만 형성될 수 있다.
그리고, 상기 컨트롤 게이트(240)는 상기 비트라인 영역과 소스 플레이트 영역을 가로지르도록 형성된다.
상기 컨트롤 게이트(240)는 워드라인(word line)이 될 수 있다.
또한, 상기 컨트롤 게이트(240)는 도 1에 도시된 바와 같이, 상기 소스플레이트 영역에서는 이후, 공통소스 컨택을 형성할 자리를 만들기 위해 구부러져 형성될 수 있다.
이어서, 도 4 내지 도 5에 도시된 바와 같이, 상기 컨트롤 게이트(240) 사이의 공통소스 영역이 노출되도록 제1포토레지스트 패턴(10)을 형성하고, 공통소스 영역의 상기 소자분리막(110) 내부의 절연물질을 제거한다.
상기 제1포토레지스트 패턴(10)은 드레인 컨택이 형성될 영역의 서로 다른 컨트롤 게이트(240) 사이에 배치되도록 형성되며, 공통소스 컨택이 형성될 영역의 서로 다른 컨트롤 게이트(240) 사이는 노출되도록 형성된다.
그리고, 상기 제1포토레지스트 패턴(10)을 마스크로 상기 공통소스 영역의 소자분리막(110) 내부에 형성된 절연물질을 제거한다.
즉, 도 5에 도시된 바와 같이, 상기 소자분리막(110) 내부의 절연물질이 제거되어, 트렌치(105)만 남겨진다.
그리고,상기 제1포토레지스트 패턴(10)을 마스크로 제1이온주입 공정을 진행하여, 상기 트렌치(105)의 내부 및 상기 반도체 기판(100) 상에 공통소스 불순물 영역(150)을 형성한다.
상기 공통소스 불순물 영역(150)은 이후 공통소스 컨택을 형성하여도, 공통소스 영역이 전기적으로 연결되도록 하기 위해 형성된다.
그리고, 도 6 내지 도 8에 도시된 바와 같이, 상기 반도체 기판(100)의 전면에 스페이서 형성을 위한 산화막(310)을 형성하고, 상기 산화막(310) 상에 제2포토레지스트 패턴(20)을 형성한다.
상기 제2포토레지스트 패턴(20)은 상기 소스 플레이트 영역과 상기 소스 플레이트 영역과 인접한 소자분리막의 일부를 덮도록 형성한다.
상기 산화막(310)을 형성할 때, 상기 제1식각공정시 노출된 상기 트렌치(105)의 내부에도 상기 산화막(310)이 채워진다.
이때, 상기 산화막(310)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)으로 형성되어, 상기 산화막(310)이 상기 트렌치(105)의 내부와 서로 다른 컨트롤 게이트(240)의 사이에도 보이드(void) 없이 채워질 수 있다.
이어서, 상기 제2포토레지스트 패턴(20)을 마스크로 상기 산화막(310)에 제2식각공정을 진행하여, 도 9 및 도 10에 도시된 바와 같이, 상기 메모리 게이트(200)의 측벽에 스페이서(300)를 형성한다.
이때, 상기 스페이서(300)의 형성과 동시에 상기 소스 플레이트 영역과 상기 소스 플레이트 영역과 인접한 소자분리막의 내부에는 산화막 패턴(315)이 남겨진다.
또한, 상기 소스 플레이트 영역과 인접한 소자분리막의 내부의 일부에 상기 산화막 패턴(315)이 남겨졌지만, 상기 소스 플레이트 영역과 인접한 소자분리막의 내부의 전체에 상기 산화막 패턴(315)이 남겨질 수도 있다.
즉, 상기 소스 플레이트 영역과 인접한 소자분리막에 상기 산화막 패턴(315)이 남겨진다.
그리고, 상기 반도체 기판(100)에 제2이온주입 공정을 진행하여, 드레인 영역(160)을 형성한다.
이때, 상기 드레인 영역(160)은 상기 메모리 게이트(200) 일측의 상기 반도체 기판(100)에 형성되며, 상기 공통소스 불순물 영역(150)은 상기 메모리 게이트(200) 타측의 반도체 기판(100)에 형성된다.
그리고, 도 11 내지 도 13에 도시된 바와 같이, 상기 반도체 기판(100) 상에 층간절연막(400)을 형성하고, 상기 층간절연막(400)에 드레인 컨택(500) 및 공통소 스 컨택(600)을 형성한다.
상기 층간절연막(400)은 HDP(High dedsity Plasma)를 이용한 절연막 또는 USG(Undoped Silica Glass)로 형성될 수 있다.
이때, 상기 층간절연막(400) 형성시, 공통소스 영역에는 보이드(550)가 형성될 수 있다.
즉, 상기 스페이서(300) 형성을 위한 산화막을 형성할 때는 고가의 LPCVD를 이용하여 형성하였지만, 상기 층간절연막(400)은 HDP를 이용한 절연막 또는 USG로 형성되기 때문에 상기 보이드(550)가 형성될 수 있다.
그러나, 상기 소스 플레이트 영역 및 상기 소스 플레이트 영역과 인접한 소자분리막에 상기 산화막 패턴(315)이 남겨져 있기 때문에 상기 보이드(550)는 상기 소스플레이트 영역과는 거리를 두고 이격되어 형성된다.
즉, 상기 보이드(550)는 이후 공통소스 컨택이 형성될 영역과는 거리를 두고 형성될 수 있다.
따라서, 상기 층간절연막(400) 및 산화막 패턴(315)을 관통하는 컨택홀을 형성하고, 상기 컨택홀을 매립하여 상기 공통소스 컨택(600)을 형성하여도, 텅스텐(W)과 같은 금속물질이 상기 보이드(550) 내부에는 유입되지 않는다.
이에, 금속물질이 상기 보이드(550)로 확산(diffusion)되지 않아, 상기 보이드(550)로 인한 소자의 불량이 발생하는 것을 방지할 수 있으며, 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 14 내지 도 21은 제2실시예에 따른 플래시 메모리 제조 방법에 따른 공정 평면도 및 단면도이다.
제2실시예에서 제1실시예와 동일한 구성에 대해서는 동일한 부호로 기재하며, 또한, 메모리 게이트(200)와 공통소스 불순물 영역(150)을 형성하는 과정은 제1실시예의 도 1 내지 도 5와 동일하여 이에 대한 내용은 생략하도록 한다.
우선, 도 14 내지 도 15에 도시된 바와 같이, 상기 반도체 기판(100)의 전면에 스페이서 형성을 위한 산화막(310)을 형성하고, 상기 산화막(310) 상에 제3포토레지스트 패턴(30)을 형성한다.
상기 제3포토레지스트 패턴(30)은 상기 소스 플레이트 영역과 비트라인 영역을 가로지르도록 상기 공통소스 영역을 모두 덮도록 형성될 수 있다.
상기 산화막(310)을 형성할 때, 상기 제1식각공정시 노출된 상기 트렌치(105)의 내부에도 상기 산화막(310)이 채워진다.
이때, 상기 산화막(310)은 저압 화학 기상 증착(LPCVD)으로 형성되어, 상기 산화막(310)이 상기 트렌치(105)의 내부와 서로 다른 컨트롤 게이트(240)의 사이에도 보이드(void) 없이 채워질 수 있다.
이어서, 상기 제3포토레지스트 패턴(30)을 마스크로 상기 산화막(310)에 제3식각공정을 진행하여, 도 17 및 도 18에 도시된 바와 같이, 상기 메모리 게이트(200)의 측벽에 스페이서(300)를 형성한다.
이때, 상기 스페이서(300)의 형성과 동시에 상기 공통 소스라인의 상부, 즉, 상기 공통소스 불순물 영역(150)의 상부에 산화막 패턴(315)이 형성된다.
또한, 상기 스페이서(300)는 상기 메모리 게이트(200)의 한쪽 측벽에만 형성될 수 있으며, 다른 한쪽 측벽에는 상기 산화막 패턴(315)이 남겨진다.
즉, 서로 다른 상기 메모리 게이트(200)의 사이를 채우면서, 상기 공통소스 영역을 덮도록 상기 산화막 패턴(315)이 형성된다.
그리고, 상기 반도체 기판(100)에 제2이온주입 공정을 진행하여, 드레인 영역(160)을 형성한다.
이때, 상기 드레인 영역(160)은 상기 메모리 게이트(200) 일측의 상기 반도체 기판(100)에 형성되며, 상기 공통소스 불순물 영역(150)은 상기 메모리 게이트(200) 타측의 반도체 기판(100)에 배치된다.
그리고, 도 19 내지 도 21에 도시된 바와 같이, 상기 반도체 기판(100) 상에 층간절연막(400)을 형성하고, 상기 층간절연막(400)에 드레인 컨택(500) 및 공통소스 컨택(600)을 형성한다.
상기 층간절연막(400)은 HDP(High dedsity Plasma)를 이용한 절연막 또는 USG(Undoped Silica Glass)로 형성될 수 있다.
이때, 상기 층간절연막(400) 형성시, 공통소스 영역에는 이미 트렌치 내부에 상기 산화막 패턴(315)이 채워져 있으므로 보이드가 형성되지 않는다.
따라서, 상기 층간절연막(400) 및 산화막 패턴(315)을 관통하는 컨택홀을 형성하고, 상기 컨택홀을 매립하여 상기 공통소스 컨택(600)을 형성할 때, 보이드에 의한 불량이 발생하는 것을 방지할 수 있다.
이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 소스 플레이트 및 소스 플레이트와 인접한 소자분리영역 내부에 산화막 패턴을 형성하여, 층간절연막 형성시 보이드가 발생하는 것을 방지할 수 있다.
따라서, 층간절연막 및 산화막 패턴을 관통하는 컨택홀을 형성하고, 상기 컨택홀을 매립하여 공통소스 컨택을 형성하여도, 텅스텐(W)과 같은 금속물질이 보이드 내부에는 유입되지 않는다.
이에, 금속물질이 보이드로 확산(diffusion)되지 않아, 보이드로 인한 소자의 불량이 발생하는 것을 방지할 수 있으며, 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 공통소스영역을 덮도록 산화막 패턴을 형성하여, 층간절연막 형성시 보이드가 발생하는 것을 방지할 수 있다.
따라서, 층간절연막 및 산화막 패턴을 관통하는 컨택홀을 형성하고, 컨택홀을 매립하여 공통소스 컨택을 형성할 때, 보이드에 의한 불량이 발생하는 것을 방지할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응 용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 13은 제1실시예에 따른 플래시 메모리 제조 방법에 따른 공정 평면도 및 단면도이다.
도 14 내지 도 21은 제2실시예에 따른 플래시 메모리 제조 방법에 따른 공정 평면도 및 단면도이다.

Claims (14)

  1. 활성영역 및 소자분리영역을 포함하며, 상기 활성영역은 비트라인 영역과 소스 플레이트 영역을 포함하는 반도체 기판;
    상기 비트라인 영역에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 배치되며, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 형성된 컨트롤 게이트 및 상기 플로팅 게이트 및 컨트롤 게이트의 측벽에 배치된 스페이서;
    서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 형성된 공통소스 불순물 영역;
    상기 소스플레이트 영역의 상부와 상기 소스플레이트 영역과 인접한 소자분리막의 내부에 형성된 산화막 패턴; 및
    상기 산화막 패턴 및 상기 컨트롤 게이트를 포함하는 반도체 기판 상에 형성된 층간절연막을 포함하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 비트라인 영역에서 상기 플로팅 게이트 일측의 반도체 기판에 배치된 드레인 영역; 및
    상기 플로팅 게이트 타측의 반도체 기판에 배치된 상기 공통소스 불순물 영역을 포함하는 플래시 메모리 소자.
  3. 제 2항에 있어서,
    상기 층간절연막을 관통하여 상기 드레인 영역과 전기적으로 연결된 드레인 컨택; 및
    상기 층간절연막 및 산화막 패턴을 관통하여 상기 공통소스 불순물 영역과 전기적으로 연결된 공통소스 컨택을 포함하는 플래시 메모리 소자.
  4. 비트라인 영역과 소스 플레이트 영역을 포함하는 활성영역 및 소자분리영역을 반도체 기판에 형성하는 단계;
    상기 비트라인 영역에 플로팅 게이트를 형성하고, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 컨트롤 게이트를 형성하는 단계;
    상기 소자분리영역 내부에 형성된 절연물질을 제거하고, 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 공통소스 불순물 영역을 형성하는 단계;
    상기 플로팅 게이트와 컨트롤 게이트의 측벽에 스페이서를 형성하고, 동시에, 상기 소스 플레이트 및 상기 소스플레이트와 인접한 소자분리영역 내부에 산화막 패턴을 형성하는 단계; 및
    상기 산화막이 형성된 상기 반도체 기판 상에 층간절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 산화막 패턴을 형성하는 단계는,
    상기 공통소스 불순물 영역이 형성된 상기 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 소스 플레이트 및 상기 소스 플레이트와 인접한 소자분리영역을 덮는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 상기 산화막에 전면식각을 진행하여, 상기 플로팅 게이트와 컨트롤 게이트의 측벽에 스페이서를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 스페이서를 형성한 후,
    상기 비트라인 영역에서 상기 플로팅 게이트 일측의 반도체 기판에 배치된 드레인 영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 층간절연막을 관통하여 상기 드레인 영역과 전기적으로 연결된 드레인 컨택 및 상기 층간절연막과 산화막을 관통하여 상기 공통소스 불순물 영역과 전기적으로 연결된 공통소스 컨택을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 활성영역 및 소자분리영역을 포함하며, 상기 활성영역은 비트라인 영역과 소 스 플레이트 영역을 포함하는 반도체 기판;
    상기 비트라인 영역에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 배치되며, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 형성된 컨트롤 게이트 및 상기 플로팅 게이트 및 컨트롤 게이트의 측벽에 배치된 스페이서;
    서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 형성된 공통소스 불순물 영역;
    상기 공통소스 불순물 영역을 모두 덮도록 서로 다른 상기 컨트롤 게이트 사이에 배치된 산화막 패턴;및
    상기 산화막 패턴 및 상기 컨트롤 게이트를 포함하는 반도체 기판 상에 형성된 층간절연막을 포함하는 플래시 메모리 소자.
  9. 제 8항에 있어서,
    상기 비트라인 영역에서 상기 플로팅 게이트 일측의 반도체 기판에 배치된 드레인 영역; 및
    상기 플로팅 게이트 타측의 반도체 기판에 배치된 상기 공통소스 불순물 영역을 포함하는 플래시 메모리 소자.
  10. 제 9항에 있어서,
    상기 층간절연막을 관통하여 상기 드레인 영역과 전기적으로 연결된 드레인 컨택; 및
    상기 층간절연막 및 산화막 패턴을 관통하여 상기 공통소스 불순물 영역과 전기적으로 연결된 공통소스 컨택을 포함하는 플래시 메모리 소자.
  11. 비트라인 영역과 소스 플레이트 영역을 포함하는 활성영역 및 소자분리영역을 반도체 기판에 형성하는 단계;
    상기 비트라인 영역에 플로팅 게이트를 형성하고, 상기 비트라인 영역과 소스 플레이트 영역을 가로질러 컨트롤 게이트를 형성하는 단계;
    상기 소자분리영역 내부에 형성된 절연물질을 제거하고, 서로 다른 상기 컨트롤 게이트 사이의 반도체 기판에 공통소스 불순물 영역을 형성하는 단계;
    상기 플로팅 게이트와 컨트롤 게이트의 측벽에 스페이서를 형성하고, 동시에, 상기 공통소스 불순물 영역을 모두 덮도록 서로 다른 상기 컨트롤 게이트 사이에 산화막 패턴을 형성하는 단계; 및
    상기 산화막 패턴이 형성된 상기 반도체 기판 상에 층간절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 산화막 패턴을 형성하는 단계는,
    상기 공통소스 불순물 영역이 형성된 상기 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 공통소스 불순물 영역을 모두 덮도록 서로 다른 상기 컨트롤 게이트 사 이에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 상기 산화막에 전면식각을 진행하여, 상기 플로팅 게이트와 컨트롤 게이트의 측벽에 스페이서를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  13. 제 12항에 있어서,
    상기 스페이서를 형성한 후,
    상기 비트라인 영역에서 상기 플로팅 게이트 일측의 반도체 기판에 배치된 드레인 영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 층간절연막을 관통하여 상기 드레인 영역과 전기적으로 연결된 드레인 컨택 및 상기 층간절연막과 산화막 패턴을 관통하여 상기 공통소스 불순물 영역과 전기적으로 연결된 공통소스 컨택을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
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