KR20100080237A - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자는 소스 플레이트 및 비트라인 영역이 정의된 반도체 기판에 형성된 소자분리막 및 활성영역(active area); 상기 비트라인 영역의 활성영역 상에 형성된 메모리 게이트; 상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 형성된 제어게이트; 상기 활성영역을 가로지르며, 상기 제어게이트의 양쪽에 배치되는 공통 소스 영역 및 드레인 영역; 및 상기 반도체 기판의 공통 소스 영역 상에 형성된 공통 소스라인 컨택을 포함하며, 공통 소스라인 컨택이 형성되는 영역의 활성영역인 상기 소스 플레이트는 상기 비트라인 영역의 활성영역과 동일한 간격으로 형성되며, 상기 제어게이트는 소스 플레이트 및 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역을 가로지르도록 형성된 것을 포함한다.
Figure P1020080138884
비휘발성 메모리 소자

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, 플로팅 게이트(floating gate)를 사용하는 스택 게이트 타입(stack gate type)과 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
플래시 메모리 소자는 좁은 영역에 단위 셀을 밀집시켜야 경쟁력을 얻을 수 있어, 소스(source)에 각각 컨택(contact)을 형성하기 보다는 공통 소스 라인(common source line)을 형성하여 사용한다.
이때, 공통 소스 라인은 비트라인(bit line)보다 크게 형성하고 있으나, 불규칙한 크기를 가지는 라인으로 인해 인접한 비트라인의 형성시 영향을 미치기 때문에, 균일한 패턴 형성이 어려워진다.
또한, 공통 소스라인 컨택이 형성되는 영역에서 제어게이트는 굴곡(bend)이 지도록 형성되어, 이웃하는 제어게이트와 브릿지(bridge)가 발생할 수 있다.
또한, 워드라인 컨택은 제어게이트의 양 끝에만 형성되어 있어, 소거(erase) 동작을 할 때 제어게이트에 전압강하가 발생하여 동일한 소거 동작이 되지 않을 수도 있다.
실시예는 비트라인과 동일한 간격으로 공통소스라인을 형성하여 메모리 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 소스 플레이트 및 비트라인 영역이 정의된 반도체 기판에 형성된 소자분리막 및 활성영역(active area); 상기 비트라인 영역의 활성영역 상에 형성된 메모리 게이트; 상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 형성된 제어게이트; 상기 활성영역을 가로지르며, 상기 제어게이트의 양쪽에 배치되는 공통 소스 영역 및 드레인 영역; 및 상기 반도체 기판의 공통 소스 영역 상에 형성된 공통 소스라인 컨택을 포함하며, 공통 소스라인 컨택이 형성되는 영역의 활성영역인 상기 소스 플레이트는 상기 비트라인 영역의 활성영역과 동일한 간격으로 형성되며, 상기 제어게이트는 소스 플레이트 및 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역을 가로지르도록 형성된 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 플레이트 및 비트라인 영역이 정의된 반도체 기판에 소자분리막을 형성하여 활성영역(active area)을 정의하는 단계; 상기 비트라인 영역의 활성영역 상에 메모리 게이트를 형성하는 단계; 상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 제어게이트를 형성하는 단계; 상기 활성영역을 가로지르며, 상기 제어게이트 양쪽의 상기 반도체 기판에 공통 소스 영역 및 드레인 영역을 형성하는 단계; 및 상기 반도체 기판에 상기 공 통 소스 영역 상에 공통 소스라인 컨택을 형성하는 단계를 포함하며, 상기 공통 소스라인 컨택이 형성되는 영역의 활성영역인 상기 소스 플레이트는 상기 비트라인 영역의 활성영역과 동일한 간격으로 형성되며, 상기 제어게이트는 소스 플레이트 및 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역을 가로지르도록 형성된 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 컨택이 형성되는 소스 플레이트(source plate)도 비트라인 영역과 동일한 간격으로 활성영역을 형성하여 소스 플레이트와 인접한 비트 라인의 변동폭을 줄일 수 있다.
또한, 제어게이트가 굴곡지지 않은 직선의 형태로 형성되므로, 이웃하는 제어게이트와의 브리지(bridge)가 발생하는 것을 방지할 수 있으며, 균일한 선폭으로 제어게이트가 형성되어, 균일한 셀(cell) 특성을 얻을 수 있다.
또한, 워드라인 컨택은 상부의 금속배선와 연결되어, 동시에 모든 제어게이트로 전압이 인가되어, 제어게이트의 전압강하 없이 전압을 인가할 수 있어, 메모리 소자의 특성을 안정화시킬 수 있다.
또한, 소스 플레이트의 활성영역과 비트라인 영역의 활성영역의 간격이 동일하므로, 마스크(mask)의 제작이 간단해지며, 소자분리막 형성을 위한 절연물질의 갭필(gap-fill)에 용이할 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 3은 실시예에 따른 플래시 메모리 소자이며, 도 4는 도 3의 X-X', Y-Y'의 측단면도를 도시한 것이다.
도 3 내지 도 4에 도시된 바와 같이, 실시예에 따른 플래시 메모리 소자는 소스 플레이트(B) 및 비트라인 영역(A)이 정의된 반도체 기판(100)에 형성된 소자분리막(5) 및 활성영역(active area; 10); 비트라인 영역(B)의 활성영역(10) 상에 형성된 메모리 게이트; 메모리 게이트를 포함하는 반도체 기판(100) 상에 형성된 제어게이트(20); 활성영역(10)을 가로지르며, 제어게이트(10)의 양쪽에 배치되는 공통 소스 영역(C) 및 드레인 영역(D); 및 반도체 기판(100)의 공통 소스 영역(C) 상에 형성된 공통 소스라인 컨택(40)을 포함하며, 공통 소스라인 컨택(40)이 형성되는 영역의 활성영역인 소스 플레이트(B)는 비트라인 영역(A)의 활성영역과 동일한 간격으로 형성되며, 제어게이트(20)는 소스 플레이트(B) 및 소스 플레이트(B)의 양쪽에 배치된 비트라인 영역(A)을 가로지르도록 형성된 것을 포함한다.
이하, 도 1 내지 도 4를 참조로 하여, 플래시 메모리 소자의 제조 방법을 설명하도록 한다.
도 1 내지 도 3은 실시예에 따른 플래시 메모리 소자의 공정 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판(100)에 소자분리막(5)을 형성하여 활성영역(10)을 정의한다.
소자분리막(5)은 반도체 기판(100)에 트렌치를 형성한 후, 절연물질을 매립하여 형성할 수 있다.
이때, 공통 소스 라인 컨택(common source line contact)이 형성되는 활성영역(10)인 소스 플레이트(B)는 비트라인(bit line) 영역(A)의 활성 영역(10)과 동일한 간격으로 형성될 수 있다.
소스 플레이트(B)의 활성영역과 비트라인 영역(A)의 활성영역의 간격이 동일하므로, 마스크(mask)의 제작이 간단해지며, 소자분리막 형성을 위한 절연물질의 매립이 용이해 질 수 있다.
비트라인 영역(A)은 복수개의 활성영역(10)이 반복되어 형성되며, 서로 다른 비트라인 영역(A) 사이에 소스 플레이트(B)가 배치되는 구조를 가진다.
그리고, 도시하지는 않았지만, 활성영역(10)을 정의하기 위한 소자분리막(5)을 형성한 후, 반도체 기판(100)에 터널 산화막 및 플로팅 게이트를 형성하여 메모리 게이트(memory gate)를 형성할 수 있다.
메모리 게이트는 스택 게이트 타입(stack gate type)일 때는 폴리실리콘으로 형성된 플로팅 게이트(floating gate)가 형성될 수 있다.
그러나, 메모리 게이트는 이에 한정되지 않고, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 타입의 메모리 구조로 형성될 수도 있다.
이어서, 도 2에 도시된 바와 같이, 메모리 게이트가 형성된 반도체 기판(100) 상에 제어게이트(control gate, 20)를 형성하고, 이온주입 공정을 진행하여 반도체 기판(100)에 공통 소스 영역(C) 및 드레인 영역(D)을 형성한다.
제어게이트(20)는 폴리실리콘(polysilicon)으로 형성될 수 있으며, 활성영역(10)과 교차하도록 형성될 수 있다.
제어게이트(20)는 소스 플레이트(B)를 중심으로 양쪽에 배치된 서로 다른 비트라인 영역(A)을 가로지르도록 형성된다.
즉, 제어게이트(20)는 하나의 소스 플레이트(B)에 대하여 2개의 비트라인 영역(A)을 가로지르도록 형성되며, 워드라인(word line) 방향으로 제어게이트(20)는 복수개가 형성될 수 있다.
이때, 동일한 워드라인에 형성되는 서로 다른 제어게이트(20)는 또 다른 소스 플레이트(B)를 기준으로 분리되도록 형성된다.
그리고, 드레인 영역(D) 또는 공통 소스 영역(C)을 중심으로 분리되어 평행하게 형성되고, 서로 이웃하는 제어게이트(20)는 2개의 비트라인 영역(A) 중 1개의 비트라인 영역(A)과 중첩되도록 형성될 수 있다.
즉, 제1제어게이트(20a)와 제2제어게이트(20b)는 드레인 영역(D) 또는 공통 소스 영역(C)을 중심으로 평행하게 형성되고, 1개의 비트라인 영역(A)이 중첩되도 록 형성된다.
또한, 종래에는 공통 소스라인 컨택이 형성되는 영역에서 제어게이트(20)에 굴곡(bend)이 지게 형성하였지만, 본 실시예에서는 굴곡이 지지 않고, 비트라인 영역(A) 및 소스 플레이트(B)와 교차하는 직선의 형태로 형성될 수 있다.
즉, 제어게이트(20)가 굴곡지지 않은 직선의 형태로 형성되므로, 이웃하는 제어게이트와의 브리지(bridge)가 발생하는 것을 방지할 수 있으며, 균일한 선폭으로 제어게이트(20)가 형성되어, 균일한 셀(cell) 특성을 얻을 수 있다.
이어서, 도 3에 도시된 바와 같이, 반도체 기판(100)의 소스 플레이트(B)에 공통 소스라인 컨택(40), 워드라인(word line) 컨택(30) 및 드레인 컨택(50)을 형성한다.
공통 소스라인 컨택(40), 워드라인 컨택(30) 및 드레인 컨택(50)은 반도체 기판(100) 상에 층간절연막을 형성한 후, 컨택 형성 공정을 진행하여 형성할 수 있다.
워드라인 컨택(30)은 제어게이트(20)와 교차하는 소스 플레이트(B)의 활성영역(10) 중 어느 하나에 형성될 수 있으며, 제어게이트(20)와 연결된다.
공통 소스라인 컨택(40)은 소스 플레이트(B)와 공통 소스 영역(C)이 교차하는 지점의 활성영역(10)에 형성된다.
이때, 공통 소스라인 컨택(40)은 제어게이트(20)가 형성된 소스 플레이트(B)의 활성영역(10)과는 서로 다른 활성영역(10)에 형성될 수 있다.
즉, 소스 플레이트(B)에는 공통 소스라인 컨택(40)과 워드라인 컨택(30)이 형성되나, 서로 다른 활성영역(10) 상에 형성될 수 있다.
그리고, 워드라인 컨택(30)은 제어게이트(20)마다 각각 형성될 수 있다.
즉, 하나의 워드라인에는 2개의 비트라인 영역(A)을 제어(control)할 수 있는 복수개의 제어게이트(20)가 형성되며, 복수개의 제어게이트(20)에는 각각 워드라인 컨택(30)이 형성된다.
이때, 서로 평행하게 이웃하는 제어게이트(20)는 1개의 비트라인 영역(A)만 중첩되어 형성되므로, 제어게이트(20)에 형성되는 워드라인 컨택(30)은 서로 평행하게 이웃하는 제어게이트(20)에 형성된 워드라인 컨택과는 서로 다른 소스 플레이트(B)의 제어게이트(20)에 형성된다.
즉, 제1제어게이트(20a)에 형성된 워드라인 컨택(30)과 제2제어게이트(20b)에 형성된 워드라인 컨택(30)은 서로 다른 소스 플레이트(B)에 위치한다.
드레인 컨택(50)은 드레인 영역(D)과 교차되는 비트라인 영역(A)에 형성된다.
그리고, 도시하지는 않았지만, 공통 소스라인 컨택(40)과 워드라인 컨택(30)은 이후 형성되는 금속배선층의 금속배선과 연결시킬 수 있다.
즉, 워드라인 컨택(30)은 상부의 금속배선와 연결되어, 동일 워드라인에 위치한 모든 제어게이트(20)로 동시에 전압이 인가되어, 제어게이트(20)의 전압강하 없이 전압을 인가할 수 있어, 섹터(sector)내의 셀(cell)을 동일한 바이어스(bias)로 소거(erase)할 수 있다.
도 4a와 도 4b는 도 3의 X-X', Y-Y'의 측단면도를 도시한 것이다.
도 4a는 도 3의 X-X'의 측단면도를 도시한 것으로, 도 4a에 도시된 바와 같이, 비트라인 영역(A)와 소스 플레이트(B)가 정의된 반도체 기판(100)에 소자분리막(5)이 형성된다.
그리고, 비트라인 영역(A)에는 터널 산화막(11), 플로팅 게이트(13), 유전체막(15) 및 제어게이트(20)가 형성되며, 소스 플레이트(B)에는 제어게이트(20) 및 층간절연막(60)에 형성된 워드라인 컨택(30)이 형성된다.
또한, 도 4b는 도 3의 Y-Y'의 측단면도를 도시한 것으로, 도 4b에 도시된 바와 같이, 반도체 기판(100)에 터널 산화막(11), 플로팅 게이트(13), 유전체막(15) 및 제어게이트(20)가 형성된다.
그리고, 공통 소스 영역(C)에는 제1불순물 영역(1)이 형성되고, 드레인 영역(D)에는 제2불순물 영역(2)이 형성된다.
유전체막(15)은 ONO(Oxide-Nitride-Oxide)층으로 형성될 수 있으며, 플로팅 게이트(13) 및 제어게이트(20)는 폴리실리콘으로 형성될 수 있다.
또한, 드레인 영역(D)에는 층간절연막(60)에 형성된 드레인 컨택(50)이 형성된다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 컨택이 형성되는 소스 플레이트(source plate)도 비트라인 영역과 동일한 간격으로 활성영역을 형성하여 소스 플레이트와 인접한 비트 라인의 변동폭을 줄일 수 있다.
또한, 제어게이트가 굴곡지지 않은 직선의 형태로 형성되므로, 이웃하는 제어게이트와의 브리지(bridge)가 발생하는 것을 방지할 수 있으며, 균일한 선폭으로 제어게이트가 형성되어, 균일한 셀(cell) 특성을 얻을 수 있다.
또한, 워드라인 컨택은 상부의 금속배선와 연결되어, 동시에 모든 제어게이트로 전압이 인가되어, 제어게이트의 전압강하 없이 전압을 인가할 수 있어, 메모리 소자의 특성을 안정화시킬 수 있다.
또한, 소스 플레이트의 활성영역과 비트라인 영역의 활성영역의 간격이 동일하므로, 마스크(mask)의 제작이 간단해지며, 소자분리막 형성을 위한 절연물질의 갭필(gap-fill)에 용이할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 3은 실시예에 따른 플래시 메모리 소자의 공정 평면도이다.
도 4a와 도 4b는 도 3의 X-X', Y-Y'의 측단면도를 도시한 것이다.

Claims (12)

  1. 소스 플레이트 및 비트라인 영역이 정의된 반도체 기판에 형성된 소자분리막 및 활성영역(active area);
    상기 비트라인 영역의 활성영역 상에 형성된 메모리 게이트;
    상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 형성된 제어게이트;
    상기 활성영역을 가로지르며, 상기 제어게이트의 양쪽에 배치되는 공통 소스 영역 및 드레인 영역; 및
    상기 반도체 기판의 공통 소스 영역 상에 형성된 공통 소스라인 컨택을 포함하며,
    공통 소스라인 컨택이 형성되는 영역의 활성영역인 상기 소스 플레이트는 상기 비트라인 영역의 활성영역과 동일한 간격으로 형성되며,
    상기 제어게이트는 소스 플레이트 및 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역을 가로지르도록 형성된 것을 포함하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 소스 플레이트는 적어도 2개 이상의 활성영역으로 형성되며,
    상기 제어게이트와 교차되는 상기 소스 플레이트의 어느 하나의 활성영역 상에 워드라인 컨택이 형성된 것을 포함하는 플래시 메모리 소자.
  3. 제 2항에 있어서,
    상기 공통 소스라인 컨택은 상기 소스 플레이트와 공통 소스 영역이 교차하는 지점의 활성영역에 형성되며, 상기 워드라인 컨택이 형성되는 활성영역과는 서로 다른 활성영역에 형성된 것을 포함하는 플래시 메모리 소자.
  4. 제 3항에 있어서,
    상기 워드라인 컨택 상에는 금속배선이 형성되어, 동일 워드라인에 위치한 모든 상기 제어게이트로 동시에 전압이 인가될 수 있는 것을 포함하는 플래시 메모리 소자.
  5. 제 1항에 있어서,
    상기 드레인 영역 및 공통 소스 영역을 중심으로 분리되어 평행하게 형성되고, 서로 이웃하는 상기 제어게이트는 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역 중 1개의 비트라인 영역과 중첩되도록 형성된 것을 포함하는 플래시 메모리 소자.
  6. 제 1항에 있어서,
    상기 제어게이트는 워드라인 방향으로 복수개가 형성되며,
    상기 워드라인 방향으로 형성된 복수개의 상기 제어게이트 각각에 상기 워드라인 컨택이 형성된 것을 포함하는 플래시 메모리 소자.
  7. 소스 플레이트 및 비트라인 영역이 정의된 반도체 기판에 소자분리막을 형성하여 활성영역(active area)을 정의하는 단계;
    상기 비트라인 영역의 활성영역 상에 메모리 게이트를 형성하는 단계;
    상기 메모리 게이트를 포함하는 상기 반도체 기판 상에 제어게이트를 형성하는 단계;
    상기 활성영역을 가로지르며, 상기 제어게이트 양쪽의 상기 반도체 기판에 공통 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 반도체 기판에 상기 공통 소스 영역 상에 공통 소스라인 컨택을 형성하는 단계를 포함하며,
    상기 공통 소스라인 컨택이 형성되는 영역의 활성영역인 상기 소스 플레이트는 상기 비트라인 영역의 활성영역과 동일한 간격으로 형성되며,
    상기 제어게이트는 소스 플레이트 및 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역을 가로지르도록 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 소스 플레이트는 적어도 2개 이상의 활성영역으로 형성되며,
    상기 제어게이트와 교차되는 상기 소스 플레이트의 어느 하나의 활성영역 상에 워드라인 컨택이 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 공통 소스라인 컨택은 상기 소스 플레이트와 공통 소스 영역이 교차하는 지점의 활성영역에 형성되며, 상기 워드라인 컨택이 형성되는 활성영역과는 서로 다른 활성영역에 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 워드라인 컨택 상에는 금속배선이 형성되어, 동일 워드라인에 위치한 모든 상기 제어게이트로 동시에 전압이 인가될 수 있는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  11. 제 7항에 있어서,
    상기 드레인 영역 및 공통 소스 영역을 중심으로 분리되어 평행하게 형성되고, 서로 이웃하는 상기 제어게이트는 상기 소스 플레이트의 양쪽에 배치된 비트라인 영역 중 1개의 비트라인 영역과 중첩되도록 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 7항에 있어서,
    상기 제어게이트는 워드라인 방향으로 복수개가 형성되며,
    상기 워드라인 방향으로 형성된 복수개의 상기 제어게이트 각각에 상기 워드 라인 컨택이 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
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