KR100731059B1 - 플래시 메모리 소자의 게이트 패터닝 방법 - Google Patents
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Abstract
플래시 메모리 소자의 게이트 패터닝 방법이 개시된다. 본 방법은, (a) 반도체 기판에 활성 영역을 정의하는 단계와, (b) 상기 활성 영역 위에 절연막, 도전막, 버퍼층 및 하드마스크막을 순차적으로 형성하는 단계와, (c) 상기 하드마스크막을 사진 공정 및 식각 공정을 통해 패터닝함으로써 하드마스크막 패턴을 형성하는 단계와, (d) 상기 하드마스크막 패턴을 습식 식각하는 단계와, (e) 습식 식각된 상기 하드마스크막 패턴을 식각 마스크로 사용하여 상기 도전막 및 상기 버퍼층을 패터닝하는 단계를 포함한다.
플래시 메모리, 소노스, 제어 게이트
Description
도 1은 소노스 구조를 가지는 종래의 플래시 메모리 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 제어 게이트 형성 과정을 설명하는 도면들이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 보다 자세하게는 플래시 메모리 소자의 제어 게이트를 패터닝하는 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
이 중에서 소노스 소자는 게이트 절연막이 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어진 ONO 구조의 전하저장층으로 형성되며, 전하가 질화막이 가진 깊은 에너지 준위에 트랩되기 때문에 플로팅 게이트 소자에 비하여 신뢰성 측면에서 보다 우수하며 낮은 전압하에서 프로그램 및 소거 동작이 가능하다.
도 1에는 일반적인 소노스 소자의 구조를 도시하였다. 도 1을 참조하면, 기판(10)과 제어 게이트(16) 사이에 다층의 전하저장층(14)이 개재되어 있다. 다층의 전하저장층(14)은 터널 산화막(14a), 실리콘 질화막(14b) 및 블로킹 산화막(14c)이 적층되어 형성된다. 그리고, 제어 게이트(16)는 다층의 전하저장층(14) 위에 형성되며, 그 측벽에는 스페이서 형태의 측벽 절연막(18)이 형성되어 있다.
한편, 플래시 메모리 소자의 경우, 위와 같이 형성된 제어 게이트(16)가 워드 라인을 구성하며, 워드 라인 양측에는 기판(10)에 형성된 확산 영역(12)에 컨택을 위한 비아홀이 형성된다. 일반적으로 메모리 셀 어레이에서는 복수의 워드 라인 사이에 컨택이 형성된다. 소자의 집적도를 높이기 위해서는 복수의 워드 라인을 구성하는 제어 게이트(16)의 CD(Critical Dimension)를 줄여야 하는데, 제어 게이트(16)를 일반적인 사진 공정에만 의존하여 형성하는 경우 고가의 노광 장비의 사용이 필수적이다. 따라서, 노광 장비에 대한 투자로 인해 소자의 제조 비용이 증가하게 된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 고가의 노광 장비를 사용하지 않고도 더욱 미세한 CD를 가진 게이트를 형성할 수 있는 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 소자의 게이트 패터닝 방법은, (a) 반도체 기판에 활성 영역을 정의하는 단계와, (b) 상기 활성 영역 위에 절연막, 도전막, 하드마스크막을 순차적으로 형성하는 단계와, (c) 상기 하드마스크막을 사진 공정 및 식각 공정을 통해 패터닝함으로써 하드마스크막 패턴을 형성하는 단계와, (d) 상기 하드마스크막 패턴을 습식 식각하는 단계와, (e) 습식 식각된 상기 하드마스크막 패턴을 식각 마스크로 사용하여 상기 도전막을 패터닝하는 단계를 포함한다.
여기서, 상기 절연막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 ONO 구조로 형성될 수 있다. 또한, (b) 단계에서 도전막 및 하드마스크막 사이에 개재된 버퍼층을 더 형성할 수 있으며, 버퍼층은 도전막과 함께 패터닝된다.
이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 패터닝 방법의 바람직한 실시예를 자세히 설명하기로 한다.
먼저, 도 2a에서 보듯이, 활성 영역이 정의된 반도체 기판(10) 위에 전하저장층(14), 폴리실리콘층(16a), 버퍼 산화막(20) 및 하드 마스크용 질화막(22)을 형성한다. 전하저장층(14)은 소노스 소자를 구성하는 경우 ONO 구조의 적층막으로 형성될 수 있다. 또한, 폴리실리콘층(16a)에는 불순물이 미리 주입될 수 있다. 또한 버퍼 산화막(20)은 폴리실리콘층(16a)의 표면을 산화시켜 형성한 실리콘 산화막일 수 있다. 나아가, 하드 마스크용 질화막(22)은 후속하는 공정에서 패터닝되어 게이트를 형성하기 위한 식각 마스크로 사용된다.
다음으로, 도 2b에서 보듯이, 질화막(22) 위에 게이트를 형성할 영역을 정의하는 오프닝을 가진 포토레지스트 패턴(미도시)을 형성하고, 사진 공정 및 식각 공정을 통해 질화막(22)을 패터닝한다. 이렇게 형성된 질화막 패턴(22a)은 도 2b에서 보듯이 W1의 폭을 갖게 된다.
계속하여, 도 2c에서 보듯이, 질화막 패턴(22a)의 일부를 습식 식각 공정을 통해 제거한다. 이 습식 식각 공정에는 질화막만을 선택적으로 식각할 수 있는 인산 용액을 사용할 수 있다. 인산을 이용한 습식 식각은 등방성이므로, 질화막 패턴의 상부 및 좌우측벽 부분이 동시에 식각될 수 있다. 그리하여, 폭 W1 보다 작 은 치수의 폭(W2)을 가진 질화막 패턴(22b)이 형성된다. 질화막 패턴(22b)은 식각 시간 등을 조절함으로써 적절한 치수의 폭으로 조정된다. 이때, 질화막 패턴(22b)의 하부 막들은 버퍼 산화막(20)에 의해 보호되므로, 식각에 의해 손상되지 않는다.
다음으로, 도 2d에서 보듯이, 질화막 패턴(22b)을 하드 마스크로 사용하여 버퍼 산화막(20) 및 폴리실리콘층(16a)을 동시에 식각한다. 이를 통해 폭(W2)를 가진 게이트(16)이 형성된다. 이 게이트(16)가 소노스 소자의 경우 구동 전원이 인가되는 제어 게이트로서 기능하게 된다.
게이트(16)를 형성한 후에는, 그 상부에 형성된 버퍼 산화막 패턴(20a) 및 질화막 패턴(22b)을 제거한다. 그리고, 도 2e에서 보듯이, 노출된 폴리실리콘을 산화시켜 산화막(24)을 형성한다. 산화막(24)이 형성된 게이트(16)를 마스크로 하여 기판의 활성 영역에 도펀트를 주입함으로써 LDD(Lightly Doped Drain) 영역(12a)을 형성한다.
그 후, 도 2f에서 보듯이, 기판(10)의 전면에 질화막을 증착한 후 에치백 공정을 거쳐 게이트(16)의 측벽에 한쌍의 스페이서(26)를 형성한다. 이렇게 형성된 스페이서(26)를 마스크로 하여 다시 기판(10)의 활성 영역에 도펀트를 주입함으로써 소스/드레인 확산 영역(12)을 형성한다.
이렇게 형성된 게이트 구조는 도 1에서 도시한 게이트 구조와 유사한 구조를 가지고 있으나, 도 2f의 게이트(16)의 폭은 도 1에 도시한 게이트의 폭 보다 훨씬 작게 형성될 수 있다. 따라서, 고가의 노광 장비를 이용하지 않고도 더욱 미세한 패턴으로 게이트를 형성할 수 있다.
본 발명에 따르면, 고가의 노광 장비를 사용하지 않고도 더욱 미세한 CD를 가진 게이트를 형성할 수 있다. 본 방법은 플래시 메모리 소자의 제어 게이트 뿐만 아니라 일반적인 로직 트랜지스터의 게이트를 형성하는 데에도 동일하게 적용할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- (a) 반도체 기판에 활성 영역을 정의하는 단계와,(b) 상기 활성 영역 위에 절연막, 도전막, 버퍼층 및 하드마스크막을 순차적으로 형성하는 단계와,(c) 상기 하드마스크막을 사진 공정 및 식각 공정을 통해 패터닝함으로써 하드마스크막 패턴을 형성하는 단계와,(d) 상기 하드마스크막 패턴을 습식 식각하는 단계와,(e) 습식 식각된 상기 하드마스크막 패턴을 식각 마스크로 사용하여 상기 도전막 및 상기 버퍼층을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 패터닝 방법.
- 제1항에서,상기 절연막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 ONO 구조로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 패터닝 방법.
- 삭제
- 제1항에서,상기 제1 도전막은 폴리실리콘막이고, 상기 버퍼층은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 게이트 패터닝 방법.
- 제1항에서,상기 하드마스크막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 게이트 패터닝 방법.
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- 2005-12-27 KR KR1020050130763A patent/KR100731059B1/ko not_active IP Right Cessation
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