KR100976796B1 - 비휘발성 반도체 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 복잡한 공정의 트랜지스터 구조를 단순화시킬 수 있는 비휘발성 반도체 메모리 소자 및 그의 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 활성 영역을 정의하는 복수의 소자분리막을 포함하는 반도체 기판과, 상기 반도체 기판의 활성 영역 상에 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 게이트 스페이서와, 상기 게이트 스페이서를 포함한 상기 게이트 전극의 양측 반도체 기판 표면에 형성되는 공통소오스/드레인 영역과, 상기 반도체 기판 전면에 형성되는 층간절연막과, 상기 층간절연막을 관통하여 상기 공통소오스/드레인 영역과 데이터 라인을 연결하는 황화비소를 이용하여 형성되는 콘택을 포함하는 것을 특징으로 한다.
트랜지스터, 컨택, 황화비소

Description

비휘발성 반도체 메모리 소자 및 그의 제조방법{Nonvolatile Semiconductor Memory Device and Fabricating Method Thereof}
본 발명은 비휘발성 반도체 메모리 소자에 관한 것으로, 특히 복잡한 공정의 트랜지스터 구조를 단순화시킬 수 있는 비휘발성 반도체 메모리 소자 및 그의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지하는 비휘발성(nonvolatile)이면서 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분된다.
상기 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM) 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이러한 ROM 제품중에서 전기적 방법으로 데이터를 프로그램(program) 및 이레이즈(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다.
상기 EEPROM이나 일괄 이레이즈 기능을 갖는 플래쉬 메모리 셀은 플로팅 게 이트와 콘트롤 게이트가 적층된 스택형 게이트 구조를 갖는다. 플래쉬 메모리 셀은 노트북(notebook), PDAs, 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다.
회로적 관점에서 살펴보면, 상기 플래쉬 메모리 셀은 n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 고집적화에 유리한 NAND형과 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 고속 동작에 유리한 NOR형으로 구분된다.
일반적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식을 도 1 및 도 2를 통해 설명하면 다음과 같다. 도 1은 일반적인 플래쉬 메모리 셀 어레이의 등가회로도이고, 도 2는 도 1에 도시된 단위 셀의 수직 단면도이다.
도 1에 도시된 바와 같이, 일반적인 플래쉬 메모리 셀은 서로 직교하도록 구성된 다수의 워드라인(W/L)과 다수의 비트라인(B/L) 간에 다수의 메모리 셀(MC)이 접속되고 각각의 메모리 셀(MC)의 소오스 영역은 공통 소오스라인(common source line; CSL)에 접속된다.
메모리 셀(MC)의 구조를 도 2를 통해 살펴보면, 플로팅 게이트(12)와 반도체 기판(10) 사이에 터널 산화막(11)이 형성되고, 플로팅 게이트(12)와 워드라인(W/L)으로 제공되는 콘트롤 게이트(14) 사이에 고유전율을 가지는 산화막/질화막/산화막(oxide/nitride/oxide; ONO) 구조를 가진 층간 유전막(13)이 형성된다.
또한, 적층 게이트에 셀프-얼라인 되어 소오스/드레인 영역(15,16)이 형성된다. 플래쉬 메모리 셀의 동작은 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
하지만, 이런 구조의 비휘발성 반도체 메모리 소자는 데이터를 기록/삭제하는데 있어 트랜지스터의 채널에 있는 전자를 제어하는 방식으로 채널의 전자를 잠시 제거하여 트랜지스터의 온/오프를 동작시키고 있다. 이를 구현하기 위해, 터널산화막(12), 플로팅 게이트(12) 및 ONO막(14) 공정 등 복잡한 공정이 필요하게 되고, 각 물질의 성능도 높은 전계에 견딜 수 있는 양질의 물질을 요구하게 된다. 또한, 데이터를 저장, 제거하는 데 아주 높은 전기 신호가 필요하게 되기 때문에 칩 전체를 구동하는 데 무리가 생기는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 복잡한 공정의 트랜지스터 구조를 단순화시킬 수 있는 비휘발성 반도체 메모리 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 반도체 소자는 활성 영역을 정의하는 복수의 소자분리막을 포함하는 반도체 기판과, 상기 반도체 기판의 활성 영역 상에 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 게이트 스페이서와, 상기 게이트 스페이서를 포함한 상기 게이트 전극의 양측 반도체 기판 표면에 형성되는 공통소오스/드레인 영역과, 상기 반도체 기판 전면에 형성되는 층간절연막과, 상기 층간절연막을 관통하여 상기 공통소오스/드레인 영역과 데이터 라인을 연결하는 황화비소를 이용하여 형성되는 콘택을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 활성 영역을 정의하는 복수의 소자분리막을 포함하는 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 활성 영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측면에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 포함한 상기 게이트 전극의 양측 반도체 기판 표면에 공통소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막을 관통하여 상기 공통소오스/드레인 영역과 데이터 라인을 연결하는 황화비소를 이용하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 소자 및 그의 제조방법은 비활성 메모리를 구현하는 데 있어서 복잡한 공정의 트랜지스터 구조를 사용하지 않는 대신에 빛에 반응하는 컨택을 이용함으로써 단순한 구조의 트랜지스터를 구현할 수 있는 효과를 가진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 3은 본 발명에 따른 비휘발성 반도체 메모리 소자를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 소자는 반도체 기판(100)에 소정의 거리만큼 이격되어 형성된 복수의 소자분리막(미도시)과, 소자분리막에 의해 정의된 활성 영역에 산화막, 폴리실리콘층을 형성하고 패터닝하여 형성하는 게이트 산화막(110) 및 게이트 전극(120)과, 게이트 전극(120)의 측면에 형성되는 게이트 스페이서(130)와, 게이트 전극(120)의 양측 활성 영역에 형성되는 공통소오스/드레인 영역(140,150)과, 게이트 전극(120) 및 공통소오스/드레인 영역(140,150)을 포함한 반도체 기판(100) 전면에 형성된 층간절연막(160)과, 층간절연막(160)을 관통하여 공통소오스/드레인 영역(140,150)과 데이터라인(미도시)을 연결하는 컨택(170)을 포함하여 구성된다.
게이트 전극(120)에는 게이트 전극(120)을 보호하기 위하여 게이트 전극(120)을 둘러싸는 스페이서 산화막(180)을 산화물(Oxide)를 이용하여 형성할 수 있다.
스페이서(130)는 실리콘나이트라이드(SiN)을 증착하고 패터닝하여 형성한다.
게이트 전극(120)을 포함하여 구성되는 트랜지스터는 기본적으로 온(On) 상태를 유지한다.
컨택(170)은 황화비소를 이용하여 형성한다. 여기서 황화비소는 빛(자외선)에 반응하여 전기를 흐르는 특성을 갖는다. 황화비소는 빛과 접촉한 상태에서는 전기를 통과시킬 수 있는 도체성질로 변환되고, 빛이 접촉하지 않은 상태에서는 전기를 통과시킬 수 없는 부도체성질로 변환된다. 즉, 황화비소는 빛에 의해 전기적 특성을 갖는 물질로 변환되며, 이런 특성으로 황화비소를 이용하여 형성된 컨택(170)은 빛에 따라 온/오프(On/Off)되는 것이다.
이로 인해, 불순물 이온주입으로 도핑하여 채널층(200)을 형성함으로써 항상 온(On) 상태를 유지하는 본 발명에 따른 반도체 메모리 소자의 트랜지스터는 컨택(170)과 빛이 접촉하면 컨택(170)이 온(ON) 상태가 되어 각 셀에 저장되어 있던 전자를 데이터 라인으로 방전함으로써 데이터의 삭제기능을 수행하는 것이다.
컨택(170)이 빛과 접촉하지 않은 상태에서는 컨택(170)이 오프(Off) 상태가 되어 각 셀에 저장되어 있는 전자를 방전하지 못함으로 데이터의 저장기능을 수행하는 것이다.
따라서, 본 발명에 따른 비휘발성 반도체 메모리 소자는 일반적인 비휘발성 반도체 메모리 소자의 데이터 저장/삭제 기능을 트랜지스터의 채널이 아닌 데이터 라인으로 연결되는 컨택(170)을 콘트롤 하는 방식으로 수행한다.
도 4a 내지 도 4d는 본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저 도 4a에 도시된 바와 같이, 반도체 기판(100)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 이 소자분리막들은 활성 영역을 정의하며, 비트 라인 방향으로 서로 나란하게 형성된다. 이어, 웰 주입 공정을 통해 반도체 기판(100) 내에 웰(미도시)을 형성한다. 그런 다음, 반도체 기판(100)의 활성 영역에 산화막 및 폴리실리콘층을 증착하고 패터닝하여 게이트 산화막(110) 및 게이트 전극(120)을 형성한다. 이후, 게이트 산화막(110) 및 게이트 전극(120)을 포함한 반도체 기판(100) 전면에 산화물(Oxide) 및 실리콘나이트라이드(SiN)를 증착하고 패터닝하여 게이트 전극(120)을 보호하는 스페이서산화막(180)과 게이트 전극(120)의 양측벽에 스페이서(130)를 형성한다.
이어서, 도 4b에 도시된 바와 같이, 스페이서(130)를 포함한 게이트 전극(120) 양측의 기판 표면에 이온주입을 통해 공통소오스/드레인 영역(140, 150)을 형성한다. 공통소오스/드레인 영역(140, 150)은 이온 주입 공정에 의해 이온이 주입되어 도전성을 갖는 영역이다.
그리고나서, 도 4c에 도시된 바와 같이, 상기 결과물 상에 층간절연막(160)을 형성하고, 그 표면을 평탄화시킨다.
이후, 도 4d에 도시된 바와 같이, 층간절연막(160)의 소정 부분들을 선택적으로 식각하여 공통소오스/드레인 영역(140, 150)을 각각 노출시키는 콘택홀을 형성한다. 그런 다음, 콘택홀을 빛에 의해 전기적 특성을 갖는 물질로 황화비소로 매 립하여 공통소오스/드레인 영역(140, 150)과 데이터 라인(미도시)를 연결하는 콘택(170)을 형성한다.
이후, 공지의 후속 공정을 진행하여 반도체 소자를 완성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 일반적인 플래쉬 메모리 셀 어레이의 등가회로도.
도 2는 도 1에 도시된 단위 셀의 수직 단면도.
도 3은 본 발명에 따른 비휘발성 반도체 메모리 소자를 나타낸 단면도.
도 4a 내지 도 4d는 본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 공정을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
100: 반도체 기판 120: 게이트 전극
130: 게이트 스페이서 140: 공통소오스 영역
150: 드레인 영역 160: 층간 절연막
170: 컨택 180: 스페이서 산화막

Claims (12)

  1. 활성 영역을 정의하는 복수의 소자분리막을 포함하는 반도체 기판과,
    상기 반도체 기판의 활성 영역 상에 형성되는 게이트 전극과,
    상기 게이트 전극의 양측면에 형성되는 게이트 스페이서와,
    상기 게이트 스페이서를 포함한 상기 게이트 전극의 양측 반도체 기판 표면에 형성되는 공통소오스/드레인 영역과,
    상기 반도체 기판 전면에 형성되는 층간절연막과,
    상기 층간절연막을 관통하여 상기 공통소오스/드레인 영역과 데이터 라인을 연결하는 황화비소를 이용하여 형성되는 콘택을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  2. 제 1항에 있어서,
    상기 게이트 전극 상에 산화물(Oxide)를 이용하여 게이트 전극을 둘러싸여 형성된 스페이서 산화막을 추가로 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  3. 제 1항에 있어서,
    상기 스페이서는 실리콘나이트라이드(SiN)를 이용하여 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  4. 제 1항에 있어서,
    상기 황화비소는 빛과 접촉한 상태에서는 전기를 통과시킬 수 있는 도체성질로 변환되고, 빛이 접촉하지 않은 상태에서는 전기를 통과시킬 수 없는 부도체성질로 변환되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  5. 제 1항에 있어서,
    상기 컨택은 빛이 접촉하면 온(ON) 상태가 되고, 빛이 접촉하지 않은 상태에서는 오프(Off) 상태가 되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  6. 제 5항에 있어서,
    상기 컨택이 온(ON) 상태가 되면 상기 데이터 라인에 전자를 방전하고, 상기 컨택이 오프(OFF) 상태가 되면 전자를 방전하지 못하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  7. 활성 영역을 정의하는 복수의 소자분리막을 포함하는 반도체 기판을 준비하는 단계와,
    상기 반도체 기판의 활성 영역 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양측면에 게이트 스페이서를 형성하는 단계와,
    상기 게이트 스페이서를 포함한 상기 게이트 전극의 양측 반도체 기판 표면에 공통소오스/드레인 영역을 형성하는 단계와,
    상기 반도체 기판 전면에 층간절연막을 형성하는 단계와,
    상기 층간절연막을 관통하여 상기 공통소오스/드레인 영역과 데이터 라인을 연결하는 황화비소를 이용하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 게이트 전극 상에 산화물(Oxide)를 이용하여 게이트 전극을 둘러싸인 스페이서 산화막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 스페이서는 실리콘나이트라이드(SiN)를 이용하여 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  10. 제 7항에 있어서,
    상기 황화비소는 빛과 접촉한 상태에서는 전기를 통과시킬 수 있는 도체성질로 변환되고, 빛이 접촉하지 않은 상태에서는 전기를 통과시킬 수 없는 부도체성질로 변환되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  11. 제 7항에 있어서,
    상기 컨택은 빛이 접촉하면 온(ON) 상태가 되고, 빛이 접촉하지 않은 상태에서는 오프(Off) 상태가 되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  12. 제 7항에 있어서,
    상기 컨택이 온(ON) 상태가 되면 상기 데이터 라인에 전자를 방전하고, 상기 컨택이 오프(OFF) 상태가 되면 전자를 방전하지 못하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
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