KR100859488B1 - 비휘발성 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 실리콘 기판 상부에 메모리 셀을 격리하는 소자 격리 영역을 형성하고 소자 격리 물질을 메우는 단계와, 상기 소자 격리 영역 각각의 사이에 위치하는 메모리 셀 영역에 이온주입으로, P층과 상기 P층 상부에 N층을 순차적으로 형성하는 단계와, 상기 N층과 P층의 측면이 드러나도록 상기 소자 격리 물질을 제거하는 단계와, 상기 드러난 N층과 P층을 덮는 하부 터널 절연막, 전하 트랩층, 및 상부 절연막을 순차적으로 형성하는 단계와 상기 상부 절연막 상부로 워드라인(Word Line)을 형성하는 단계를 포함하여 형성되는 불활성 반도체 메모리 소자와 그 제조방법에 관한 것으로서, 기존의 FET(Field Effect Transistor) 구조에서 채널 폭이 짧아지면서 겪게 되는 단채널효과 등 여러 가지 문제를 극복할 수 있는 새로운 구조의 전하 트래핑(trapping) 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리, PN 다이오드, 밴드 투 밴드 터널링, FN 터널링
Description
도 1은 일반적인 NOR형 플래쉬 메모리 셀 어레이의 등가회로도
도 2는 도 1에 도시된 단위 셀의 수직 단면도
도 3은 본 발명의 실시예에 따른 메모리 셀 어레이를 나타낸 도면
도 4a 내지 도 4d는 본 발명의 실시예에 따른 전하 트래핑 비휘발성 메모리 셀의 형성 단계를 나타내는 공정 순서도
도 5a 내지 도 5d는 메모리 셀의 프로그램, 이레이즈, 및 리드 시의 전압 인가 상태와 리드 시의 비트라인(Bit Line) 전류를 나타낸 도면
*도면의 주요 부분에 대한 부호의 설명
402 : P웰 404 : STI
406 : P+층 408 : N+층
410 : 웰 바이어스층 412 : ONO 적층막
414 : 워드라인
본 발명은 비휘발성 반도체 메모리 소자 및 그 제작방법에 관한 것으로서, 특히 P+와 N+를 가지는 PN 다이오드 구조와 터널 절연막, 전하 트랩층, 및 상부 절연막 구조를 결합하여 형성되고, FN 터널링(Fowler-Nordheim tunneling)과 밴드 투 밴드 터널링(Band To Band Tunneling)을 이용하여 프로그램(program), 이레이즈(erase), 및 리드(read) 동작을 하는 새로운 구조의 비휘발성 반도체 메모리 소자 및 그 제작방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지하는 비휘발성(nonvolatile)이면서 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분된다.
상기 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM) 및
EEPROM(electrically EPROM)으로 분류할 수 있는데, 이러한 ROM 제품중에서 전기적 방법으로 데이터를 프로그램(program) 및 이레이즈(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다.
상기 EEPROM이나 일괄 이레이즈 기능을 갖는 플래쉬 EEPROM은 플로팅 게이트와 콘트롤 게이트가 적층된 스택형 게이트 구조를 갖는다. 플래쉬 메모리 셀은 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다.
회로적 관점에서 살펴보면, 상기 플래쉬 메모리 셀은 n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 고집적화에 유리한 NAND형과 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 고속 동작에 유리한 NOR형으로 구분된다.
일반적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식을 도 1 및 도 2를 통해 설명하면 다음과 같다. 도 1은 상기 NOR형 플래쉬 메모리 셀 어레이의 등가회로도이고, 도 2는 도 1에 도시된 단위 셀의 수직 단면도이다.
도 1을 참조하면, 서로 직교하도록 구성된 다수의 워드라인(W/L)과 다수의 비트라인(B/L) 간에 다수의 메모리 셀(MC)이 접속되고 각각의 메모리 셀(MC)의 소오스 영역은 공통 소오스라인(common source line; CSL)에 접속된다.
상기 메모리 셀(MC)의 구조를 도 2를 통해 살펴보면, 플로팅 게이트(12)와 반도체 기판(10) 사이에 100Å 정도의 두께로 터널 산화막(11)이 형성되고, 상기 플로팅 게이트(12)와 워드라인(W/L)으로 제공되는 콘트롤 게이트(14) 사이에 고유전율을 가지는 산화막/질화막/산화막(oxide/nitride/oxide; ONO) 구조를 가진 층간 유전막(13)이 형성된다.
또한, 상기 적층 게이트에 셀프-얼라인되어 소오스 및 드레인 영역(15 및 16)이 형성된다. 상기의 NOR형 플래쉬 메모리 셀의 동작은 채널 열전자(channel hot elecrton; CHE) 주입 방식을 이용하여 프로그램(program)하고, FN 터널링 방식 을 이용하여 소오스나 벌크 기판을 통해 이레이즈한다.
먼저, 프로그램 동작은 플로팅 게이트(12)에 전자를 저장하여 셀(MC)의 문턱 전압(threshold voltage; Vth)을 초기 Vth 값인 2V 내외에서 7V 정도로 증가시키는 동작이다.
즉, 선택 비트라인(B/L)에 5 내지 7V, 콘트롤 게이트(14)로 사용되는 선택 워드라인(W/L)에 9 내지 12V를 인가하고 공통 소오스라인(CSL)및 반도체 기판(10)에 0V를 인가하면, 채널 열전자 중에서 일부가 게이트 전계에 의해 터널 산화막(11)을 통해 플로팅 게이트(12)에 주입됨으로써 프로그램이 이루어진다.
이레이즈 동작은 플로팅 게이트(12)의 전자를 방전시켜 셀(MC)의 문턱 전압을 초기 Vth인 2V 내외로 낮추는 동작이다.
즉, 선택 비트라인(W/L)을 플로팅 시키고, 공통 소오스라인(CSL)에 12 내지 15V를 인가하며, 콘트롤 게이트(14)로 사용되는 선택 워드라인(W/L)에 -8V를 인가하고, 반도체 기판(10)에 8V를 인가하면, 플로팅 게이트(12)와 소오스 영역(15) 사이의 전압 차에 의해 100Å 정도의 터널 산화막(11)을 통한 F-N 터널링 방식으로 플로팅 게이트(12) 내의 전자가 소오스 영역(15)으로 방전됨으로써 이레이즈가 이루어진다.
이레이즈 동작은 다수의 워드라인(W/L)과 비트라인(B/L)을 포함하는 수백 내지 수천 비트들을 하나의 블록으로 진행하는 일괄 블록 소거 방식을 채용한다.
리드(read) 동작은 선택 비트라인(B/L)에 1V 내외의 전압을 인가하고 워드라인(W/L)에 4 내지 5V를 인가하여 소거 및 프로그램 셀을 통한 전류경로의 발생 유/ 무를 감지한다.
상기 설명한 바와 같은 기존의 플래쉬 비휘발성 메모리 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조의 비휘발성 메모리 소자는 모두 FET(Field Effect Transistor) 구조를 적용하고 있다.
그러나, 이런 구조의 비휘발성 메모리 소자는 채널 폭(channel length)이 짧아 지면서, 단채널효과를 겪게 되고, 펀치스루(punch through), 단채널효과를 막기 위한 공정의 복잡화, 및 항복전압(breakdown voltage)특성 저하 등 여러 가지 면에서 개선을 필요로 한다.
따라서 본 발명의 목적은 비휘발성 반도체 메모리 소자 및 그 제조방법에 있어서, 기존의 FET 구조에서 채널 폭이 짧아지면서 겪게 되는 단채널효과 등 여러 가지 문제를 극복할 수 있도록 P+와 N+를 가지는 PN 다이오드 구조와 터널 절연막, 전하 트랩층, 및 상부 절연막 구조를 결합하여 형성되고, FN 터널링과 밴드 투 밴드 터널링을 이용하여 프로그램, 이레이즈, 및 리드 동작을 하는 새로운 구조의 비휘발성 반도체 메모리 소자 및 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조방법은, 실리콘 기판 상부에 메모리 셀을 격리하는 소자 격리 영역을 형성하고 소자 격리 물질을 메우는 단계; 상기 소자 격리 영역 각각의 사이에 위치하는 메모리 셀 영역에 이온주입으로, P층과 상기 P층 상부에 N층을 순차적으로 형성하는 단계; 상기 N층과 P층의 측면이 드러나도록 상기 소자 격리 물질을 제거하는 단계; 상기 드러난 N층과 P층을 덮는 하부 터널 절연막, 전하 트랩층, 및 상부 절연막을 순차적으로 형성하는 단계; 및 상기 상부 절연막 상부로 워드라인(Word Line)을 형성하는 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자는, 실리콘 기판 상부의 메모리 셀을 격리하는 소자 격리 영역과 소자 격리 영역을 메우는 소자 격리 물질; 상기 소자 격리 영역 각각의 사이에 위치하는 메모리 셀 영역에, 이온주입되고 측면이 드러나도록 형성된, P층과 상기 P층 상부에 순차적으로 형성된 N층; 상기 드러난 N층과 P층을 순차적으로 덮는 하부 터널 절연막, 전하 트랩층, 및 상부 절연막; 및 상기 상부 절연막 상부로 형성된 워드라인(Word Line); 을 포함하여 이루어지는 것을 특징으로 한다.
발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명은 앞서 언급한 바와 같이 PN 다이오드 구조를 이용한 전하 트래핑 비휘발성 메모리 셀(charge trapping nonvolatile memory cell)이다. 본 발명에서 제안하는 메모리 셀 어레이(memory cell array)는 다음과 같다.
도 3은 본 발명의 실시예에 따른 메모리 셀 어레이를 나타낸 도면으로서, 웰 바이어스(well bias)를 공급하는 웰 탭(well tab)부분, 비트라인(B/L), 워드라인(W/L), 및 소자 격리 영역인 STI(Shallow Trench Isolation)가 도시되어 있다.
여기서, 웰 바이어스 공급부분, 워드라인, 및 비트라인에는 콘택이 형성되어있고 워드라인과 비트라인이 겹치는 부분 아래로 메모리 셀이 형성되어 있다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 전하 트래핑 비휘발성 메모리 셀의 형성 단계를 나타내는 공정 순서도로서 도 3에서 보이는 점선부분(A)을 따라 형성되는 단면도를 나타낸다.
도 4a에서 보면, 우선 실리콘 기판 상부의 P웰(402)에 일정 간격으로 소자 격리 영역으로서 STI(Shallow Trench Isolaton ; 404)공정을 진행한다. STI(404)는 메모리 셀을 격리하는 역할을 하며, P웰(402)을 식각하고 소자 격리 물질인 산화막(Oxide)을 채워서 격리한다. STI(404)는 소자 격리 영역 이외의 추가적인 영역이 최소화되어 밀도 증가에 유리하고 격리 두께에 다른 깊이 차이가 없어 평탄화 특성이 우수하다.
이어서, 도 4b를 보면, PN 다이오드를 형성하기 위해서 P+, N+ 임플란트 공정을 진행한다. 따라서, P+층(406)과 N+층(408)이 순서대로 적층된다. P+물질로는 Boron이나 BF2등이 적용되며, N+물질로는 As, P 등이 적용될 수 있다. 그 후 활성화(activation) 공정을 진행한다. 여기서 생성된 N+층(408)은 비트라인 역할을 담당하게 된다.
또한, 도면의 왼쪽에 보이는 것처럼 P+영역을 형성하는데, 이는 웰 바이어스층(410)을 의미하며, P웰(402)에 바이어스 전압을 공급하는 부분이다.
이어서, 도 4c에서처럼, STI(404)의 소자 격리 물질인 산화막(oxide)을 제거한다. 습식 식각이나, RIE(Reactive Ion Etch)를 이용하여 식각하게 되는데, 이때 활성 영역(active area)인 P+층(406)과 N+층(408)의 상부와 측면이 노출되도록 식각한다. 이는 추후 ONO(tunnel Oxide/charge trap Nitride/top Oxide) 적층막(412)을 증착하게 되는데 P+층(406)과 N+층(408)과 ONO 적층막(412)이 닿는 면적을 넓힘으로써, 셀(cell)의 프로그램, 이레이즈 및 리드 동작시의 효율을 높이기 위함이다.
이어서, 도 4d를 보면, P+층(406)과 N+층(408)을 덮는 ONO 적층막(412)을 형성하게 된다. ONO 적층막(412)은 터널 절연막인 터널 산화막(tunnel oxide)과, 그 위에 전하 트랩층인 질화막(nitride)과, 그 위에 상부 절연막인 상부 산화막(top oxide)이 순서대로 적층된 구조이다.
이때 ONO 적층막(412) 형성 공정은 저압의 반응 용기 내에 단순한 열 에너지에 의한 화학반응을 이용 박막을 증착하는 저압 화학 기상 증착(LPCVD ; Low Pressure Chemical Vapor Deposition)을 이용한다.
상기 ONO 적층막(412)은 플래쉬 메모리 소자의 절연막/플로팅게이트/절연막 구조에 비교될 수 있으며, ONO 적층막(412) 중 질화막은 핫 홀(hot hole)이 트랩되는 부분이다.
또한, 상기 ONO 적층막(412) 상부로 워드라인(414)을 형성한다. 워드라인(414) 실리콘(Poly-Si, N+ doped), TaN, TiN, W, 및 Ta 중 하나의 메탈(metal)을 증착하여 형성하게 된다.
이어서, 워드라인(414)의 패터닝(patterning) 공정과, 일반적인 백엔드 공정(backend process)을 진행하게 된다.
상기 설명한 전하 트래핑 비휘발성 메모리 셀의 형성 단계에 볼 수 있었던 본 발명의 구조와, 이하 도면을 통해 메모리 셀의 프로그램, 이레이즈, 및 리드 동작 원리를 설명하겠다.
도 5a 내지 도 5d는 메모리 셀의 프로그램, 이레이즈, 리드 시의 전압 인가 상태, 및 리드시의 비트라인 전류를 나타낸 도면이다.
도 5a는 메모리 셀에 프로그램 시의 전압 인가 상태를 나타내는 도면으로서, P웰(402), 비트라인, 및 워드라인(414)의 전압 인가 상태를 나타낸다. 프로그램 시 P웰(402)에는 0 내지 -5V(volt), 비트라인에는 2 내지 3V, 및 워드라인(414)에는 -9 내지 -10V를 인가한다. 여기서 N+층(408)은 비트라인 역할을 하게 된다.
밴드 투 밴드 터널링은 전자가 가전자대(valence band)에서 전도대(conduction band)로 금지대(fobidden energy gap)를 통해 터널링하는 현상을 의미하고, 높은 전계가 걸려있는 지역에서 로컬 밴드의 구부러짐이 터널링 확률을 높인다.
도 5a에서 보여지는 전압 인가 상태로 인해, P+층(406)과 N+층(408)의 P-N 접합부분에서 고농도의 P-N 접합층과, 강한 워드라인 전압에 의한 전계로 인해 밴드 투 밴드 터널링(Band To Band Tunneling)에 의한 핫 홀(Hot Hole)이 발생되며, 핫 홀은 ONO 적층막(412)의 질화막(nitride)에 트랩(trap)되어 쌓이게 된다.
도 5b는 메모리 셀에 이레이즈 시의 전압 인가 상태를 나타내는 도면으로서, P웰(402), 비트라인, 및 워드라인(414)의 전압 인가 상태를 나타낸다. 이레이즈 시 P웰(402)에는 비트라인과 같은 전압, 비트라인에는 -9 내지 -10V, 및 워드라인(414)에는 6 내지 8V를 인가한다.
FN 터널링(Fowler-Nordheim tunneling)은 전극 사이 산화막에 고전계가 인가된 경우 터널링 전류가 전계에 대해 지수함수적으로 증가하는 현상을 말한다.
도 5b에서 보여지는 전압 인가 상태로 인해, 터널 절연막인 ONO 적층막(412)의 터널 산화막에 강한 전계가 걸림으로써, 전하 트랩층인 ONO 적층막(412)의 질화막(nitride)에서 비트라인 방향으로 터널링이 일어나 이레이즈되게 된다.
도 5c는 메모리 셀에 리드(read) 시의 전압 인가 상태를 나타내는 도면으로서, P웰(402), 비트라인, 및 워드라인(414)의 전압 인가 상태를 나타낸다. 리드 시 P웰(402)에는 0V, 비트라인에는 2 내지 3V, 및 워드라인(414)에는 -5 내지 -8V를 인가한다.
도 5c에서 보여지는 전압 인가 상태로 인해, P+층(406)과 N+층(408)의 P-N 접합부분에서 고농도의 P-N 접합층과, 강한 워드라인(414) 전압에 의한 전계로 인해 밴드 투 밴드 터널링(Band To Band Tunneling)에 의한 전류가 흐르게 된다.
프로그램된 메모리 셀과 이레이즈된 메모리 셀은 비트라인에 흐르는 상기 밴드 투 밴드 터널링에 의한 전류가 다르며, 이점을 이용하여 리드(read)를 하게 된다.
이러한 비트라인에 흐르는 전류 차를 센스 엠프(sense amplifier)가 감지하여, 메모리는 최종적으로 프로그램된 셀의 리드 동작시 '0'을, 이레이즈된 셀의 리드 동작시 '1'을 출력하게 된다.
도 5d는 리드 동작 시 비트라인에서 흐르는, 워드라인(414)의 전압(Vg)에 따라 프로그램된 셀과 이레이즈된 셀의 밴드 투 밴드 전류(band to band current) 차이를 나타낸 도면이다.
여기서 보면, 워드라인(414)의 전압(Vg)이 음으로 커질수록 밴드 투 밴드 전류가 많이 흐르고, 같은 워드라인(414)의 전압(Vg)이라면 프로그램된 셀의 리드시 흐르는 전류가 이레이즈된 셀의 리드시 흐르는 전류보다 적음을 알 수 있다.
이로써, 전하 트래핑 비휘발성 메모리 셀에서 행해지는 프로그램, 이레이즈, 및 리드 동작이 이루어진다.
지금까지 설명한 본 발명은 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.
이상에서 설명한 바와 같이 본 발명에 따른 비휘발성 반도체 메모리 소자 및 그 제작방법은 P+와 N+를 가지는 PN 다이오드 구조와 터널 절연막, 전하 트랩층, 및 상부 절연막 구조를 결합하여 형성되고, FN 터널링과 밴드 투 밴드 터널링을 이용하여 프로그램(program), 이레이즈(erase), 및 리드(read) 동작을 하는 새로운 구조의 비휘발성 반도체 메모리 소자를 제안함으로써, 기존 FET를 이용한 메모리 소자가 채널 폭이 짧아지면서, 단채널효과, 펀치스루(punch through), 단채널효과를 막기 위한 공정의 복잡화, 및 항복전압(breakdown voltage)특성 저하 등을 겪는 것을 극복하고 전하 트래핑 비휘발성 메모리 소자를 보다 간단한 공정으로 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Claims (5)
- 실리콘 기판 상부에 메모리 셀을 격리하는 소자 격리 영역을 형성하고 소자 격리 물질을 메우는 단계;상기 소자 격리 영역 각각의 사이에 위치하는 메모리 셀 영역에 이온주입으로, P층과 상기 P층 상부에 N층을 순차적으로 형성하는 단계;상기 N층과 P층의 측면이 드러나도록 상기 소자 격리 물질을 제거하는 단계;상기 드러난 N층과 P층을 덮는 하부 터널 절연막, 전하 트랩층, 및 상부 절연막을 순차적으로 형성하는 단계; 및상기 상부 절연막 상부로 워드라인을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 하부 터널 절연막, 전하 트랩층, 및 상부 절연막은 각각 터널 산화막, 질화막, 및 상부 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 메모리 셀의 프로그램 동작은 밴드 투 밴드 터널링(band to band tunneling) 현상을 이용하고 이레이즈 동작은 FN 터널링(Fowler-Nordheim tunneling) 현상을 이용하여 행하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 메모리 셀의 리드 동작은 밴드 투 밴드 터널링(band to band tunneling) 현상을 이용하여 행하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 실리콘 기판 상부의 메모리 셀을 격리하는 소자 격리 영역과 소자 격리 영역을 메우는 소자 격리 물질;상기 소자 격리 영역 각각의 사이에 위치하는 메모리 셀 영역에, 이온주입되고 측면이 드러나도록 형성된, P층과 상기 P층 상부에 순차적으로 형성된 N층;상기 드러난 N층과 P층을 순차적으로 덮는 하부 터널 절연막, 전하 트랩층, 및 상부 절연막; 및상기 상부 절연막 상부로 형성된 워드라인;을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
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Citations (4)
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|---|---|---|---|---|
| KR20000057803A (ko) * | 1999-02-04 | 2000-09-25 | 이데이 노부유끼 | 게이트 전하 축적형 메모리 셀 |
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| JP2005136434A (ja) * | 2004-12-27 | 2005-05-26 | Renesas Technology Corp | 半導体装置 |
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2007
- 2007-05-17 KR KR1020070048050A patent/KR100859488B1/ko not_active IP Right Cessation
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