KR20050069142A - 비휘발성 메모리 소자 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 종래의 커플링 비를 증가시키기 위해 사용한 ONO 대신 다층의 블럭 산화막을 형성하여 이레이즈 후반부에 컨트롤 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하도록 만들어 사이드월 프로팅 게이트에서 실리콘 기판으로 빠져나가는 전자 개수 혹은 실리콘 기판에서 사이드월 프로팅 게이트로 주입되는 정공 개수 만큼 폴리 실리콘 주게이트에서 사이드월 프로팅 게이트로 전자를 주입시켜 줌으로써 이레이즈 시간에 관계없이 일정한 문턱전압으로 유지하는 방법에 관한 것이다.
본 발명의 상기 목적은 반도체기판 상에 배치되는 폴리실리콘 게이트; 상기 폴리실리콘 게이트 및 기판의 사이에 형성된 게이트 산화막; 상기 폴리실리콘 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트; 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 터널 산화막; 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트 사이에 형성된 블럭 산화막; 상기 폴리실리콘 게이트와 상기 사이드월 플로팅 게이트의 측벽에 형성된 사이드월 스페이서; 상기 사이드월 스페이서 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역 및 상기 소오스/드레인 확장 영역의 일측에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자는 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하여 이레이즈 후반부에 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 P형 기판 또는 소스/드레인으로 전자가 빠져나가거나 P형 기판 또는 소스/드레인에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압을 일정한 값으로 수렴시켜 오버 이레이즈를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 와이드한 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우(Vt Window)가 줄어드는 문제를 개선시킬 수 있다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 종래의 커플링 비(Coupling Ratio)를 증가시키기 위해 사용한 ONO(Oxide-Nitride-Oxide) 대신 다층의 블럭 산화막을 형성하여 이레이즈 후반부에 컨트롤 게이트에서 사이드월 플로팅 게이트(Sidewall Floating Gate)로 전자들이 MFN 터널링(Modified F/N Tunneling)하도록 만들어 사이드월 프로팅 게이트에서 실리콘 기판으로 빠져나가는 전자 개수 혹은 실리콘 기판에서 사이드월 프로팅 게이트로 주입되는 정공 개수 만큼 폴리 실리콘 주게이트에서 사이드월 프로팅 게이트로 전자를 주입시켜 줌으로써 이레이즈 시간에 관계없이 일정한 문턱전압으로 유지하는 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래의 SONOS 메모리 소자는 P형 실리콘 기판에 터널 산화막, 트랩 질화막, 블럭 산화막을 차례로 증착하고 그 위에 게이트가 증착되어 있는 구조로 되어 있다.
SONOS 메모리 소자의 경우 주로 프로그램은 FN(Fowler- Nordheim) 터널링 또는 직접 터널링 방식으로 전자를 터널링시켜 트랩 질화막 내에 존재하는 트랩 사이트에 전자를 트랩시켜 문턱전압을 증가시키며 이레이즈도 프로그램과 마찬가지로 FN 터널링, 직접 터널링, 트랩 보조 터널링(Trap Assisted Tunneling) 등과 같은 터널링 방식으로 전자를 터널링시켜 P형 실리콘 기판으로 빼내어 문턱전압을 감소시키게 된다.
종래의 SONOS 소자의 경우 프로그램과 이레이즈에 모두 터널링 방식을 사용하기 때문에 적정 프로그램과 이레이즈 스피드를 얻기 위해서는 터널 산화막을 20Å 내외로 얇게 증착하여야 하며 이로 인해 리텐션 특성이 좋지 않은 단점이 있다. 이러한 SONOS 소자의 단점을 해결하기 위해 터널 산화막의 두께를 증가시키고 프로그램은 열 전자 주입 방식을 사용하고 이레이즈는 열 정공 주입(Hot Hole Injection) 방식을 사용하는 경우도 있으나 이 경우 리텐션 특성은 개선이 되나 열 정공 주입에 의한 프로그램 내구성(Endurance) 특성이 급격히 악화되는 단점이 있다.
도 1는 종래의 단일 비트 스택 게이트(Single Bit Stack Gate) 형태의 플로팅 게이트 소자를 나타낸 것으로 P형 실리콘 기판(11)에 터널 산화막으로 SiO2(14)를 성장시키고 그 위에 폴리 실리콘 플로팅 게이트(15)를 증착하고 그 위에 커플링 비를 증가시키기 위해 ONO층(16)을 증착하며 그 위에 컨트롤 게이트(17)를 형성시킨다. 상기 게이트의 양측 하부에는 소오스(13) 및 드레인(12)이 형성된다.
도 2는 종래의 단일 비트 스택 게이트 형태의 플로팅 게이트 소자의 프로그램/이레이즈 셀의 문턱 전압 분포를 나타낸 것으로 이레이즈 동작시 오버 이레이즈(Over Erase)에 의해 문턱전압이 0[V]이하로 떨어지는 셀(18)이 존재하며 이레이즈 문턱 전압 분포가 프로그램 문턱 전압 분포 보다 커서 문턱 전압 윈도우가 줄어들게 된다. 이렇게 비트 라인(Bit Line)상에 오버 이레이즈된 셀이 하나라도 존재하면 오버 이레이즈된 셀에 의해 비트 라인에 전류가 많이 흘러 비트 라인상에 존재하는 다른 셀의 데이터를 전혀 읽지 못하는 문제가 발생한다. 이러한 오버 이레이즈 문제는 플레시 메모리 셀 내의 액티브 영역의 CD(Critical Dimension), 터널 산화막 두께, 정션 오버랩(Junction Overlap), 플로팅 게이트 CD, 플로팅 게이트 표면의 거칠기, ONO층의 두께(Thickness), 터널 산화막의 손상(Damage), 터널 산화막의 국부적인 얇음(Thining)현상, 핀홀(Pin Hole) 등 많은 공정 요소에 의해 발생될 수 있다. 이러한 오버 이레이즈 문제는 여러가지 구조적인 문제로 근본적인 문제해결이 어려워 대개의 경우 오버 이레이즈된 셀들을 검출(Detect)하여 리프로그램(Reprogram)시켜 오버 이레이즈된 셀들의 문턱전압을 높여주는 방식을 사용하고 있다. 이 경우 테스트 시간도 길어지며 오버 이레이즈 셀을 회복(Recovery)시키기 위해 추가적인 복잡한 회로가 필요하다. 또한 이레이즈 상태의 문턱 전압 분포가 크며 이후 프로그램 상태의 문턱 전압 분포에도 영향을 주어 문턱 전압 윈도우를 감소시키며 멀티 레벨 비트(Multi Level Bit)를 구현하기 어려운 문제점 등이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 2 비트 사이드월 플로팅 게이트 소자를 사용하여 구성한 플레시 메모리 셀이 이레이즈 작업을 수행하는 동안 일정한 문턱전압으로 수렴하도록 함으로써 오버 이레이즈를 방지하며 넓은 이레이즈 문턱 전압 분포를 좁게 만듬으로써 문턱전압 윈도우가 줄어드는 문제를 개선시킨다. 뿐만 아니라 이레이즈 문턱전압을 일정한 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로그램 상태의 문턱 전압 분포도 좁게 만들수 있어 멀티 레벨 비트 셀을 구현하는 것을 용이하게 하는 비휘발성 메모리 소자를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체기판 상에 배치되는 폴리실리콘 게이트; 상기 폴리실리콘 게이트 및 기판의 사이에 형성된 게이트 산화막; 상기 폴리실리콘 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트; 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 터널 산화막; 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트 사이에 형성된 블럭 산화막; 상기 폴리실리콘 게이트와 상기 사이드월 플로팅 게이트의 측벽에 형성된 사이드월 스페이서; 상기 사이드월 스페이서 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역 및 상기 소오스/드레인 확장 영역의 일측에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 3은 본 발명의 2 비트 사이드월 프로팅 게이트 비휘발성 메모리 소자의 구조를 나타낸 도면이다.
반도체기판 상에 메인 게이트인 폴리실리콘 게이트가 형성되어 있다. 상기 폴리실리콘 게이트 및 기판의 사이에는 게이트 산화막이 형성되어 있다. 상기 폴리실리콘 게이트의 하부 측면에는 사이드월 플로팅 게이트가 형성되어 있고, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트에는 블럭 산화막이 개재되어 있다. 또한 사이드월 플로팅 게이트와 기판 사이에는 터널 산화막이 개재되어 있다. 상기 폴리실리콘 게이트 및 사이드월 플로팅 게이트의 측벽에는 사이드월 스페이서가 형성되어 있고, 상기 사이드월 스페이서 하부의 반도체 기판에 소오스/드레인 확장 영역이 형성되어 있다. 또한 소오스/드레인 확장영역의 일측에는 소오스/드레인 영역이 형성되어 있다. 상기 폴리실리콘 게이트는 하부 길이가 상부 길이보다 작은 T자형이며, 상기 사이드월 스페이서와 폴리실리콘 게이트 사이, 그리고 사이드월 스페이서와 사이드월 플로팅 게이트 사이에는 폴리 산화막이 형성되어 있다.
상기 블럭 산화막은 제 1 블럭 산화막과 제 2 블럭 산화막으로 구성되며, 상기 제 1 블럭 산화막은 Al2O3나 Y2O3를 사용하며 상기 제 2블럭 산화막은 SiO2를 사용한다. 또한 상기 터널 산화막도 SiO2를 사용한다.
상기 소자의 동작 특성을 간단히 살펴보면 폴리실리콘 게이트 측면 아래에 형성된 사이드월 플로팅 게이트에 전자를 주입하거나 빼냄으로서 사이드월 플로팅 게이트 아래의 실리콘 기판 표면에 전위 장벽을 가변시켜 변경 가능한 소오스에서 드레인으로 전자가 주입이 안되도록 하거나 잘 되도록 함으로써 한 개의 트랜지스터로 2 비트의 비휘발성 메모리 소자를 구현하게 된다.
도 4 내지 도 6은 발명의 일실시 예로 제 1 블럭 산화막으로 Al2O3를 사용하고 제 2 블럭 산화막으로 SiO2를 사용한 경우 이레이즈 변화를 에너지 밴드 다이어그램으로 나타낸 도면이다.
도 4는 이레이즈 초기 상태에서 에너지 밴드 다이어그램을 나타낸 도면이다. 이레이즈시 폴리실리콘 게이트에 큰 음전압을 인가하고 P형 기판 또는 소오스/드레인은 접지시키거나 혹은 폴리실리콘 게이트에 음전압과 P형 기판 또는 소오스/드레인에 양전압을 가하게 된다. 이렇게 가해진 전기장은 제 2 블럭 산화막, 제 1 블럭 산화막 및 터널 산화막의 컨덕션 밴드 에너지 준위에 기울기를 유발하게 되는데 사이드월 플로팅 게이트에 주입되어 있는 전자에 의해 상대적으로 제 1 블럭 산화막과 제 2 블럭 산화막의 전기장은 작은 값이 되고 반대로 터널 산화막의 전기장은 큰 값을 가지게 된다. 따라서 이레이즈 초반에는 제 2 블럭 산화막에서의 전압강하(311)와 제 1 블럭 산화막에서의 전압강하(321) 그리고 제 2 블럭 산화막과 제 1 블럭 산화막의 컨덕션 밴드 차이를 합한 것(311+321+0.8eV)이 폴리실리콘 게이트와 제 2 블럭 산화막의 컨덕션 밴드 차이(3.5eV)보다 작다. 그러므로 상기 폴리실리콘 게이트의 컨덕션 밴드에 존재하는 전자들이 사이드월 플로팅 게이트로 주입되기 위해서는 제 2 블럭 산화막의 두께와 제 1 블럭 산화막의 두께(341)만큼 터널링을 하여야 하기 때문에 터널링 길이가 매우 길어 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자주입은 거의 생기지 않는다.
반대로 터널 산화막의 경우 터널 산화막에 가해지는 큰 전기장에 의해 터널 산화막에 큰 전압강하(331)가 생기며 이러한 전압강하는 사이드월 플로팅 게이트와 터널 산화막 사이의 컨덕션 밴드 차이(3.5eV)보다 훨씬 커서 사이드월 플로팅 게이트의 컨덕션 밴드내에 저장된 전자들이 F/N 터널링하여 P형 기판 또는 소오스/드레인으로 빠져 나가게 된다. 이때 사이드월 플로팅 게이트의 컨덕션 밴드내에 저장된 전자가 F/N 터널링하는 거리(351)는 매우 짧기 때문에 전자들이 사이드월 플로팅 게이트에서 P형 기판 또는 소오스/드레인으로 쉽게 빠져 나가게 된다. 따라서 이레이즈 초반에는 사이드월 플로팅 게이트의 전자들이 터널 산화막을 F/N 터널링하여 P형 기판 또는 소오스/드레인으로 빠져나감으로써 문턱전압이 감소하게 된다.
도 5은 이레이즈 중반 상태에서 에너지 밴드 다이어그램을 나타낸 도면이다. 이레이즈가 진행됨에 따라 사이드월 플로팅 게이트에 저장된 전자의 개수가 줄어 들고 이로 인해 터널 산화막에 가해지는 전기장는 점차 줄어들어 터널 산화막내에서의 전압강하(332)는 점점 줄어드는 반면 제 1 블럭 산화막과 제 2 블럭 산화막쪽의 전기장는 점차 증가하여 제 2 블럭 산화막내에서의 전압강하(312)와 제1블럭 산화막내에서의 전압강하(322)는 점점 증가하게 된다.
따라서, 제 2 블럭 산화막에서의 전압강하(312)와 제 1 블럭 산화막에서의 전압강하(322), 그리고 제 2 블럭 산화막과 제 1 블럭 산화막의 컨덕션 밴드 차이를 합한 것(312+322+0.8eV)이 폴리실리콘 게이트와 제2블럭 산화막의 컨덕션 밴드 차이(3.5eV)보다 커지기 시작하여 폴리실리콘 게이트의 컨덕션 밴드에 존재하는 전자들이 MFN 터널링(Modified F/N 터널링)에 의해 사이드월 플로팅 게이트의 컨덕션 밴드로 주입되게 된다. 즉 폴리실리콘 게이트의 컨덕션 밴드에서 사이드월 플로팅 게이트로 전자들이 터널링 하는 길이(342)는 제 2 블럭 산화막의 전체 두께와 제 1 블럭 산화막의 F/N 터널링 길이를 합한 것이 된다. 하지만 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링 하는 길이(342)가 사이드월 플로팅 게이트에서 P형 기판 또는 소오스/드레인으로 F/N 터널링하는 길이보다 길어 사이드월 플로팅 게이트에서 P형 기판 또는 소오스/드레인으로 F/N 터널링이 우세하게 되어 계속 전자들이 P형 기판 또는 소오스/드레인으로 빠져나감으로써 문턱전압은 계속 감소하게 된다.
도 6은 이레이즈 후반 상태에서 에너지 밴드 다이어그램을 나타낸 도면이다. 사이드월 플로팅 게이트에 저장된 전자는 거의 P형 기판 또는 소스/드레인으로 빠져나가 조금 남아 있거나 저장된 전자가 없을 수도 있으며 P형 기판 또는 소스/드레인에서 역으로 정공이 사이드월 플로팅 게이트로 주입되어 있을 수도 있다. 이러한 이레이즈 후반에는 터널 산화막에 가해지는 전기장은 최소값으로 줄어들어 터널 산화막내에서의 전압강하(333)도 최소 전압강하가 발생한다. 반면, 제 1 블럭 산화막과 제 2 블럭 산화막쪽의 전기장은 최대가 되어 제 2 블럭 산화막내에서의 전압강하(313)와 제 1 블럭 산화막 내에서의 전압강하(313)도 최대가 된다. 따라서 제 2 블럭 산화막에서의 전압강하(313)와 제 1 블럭 산화막에서의 전압강하(323), 그리고 제 2 블럭 산화막과 제 1 블럭 산화막의 컨덕션 밴드 차이를 합한 것(313+323+0.8eV)이 폴리실리콘 게이트와 제 2 블럭 산화막의 컨덕션 밴드 차이(3.5eV)보다 크며 폴리실리콘 게이트의 컨덕션 밴드에 존재하는 전자들이 MFN 터널링에 의해 사이드월 플로팅 게이트의 컨덕션 밴드로 주입되게 된다. 즉 폴리실리콘 게이트의 컨덕션 밴드에서 사이드월 플로팅 게이트로 전자들이 터널링 하는 길이(343)는 제 2 블럭 산화막의 전체 두께와 제 1 블럭 산화막의 F/N 터널링 길이를 합한 것이 된다.
따라서 이레이즈 후반에는 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자가 터널링하는 거리(343)와 사이드월 플로팅 게이트에서 P형 기판 또는 소스/드레인으로 전자가 터널링 하는 거리(353)가 비슷해져 이레이즈 시간을 늘리더라도 사이드월 플로팅 게이트에서 P형 기판 또는 소스/드레인으로 전자가 빠져나가거나 P형 기판 또는 소스/드레인에서 사이드월 플로팅 게이트로 정공이 주입되는 양만큼 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자가 주입됨으로써 이레이즈 상태의 문턱전압이 일정한 값으로 수렴하게 된다. 상기 제 1 블럭 산화막, 제 2 블럭 산화막, 터널 산화막의 두께는 수렴시키고자 하는 이레이즈 상태의 문턱 전압 레벌에 의해 결정된다.
도 7은 본 발명에서의 비휘발성 메모리 소자의 이레이즈 특성을 나타낸 도면이다.
이레이즈 시간을 증가시킴에 따라 문턱 전압이 감소하다가 이레이즈 후반부에 일정한 문턱전압에서 수렴하는 것을 쉽게 알 수 있다. 따라서 본 발명과 같이 종래의 싱글 비트 스택 게이트 플래시 메모리 셀(Single Bit Stack Gate Flash Memory Cell)의 ONO층 대신 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하여 이레이즈 후반부에 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 P형 기판 또는 소스/드레인으로 전자가 빠져나가거나 P형 기판 또는 소스/드레인에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압을 일정한 값으로 수렴시켜 오버 이레이즈를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 넓은 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우(Vt Window)가 줄어드는 문제를 개선시킬 수 있다. 뿐만 아니라 이레이즈 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로그램 상태 문턱 전압 분포도 좁게 만들 수 있어 멀티 레벨 비트 셀의 구현을 용이하게 할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자는 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하여 이레이즈 후반부에 폴리실리콘 게이트에서 사이드월 플로팅 게이트로 전자들이 MFN 터널링하여 사이드월 플로팅 게이트에서 P형 기판 또는 소스/드레인으로 전자가 빠져나가거나 P형 기판 또는 소스/드레인에서 사이드월 플로팅 게이트로 정공이 주입되는 것을 보상시킴으로써 이레이즈 상태의 문턱 전압을 일정한 값으로 수렴시켜 오버 이레이즈를 방지함과 동시에 이레이즈 상태 문턱전압의 분포를 좁게 만들어 와이드한 이레이즈 문턱 전압 분포에 의해 문턱전압 윈도우(Vt Window)가 줄어드는 문제를 개선시킬 수 있다. 뿐만 아니라 이레이즈 문턱 전압을 일정 전압 레벨에서 좁은 폭을 가지도록 만듬으로써 프로그램 상태 문턱 전압 분포도 좁게 만들 수 있어 멀티 레벨 비트 셀의 구현을 용이하게 할 수 있다. 또한 제 1 블럭 산화막으로 사용되는 Al2O3나 Y2O3의 유전율이 각각 9와 17로 7.5정도 되는 질화막(SiN)보다 크기 때문에 ONO층을 사용하는 것 보다 제 1 블럭 산화막과 제 2 블럭 산화막을 사용하는 것이 커플링 비(Coupling Ratio)가 더 높아 콘트롤 게이트에 걸어주는 전압을 효과적으로 줄일 수 있는 효과가 있다.
도 1는 종래 기술에 의한 비휘발성 메모리 소자의 단면도.
도 2는 종래 기술에 의한 비휘발성 메모리 소자의 프로그램/이레이즈 셀의 문턱 전압 분포.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 단면도.
도 4 내지 도 6은 본 발명의 비휘발성 메모리 소자의 이레이즈 변화를 에너지 밴드 다이어그램으로 나타낸 도면.
도 7은 본 발명에 의한 비휘발성 메모리 소자의 이레이즈 특성을 나타낸 도면.
Claims (7)
- 반도체기판 상에 배치되는 폴리실리콘 게이트;상기 폴리실리콘 게이트 및 기판의 사이에 형성된 게이트 산화막;상기 폴리실리콘 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트;상기 사이드월 플로팅 게이트와 기판 사이에 형성된 터널 산화막;상기 폴리실리콘 게이트와 사이드월 플로팅 게이트 사이에 형성된 블럭 산화막;상기 폴리실리콘 게이트와 상기 사이드월 플로팅 게이트의 측벽에 형성된 사이드월 스페이서;상기 사이드월 스페이서 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역; 및상기 소오스/드레인 확장 영역의 일측에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 사이드월 스페이서와 상기 폴리실리콘 게이트 사이, 그리고 상기 사이드월 스페이서와 상기 사이드월 플로팅 게이트 사이에 폴리 산화막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 폴리실리콘 게이트는 상부의 길이가 하부의 길이보다 긴 T자형 게이트임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 블럭 산화막은 제 1 블럭 산화막과 제 2 블럭 산화막으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4항에 있어서,상기 제 1 블럭 산화막은 50 내지 250Å의 두께인 Al2O3 또는 Y2O 3임을 특징으로 하는 비휘발성 메모리 소자.
- 제 4항에 있어서,상기 제 2 블럭 산화막은 20 내지 150Å의 두께인 SiO2임을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 비휘발성 메모리 소자는 이레이즈 시간을 증가시킴에 따라 문턱 전압이 감소하다가 이레이즈 후반부에 일정한 문턱전압에서 수렴하는 것을 특징으로 하는 비휘발성 메모리 소자.
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