KR20030057897A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용하여 메모리 소자를 제조하되, 소오스 접합부를 DDD(Double-Diffused-Drain) 구조로 하고, 드레인 접합부를 고농도 불순물이 주입된 일반적인 구조로 하여 비대칭 접합부(asymmetric junction)가 되도록 하므로써, SONOS 메모리 소자의 이븐 셀(소오스 접합부 쪽의 SONOS 메모리 소자 부분) 및 오드 셀(드레인 접합부 쪽의 SONOS 메모리 셀 부분) 각각의 상태에 따라 4개 상태의 데이터를 보관할 수 있고, 이븐 셀이 접합부 소거를 하며 동시에 오드 셀이 채널 소거를 하므로 홀 전류 증가에 따른 펌핑 회로의 캐패시턴스 증가를 개선할 수 있는 플래시 메모리 소자 및 그 제조 방법에 관하여 기술된다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 핫 홀 발생(hot hole generation)에 따른 홀 전류(hole current) 증가로 인한 펌핑 회로의 캐패시턴스(capacitance) 증가를 개선할 수 있는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 공정 기술 측면에서 비휘발성 반도체 메모리(Nonvolatile Semiconductor Memories; NVSM) 기술은 크게 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 MIS(metal insulator semiconductor) 계열로 구분된다.
플로팅 계열은 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(electrically erasable programmable read only memory)으로 가장 널리 응용되고 있는 ETOX(EPROM tunnel oxide) 구조가 대표적이다.
MIS 계열은 유전막-벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행하며, 현재 플래시 EEPROM으로 주로 응용되고 있는 SONOS 구조가 대표적이다.
도 1은 종래 제 1 실시예에 따른 비휘발성 메모리 소자의 구조 단면도이다.
도 1에 도시된 플로팅 게이트 계열의 비휘발성 메모리 소자는 전위 우물(potential well)을 이용하여 기억특성을 구현하며, 현재 플래시 이이피롬(Flash EEPROM)으로 널리 응용되고 있는 ETOX(EPROM with tunnel oxide)구조이다.
이와 같은 플로팅 게이트 계열은 2층 폴리실리콘 구조 혹은 3층 폴리실리콘 구조를 이용한다.
3층 폴리실리콘 구조의 경우, 소거 전용으로 소거 게이트용 폴리실리콘층을 구성한 것으로써, 소거 특성을 독립적으로 제어할 수 있다
도 1에 도시된 종래 비휘발성 메모리 소자는 2층 폴리실리콘 구조를 도시한 것으로써, 반도체 기판(11)과, 반도체 기판(11)상에 형성된 제 1 산화막(12)과, 제 1 산화막(12)상에 형성된 플로팅 게이트(13)와, 플로팅 게이트(13) 상에 형성된 제 2 산화막(14)과, 제 2 산화막(14)상에 형성된 컨트롤 게이트(15), 컨트롤 게이트(15) 양측의 반도체 기판(11) 표면 내에 형성된 소오스 접합부 및 드레인 접합부(16s 및 16d)로 구성된다.
상기에서, 제 1 산화막(12)을 터널링 산화막이라고 하며, 제 2 산화막(14)은 IPD(Inter Polysilicon Dielectric)라고 한다.
이와 같은 종래 플로팅 게이트 계열의 비휘발성 메모리 소자의 프로그램 및 소거 동작은 다음과 같이 이루어진다.
먼저, 프로그램 시에는 상기 컨트롤 게이트(15)에 충분히 큰 양(+)의 전압을 인가하면, 이 양(+)의 전압은 IPD층인 제 2 산화막(14)을 통해 플로팅 게이트(13)와 전기적으로 결합되어 플로팅 게이트(13)의 전위를 증가시킨다.
따라서, 터널링 산화막인 제 1 산화막(12)의 전기장 세기는 증가하게 되고, 특히, 소오스 접합부(16s)와 드레인 접합부(16d)간의 전기장 세기에 의해 발생한 핫 일렉트론(hot electron)은 터널링 산화막이 제 1 산화막(12)을 통해 플로팅 게이트(13)로 주입된다.
이에, 핫 일렉트론은 터널링 산화막인 제 1 산화막(12)과 IPD층인 제 2 산화막(14) 의한 전위 우물에 트랩(Trap)된다.
소거는 상기 전위 우물에 트랩된 핫 일렉트론을 플로팅 게이트(13)로부터 제거하는 것을 말하는 것으로써, 컨트롤 게이트(15)에 음(-)의 전압을 인가하고, 소오스 접합부(16s)에 양(+)의 전압을 인가하면, 플로팅 게이트(13)에 저장된 핫 일렉트론이 터널링 산화막인 제 1 산화막(12)을 파울러 노드하임 터널링(Fowler Nordheim Tunneling)하여 반도체 기판(11)으로 방출된다.
도 2는 종래 제 2 실시예에 따른 비휘발성 메모리 소자의 구조 단면도로써, MIS 계열의 SONOS 구조의 비휘발성 메모리 소자의 구조 단면도이다.
MIS 계열은 유전막-벌크, 유전막-유전막 계면, 유전막-반도체 계면에 존재하는 트랩(Trap)을 이용하여 기억 기능을 수행하는 것으로써 그 대표적인 구조는 SONOS이다.
MIS 계열은 구조가 간단하여 싱글-폴리실리콘 공정을 이용하여 기존의 CMOS공정을 그대로 적용할 수 있으며 프로그래밍/소거의 내구력(endurance)이 우수하다는 장점이 있다.
도 2에 도시된 바와 같이, SONOS 구조의 비휘발성 메모리 소자는 반도체 기판(21)과, 반도체 기판(21)상에 형성된 제 1 산화막(22)과, 제 1 산화막(22)상에 형성된 질화막(23)과, 질화막(23)상에 형성된 제 2 산화막(24)과, 제 2 산화막(24)상에 형성된 게이트 전극(25)과, 게이트 전극(25) 양측의 반도체 기판(21) 표면 내에 형성된 소오스 접합부 및 드레인 접합부(26s 및 26d)로 구성된다.
상기에서, 도면에서도 도시된 바와 같이, 게이트 전극(25)과 반도체 기판(21)과의 사이에 O-N-O구조의 유전막(22, 23 및 24)이 형성된다.
이와 같은 SONOS 구조의 비휘발성 메모리 소자의 프로그램 및 소거 동작을 설명하면 다음과 같다.
먼저, 프로그램 시에는 게이트 전극(25)에 충분히 큰 양(+)의 전압을 인가하면, 반도체 기판(21)으로부터 전자가 반도체 기판(21)상부의 제 1 산화막(22)을 터널링하여 질화막(23)으로 주입된다.
이때, 질화막(23)상의 제 2 산화막(24)은 질화막(23)으로 주입된 전자가 게이트 전극(25)쪽으로 누설되는 것을 방지함과 동시에 게이트 전극(25)으로부터 질화막(23)으로의 정공이 주입되는 것을 방지한다.
이와 같은 의미에서 제 1 산화막(22)을 터널링 산화막(tunneling oxide)이라고 하고, 질화막(23)상의 제 2 산화막(24)을 블록킹 산화막(blocking oxide)이라고 한다.
터널링 산화막인 제 1 산화막(22)을 통해 질화막(23)으로 주입된 전자는 질화막(23) 벌크 트랩 및 질화막(23) 양쪽 끝의 각 계면 트랩에 트랩핑되고, 문턱전압은 증가하게 된다.
따라서, 소거를 위해서는 게이트 전극(25)에 음(-)의 전압을 인가하여 트랩된 전자를 반도체 기판(21)으로 방출시켜 문턱전압을 프로그래밍 하기 전의 값으로 감소시킨다.
상기한 바와 같이, 종래 제 1 실시예에 따른 플로팅 게이트 계열의 비휘발성 메모리 소자는 플로팅 게이트 및 컨트롤 게이트를 폴리실리콘으로 형성하므로, 약 5,000Å 이상의 단차가 발생하는 등 공정이 복잡하고, 또한 한 개의 셀에 한 개의 데이터(예를 들어, 0, 1)만을 저장하기 때문에 차세대 고집적 반도체 메모리 구현을 어렵게 한다. 이를 해결하기 위하여 비휘발성 메모리 소자로, 종래 제 2 실시예에서 설명한 바와 같이, 두께가 얇은 질화막에 데이터를 저장할 수 있고, 한 개의 셀에 두 개의 데이터(예를 들어, 00, 01, 10, 11)를 저장할 수 있는 SONOS 구조를 채택하고 있다.
그런데, 종래 제 2 실시예의 SONOS 구조의 비휘발성 메모리 소자는 핫 홀 소거(hot hole erase) 방식이 사용되기 때문에 과도한 전류에 의한 웰 바이어스의 감소와 이를 극복하기 위한 펌핑 회로(pumping circuit)의 캐패시턴스의 사이즈 증가가 필요하다.
따라서, 본 발명은 핫 홀 발생에 따른 홀 전류 증가로 인한 펌핑 회로의 캐패시턴스 증가를 개선할 수 있는 SONOS 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성된 제 1 산화막; 상기 제 1 산화막 상에 형성되고, 상기 제 1 산화막을 통해 주입된 전자를 트랩핑하는 질화막; 상기 질화막 상에 형성되고, 상기 질화막에 주입된 전자가 누설되는 것을 방지하면서 주변층으로 부터 상기 질화막으로 정공이 주입되는 것을 방지하는 제 2 산화막; 상기 제 2 산화막 상에 형성된 게이트 전극; 상기 게이트 전극 일측의 상기 반도체 기판 표면 내에 형성된 DDD 구조의 소오스 접합부; 및 상기 게이트 전극 다른측의 상기 반도체 기판 표면 내에 형성된 일반 구조의 드레인 접합부를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명의 목적을 달성하기 위한 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 제 1 산화막, 질화막, 제 2 산화막 및 게이트 전극이 적층된 구조를 형성하는 단계; 상기 게이트 전극 일측의 상기 반도체 기판 표면 내에 DDD 구조의 소오스 접합부를 형성하는 단계; 상기 게이트 전극이 포함된 적층 구조의 양 측면에 스페이서 절연막을 형성하는 단계; 및 상기 게이트 전극 다른측의 반도체 기판 표면 내에 일반 구조의 드레인 접합부를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 제 1 실시예에 따른 비휘발성 메모리 소자의 구조 단면도.
도 2는 종래 제 2 실시예에 따른 비휘발성 메모리 소자의 구조 단면도.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 구조 단면도.
도 4는 도 3의 오드 셀 부분의 소거 및 프로그램 에너지 다이어그램.
도 5는 도 3의 이븐 셀 부분의 소거 및 프로그램 에너지 다이어그램.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31: 반도체 기판12, 22, 32: 제 1 산화막
13: 플로팅 게이트23, 33: 질화막
14, 24, 34: 제 2 산화막15: 컨트롤 게이트
25, 35: 게이트 전극16s, 26s, 36s: 소오스 접합부
16d, 26d, 36d: 드레인 접합부41: 스페이서 절연막
51, 52: 포토레지스트 패턴
100: 이븐 셀200: 오드 셀
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 구조 단면도로써, MIS 계열의 SONOS 구조의 비휘발성 메모리 소자의 구조 단면도이다.
도 3에 도시된 바와 같이, SONOS 구조의 비휘발성 메모리 소자는 반도체 기판(31)과, 반도체 기판(31)상에 형성된 제 1 산화막(32)과, 제 1 산화막(32)상에 형성된 질화막(33)과, 질화막(33)상에 형성된 제 2 산화막(34)과, 제 2 산화막(34)상에 형성된 게이트 전극(35)과, 게이트 전극(35) 일측의 반도체 기판(31) 표면 내에 형성된 DDD 구조의 소오스 접합부(36s)와, 게이트 전극(35) 다른측의 반도체 기판(31) 표면 내에 형성된 일반(normal) 구조의 드레인 접합부(36d)로 구성된다.
상기에서, 도면에서도 도시된 바와 같이, 본 발명의 소오스 접합부(36s)와 드레인 접합부(36d)는 비대칭 접합부(asymmetric junction) 구조를 갖는다. 드레인 접합부(36d)는 DDD 구조의 소오스 접합부(36s)를 형성한 후에 스페이서 절연막(41)을 이용한 드레인 이온 주입 공정으로 형성된다. 게이트 전극(35)과 반도체 기판(31)과의 사이에 O-N-O구조의 유전막(32, 33 및 34)이 형성된다.
SONOS 구조의 비휘발성 메모리 소자에서, 잘 알다시피, 제 1 산화막(32)은 터널링 산화막(tunneling oxide)역할을 하고, 질화막(32)은 터널링 산화막인 제 1 산화막(32)을 통해 질화막(33)으로 주입된 전자를 질화막(33) 벌크 트랩 및 질화막(33) 양쪽 끝의 각 계면 트랩에 트랩핑하고, 트랩된 전자를 반도체 기판(31)으로 방출하는 역할을 하며, 제 2 산화막(34)은 질화막(33)으로 주입된 전자가 게이트 전극(35)쪽으로 누설되는 것을 방지함과 동시에 게이트 전극(35)으로부터 질화막(33)으로의 정공이 주입되는 것을 방지하는 블록킹 산화막(blocking oxide) 역할을 한다.
이와 같은 본 발명의 실시예에 따른 SONOS 구조의 비휘발성 메모리 소자의 소거, 프로그램 및 리드 동작을 각각 설명하면 다음과 같다.
소거, 프로그램 및 리드 동작의 설명 편의를 위해, 도 3에 도시된 바와 같이, 소오스 접합부(36s) 쪽의 메모리 소자 부분을 이븐 셀(even cell; 100)이라 정의하고, 드레인 접합부(36d) 쪽의 메모리 셀 부분을 오드 셀(odd cell; 200)이라 정의한다.
먼저, 소거 동작은 이븐 셀(100)과 오드 셀(200) 각각에서 이루어진다. 이븐 셀(100) 소거 동작은 게이트 전극(35)의 전압(Vg)을 -8V로 하고, 드레인 접합부(36d)의 전압(Vd)을 8V로 하고, 소오스 접합부(36s)의 전압(Vs)을 8V로 하고, 반도체 기판(31)의 웰 전압(Vwell)을 8V로 하여 파울러 노드하임 터널링에 의한 접합부 소거(junction erase) 방식으로 이루어진다. 오드 셀(200) 소거 동작은 게이트 전극(35)의 전압(Vg)을 -8V로 하고, 드레인 접합부(36d)의 전압(Vd)을 8V로하고, 소오스 접합부(36s)의 전압(Vs)을 8V로 하고, 반도체 기판(31)의 웰 전압(Vwell)을 8V로 하여 핫 홀 인젝션(hot hole injection)에 의한 채널 소거(channel erase) 방식으로 이루어진다. 본 발명의 비휘발성 메모리 소자의 소거 동작은 소거 방식만 다를 뿐 바이어스는 동일하다.
프로그램 동작 역시 이븐 셀(100)과 오드 셀(200) 각각에서 이루어진다. 이븐 셀(100) 프로그램 동작은 게이트 전극(35)의 전압(Vg)을 8V로 하고, 드레인 접합부(36d)의 전압(Vd)을 5V로 하고, 소오스 접합부(36s)의 전압(Vs)을 0V로 하고, 반도체 기판(31)의 웰 전압(Vwell)을 0V로 하여 파울러 노드하임 터널링에 의해 프로그램이 이루어진다. 오드 셀(200) 프로그램 동작은 게이트 전극(35)의 전압(Vg)을 8V로 하고, 드레인 접합부(36d)의 전압(Vd)을 0V로 하고, 소오스 접합부(36s)의 전압(Vs)을 5V로 하고, 반도체 기판(31)의 웰 전압(Vwell)을 0V로 하여 핫 홀 인젝션에 의해 프로그램이 이루어진다. 본 발명의 비휘발성 메모리 소자의 프로그램 동작은 이븐 셀(100) 및 오드 셀(200) 각각에서 이루어진다.
이븐 셀(100) 및 오드 셀(200)의 리드 동작은 게이트 전극(35)의 전압(Vg)을 5V로 하고, 드레인 접합부(36d)의 전압(Vd)을 0.8V로 하고, 소오스 접합부(36s)의 전압(Vs)을 0V로 하고, 반도체 기판(31)의 웰 전압(Vwell)을 0V로 하여 이루어진다.
도 4는 도 3의 오드 셀(200) 부분의 소거 및 프로그램 에너지 다이어그램을 도시한 것으로, 도 4a는 소거 시의 에너지 다이어그램이고, 도 4b는 프로그램 시의 에너지 다이어그램이다.
도 5는 도 3의 이븐 셀(100) 부분의 소거 및 프로그램 에너지 다이어그램을 도시한 것으로, 도 5a는 소거 시의 에너지 다이어그램이고, 도 5b는 프로그램 시의 에너지 다이어그램이다.
상기한 바와 같이, 본 발명의 비휘발성 메모리 소자는 사용되어지는 스토러지 노드(Storage Node)를 폴리실리콘 대신 질화막의 트랩(Trap)을 사용하는 것으로서, 트랩에는 크게 전자의 트랩과 홀의 트랩으로 나눌 수가 있다. 도 4 및 도 5에 도시된 바와 같이, 채널에서는 핫 홀에 의한 터널링이 발생하게 되고, 이로 인해서 전류가 증가하게 되는데, 이렇게 되면 웰 바이어스인 8V가 감소하게 되어 소거가 완료되지 않은 셀들은 소거가 안되게 된다. 이런 바이어스의 감소를 최소화 하기 위해서는 소거 전류를 감소 시켜야 하는데, 본 발명에서는 이븐 셀(100)의 스토러지 노드를 접합부를 이용하므로써, 기존의 전류 발생률보다 50%를 감소시킬 수 있어, 소거시 인가되는 바이어스를 펌핑하는 회로의 캐패시턴스를 작게 형성할 수 있게 했을 뿐만 아니라, 전류 증가에 따는 웰 바이어스의 감소를 개선 할 수 있다.
도 3에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도 6a 내지 도 6d를 참조하여 설명하면 다음과 같다.
도 6a를 참조하면, 반도체 기판(31) 상에 제 1 산화막(32), 질화막(33), 제 2 산화막(34) 및 게이트 전극(35)이 적층된 구조를 형성한다.
도 6b를 참조하면, 게이트 전극(35) 일측이 개방된(open) 제 1 포토레지스트패턴(51)을 형성하고, 제 1 포토레지스트 패턴(51)을 이온 주입 마스크로 한 DDD 소오스 이온 주입으로 반도체 기판(31) 표면 내에 DDD 구조의 소오스 접합부(36s)를 형성한다.
도 6c를 참조하면, 제 1 포토레지스트 패턴(51)을 제거한 후, 게이트 전극(35)이 포함된 적층 구조의 양 측면에 스페이서 절연막(41)을 형성한다. 게이트 전극(35)의 다른측이 개방된 제 2 포토레지스트 패턴(52)을 형성하고, 제 2 포토레지스트 패턴(52)을 이온 주입 마스크로 한 드레인 이온 주입으로 반도체 기판(31) 표면 내에 일반(normal) 구조의 드레인 접합부(36d)를 형성한다.
도 6d를 참조하면, 제 2 포토레지스트 패턴을 제거하고, 이로 인하여 소오스 접합부(36s)와 드레인 접합부(36d)가 비대칭 접합부(asymmetric junction) 구조를 갖는 본 발명의 비휘발성 메모리 소자가 제조된다.
상술한 바와 같이, 본 발명은 소오스 접합부와 드레인 접합부를 비대칭 구조로 하여 멀티-비트(multi-bit)로 이용하므로써, 기존 공정의 최소한의 수정으로 칩 사이즈를 50%내외로 감소 시킬 수 있으며, 핫 홀 발생에 따른 홀 전류 증가로 인한 펌핑 회로의 캐패시턴스 증가를 개선할 수 있다.
Claims (7)
- 반도체 기판;상기 반도체 기판 상에 형성된 제 1 산화막;상기 제 1 산화막 상에 형성되고, 상기 제 1 산화막을 통해 주입된 전자를 트랩핑하는 질화막;상기 질화막 상에 형성되고, 상기 질화막에 주입된 전자가 누설되는 것을 방지하면서 주변층으로 부터 상기 질화막으로 정공이 주입되는 것을 방지하는 제 2 산화막;상기 제 2 산화막 상에 형성된 게이트 전극;상기 게이트 전극 일측의 상기 반도체 기판 표면 내에 형성된 DDD 구조의 소오스 접합부; 및상기 게이트 전극 다른측의 상기 반도체 기판 표면 내에 형성된 일반 구조의 드레인 접합부를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극의 전압을 -8V로 하고, 상기 드레인 접합부의 전압을 8V로 하고, 상기 소오스 접합부의 전압을 8V로 하고, 상기 반도체 기판의 웰 전압을 8V로 하여 파울러 노드하임 터널링에 의해 상기 소오스 접합부 쪽에 소거 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극의 전압을 -8V로 하고, 상기 드레인 접합부의 전압을 8V로 하고, 상기 소오스 접합부의 전압을 8V로 하고, 상기 반도체 기판의 웰 전압을 8V로 하여 핫 홀 인젝션에 의해 상기 드레인 접합부 쪽에 소거 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극의 전압을 8V로 하고, 상기 드레인 접합부의 전압을 5V로 하고, 상기 소오스 접합부의 전압을 0V로 하고, 상기 반도체 기판의 웰 전압을 0V로 하여 파울러 노드하임 터널링에 의해 상기 소오스 접합부 쪽에 프로그램 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극의 전압을 8V로 하고, 상기 드레인 접합부의 전압을 0V로 하고, 상기 소오스 접합부의 전압을 5V로 하고, 상기 반도체 기판의 웰 전압을 0V로 하여 핫 홀 인젝션에 의해 상기 드레인 접합부 쪽에 프로그램 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극의 전압을 5V로 하고, 상기 드레인 접합부의 전압을 0.8V로 하고, 상기 소오스 접합부의 전압을 0V로 하고, 상기 반도체 기판의 웰 전압을 0V로 하여 상기 소오스 접합부 및 상기 드레인 접합부 쪽에 리드 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 제 1 산화막, 질화막, 제 2 산화막 및 게이트 전극이 적층된 구조를 형성하는 단계;상기 게이트 전극 일측의 상기 반도체 기판 표면 내에 DDD 구조의 소오스 접합부를 형성하는 단계;상기 게이트 전극이 포함된 적층 구조의 양 측면에 스페이서 절연막을 형성하는 단계; 및상기 게이트 전극 다른측의 반도체 기판 표면 내에 일반 구조의 드레인 접합부를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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