KR100606927B1 - 비휘발성 메모리 및 그 구동방법 - Google Patents

비휘발성 메모리 및 그 구동방법 Download PDF

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Abstract

본 발명은 엔듀어런스(Endurance) 특성이 우수한 로컬 트랩(Local Trap) 비휘발성 메모리 소자 및 그 구동 방법에 관한 것으로, 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 게이트; 상기 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고, 프로그램 동작시, 인가되는 바이어스에 의해 상기 게이트의 전도 대역에 존재하는 전자가 터널 산화막을 통하여 터널링되어 트랩 질화막으로 주입되는 것을 특징으로 한다.
따라서, 본 발명은 새로운 형태의 비휘발성 메모리 소자에 로컬 전자 터널링(Local Electron Tunneling) 프로그램 방식과 로컬 열정공 주입(Local Hot Hole Injection) 소거 방식으로 동작시킴으로서 Endurance 특성이 우수한 로컬 트랩(Local Trap) 메모리 소자를 구현할 수 있다.
비휘발성 메모리/로컬 트랩(Local Trap)/Endurance/2 Bit

Description

비휘발성 메모리 및 그 구동방법{Non-volatile Memory and Operating Method of The Same}
도 1은 종래 기술에 따른 SONOS형 메모리 소자 구조를 도시한 단면도
도 2a는 도 1의 메모리 소자의 프로그램 동작을 위한 바이어스 조건을 도시한 단면도
도 2b는 도 1의 메모리 소자의 소거 동작을 위한 바이어스 조건을 도시한 단면도
도 2c는 도 1의 메모리 소자의 읽기 동작을 위한 바이어스 조건을 도시한 단면도
도 3은 본 발명에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도
도 4a는 도 3의 메모리 소자의 프로그램 동작을 위한 바이어스 조건을 도시한 단면도
도 4b 및 도 4c는 도 4a의 바이어스 조건에 따른 에너지 밴드를 도시한 다이어그램
도 5a는 도 3의 메모리 소자의 소거 동작을 위한 바이어스 조건을 도시한 단만도
도 5b는 도 5a의 바이어스 조건에 따른 에너지 밴드를 도시한 다이어그램
도 6은 도 3의 메모리 소자의 읽기 동작을 위한 바이어스 조건을 도시한 단면도
*도면의 주요부분에 대한 부호의 설명
10: 기판 20a: 소스 영역
20b: 드레인 영역 30: 블록 산화막
40: 트랩 질화막 50: 터널 산화막
60: 게이트
본 발명은 EEPROM(Electrically Erasable Programmable Read Only Memory) 또는 플래시 메모리(일괄적으로 전기적 소거 가능한 EEPROM)와 같은 비휘발성 메모리에 관한 것으로, 특히 엔듀어런스(Endurance) 특성이 우수한 로컬 트랩(Local Trap)의 비휘발성 메모리 소자 및 그 구동 방법에 관한 것이다.
최근, 전자 기기의 다기능화 및 소형화가 촉진되고 있고, 그것에 따라 반도체 집적 회로의 미세화가 요구되고 있다. EEPROM이나 플래시 메모리 등의 비휘발성 반도체 메모리에서는 메모리 셀의 미세화뿐만 아니라, 보다 작은 임계치 전압의 변화를 안정적으로 검출할 필요가 있다.
종래의 불휘발성 반도체 메모리에서는 얇은 절연막을 사이에 두고 플로우팅 게이트 및 컨트롤 게이트 2개의 게이트전극이 형성된 이중 게이트 구조의 플로우팅 게이트형 메모리가 일반적이었다. 플로우팅 게이트형 메모리에 관해서는, 예컨대 일본 특허 공개 제2000-174235호 공보에 기재되어 있다.
그러나, 최근 이중 게이트 구조의 복잡한 제조 프로세서 때문에 게이트 전극이 하나인 단(單)게이트형 불휘발성 반도체 메모리가 주목받고 있다.
단게이트형 불휘발성 반도체 메모리에서는 반도체 기판과 게이트 전극 사이의 게이트 절연막에 전하를 축적 가능한 재료를 사용하여, 게이트 절연막에 축적된 전하에 의해 문턱 전압이 변화하는 것을 이용하여 데이터를 기억시킨다.
이러한 단게이트형 불휘발성 반도체 메모리의 하나로 SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리가 있다.
도 1은 종래의 SONOS 소자 구조를 도시한 것으로, 종래의 SONOS 소자는 P형 기판(1) 위에 터널 산화막(Tunnel Oxide)(4), 트랩 질화막(Trap Nitride)(5), 블록 산화막(Block Oxide)(6)이 차례로 증착되어 있고 그 상면에 N+ 폴리실리콘 게이트(3)가 위치하며 N+ 폴리실리콘 게이트(3) 양 측면의 P형 기판(1) 상에 N+ 불순물 주입영역(2a, 2b)이 형성되어 있는 구조로 되어 있다.
상기한 구조의 SONOS 소자를 프로그램시키는 방식을 설명하면 다음과 같다.
종래의 SONOS 소자를 프로그램 시키는 경우, 도 2a에 도시한 바와 같이 드레인(Drain)(2b)과 게이트(Gate)(3)에 소정의 양전압(Positive Voltage)을 인가하고 소스(Sourse)(2a)와 바디(Body)(1)를 그라운드(GND)시킨다.
상기 바이어스(Bias) 조건에서 채널 전자들이 소스(2a)에서 드레인(2b) 쪽으로 형성된 수평전계에 의해 가속되어 드레인 접합 영역 부근에서 열전자(Hot Electron)가 되며 이러한 열전자가 터널 산화막(4)의 전위 장벽을 뛰어 넘어 드레인 영역(2b) 부근의 트랩 질화막(5)의 트랩 준위에 국부적으로 트랩됨(채널 열전자 주입지점(Channel Hot Electron Injection Point)(7))으로써 SONOS 소자의 문턱전압을 증가시켜 프로그램이 이루어진다.
상기와 같은 SONOS의 프로그램 방식을 채널 열전자 주입(Channel Hot Electron Injection; CHEI) 방식이라 한다.
그리고, 종래의 SONOS 소자를 소거시키는 방식을 설명하면 다음과 같다.
종래의 SONOS 소자를 소거시키는 경우, 도 2b에 도시한 바와 같이, 드레인(2b)에 소정의 양전압(Positive Voltage)을 인가하고 게이트(3)에 음전압(Negitive Positive)을 인가하며 소스(2a)와 바디(1)는 그라운드(GND)시킨다.
상기 바이어스 조건에서 드레인 영역(2b)과 N+ 폴리실리콘 게이트(3)가 오버랩(Overlap)되는 영역에 형성된 높은 전자장(High Electric Field)에 의해 N+영역인 드레인 영역(2b)에 공핍(Depletion)이 형성되고 이러한 공핍 영역(8)에서 밴드 터널링(Band to Band Tunneling)에 의해 전자/정공쌍이 생성된다.
이때 생성된 전자는 드레인 영역(2b)으로 빠져나가며 정공(Hole)은 공핍영역(8)에 형성된 측면 전기장(Lateral Electric Field)에 의해 가속되어 열정공(Hot Hole)으로 변한다.
이러한 열정공들이 터널 산화막(4)과 실리콘 기판(1) 사이의 에너지 장벽을 뛰어 넘어 트랩 질화막(5)의 가전자 대역으로 주입된 후 트랩 질화막(5) 내에 존재 하는 트랩 준위에 트랩핑됨으로써 문턱전압이 낮아지는 소거(Erase) 동작이 수행된다.
상기에 기술한 소거방식을 열정공 주입(Hot Hole Injection; HHI)방식이라 한다.
그리고, 종래의 SONOS 소자의 프로그램 상태와 소거 상태를 읽는(Reading) 방법을 설명하면, 도 2c에 도시한 바와 같이 게이트(3)에 양의 레퍼런스 전압(+Reference Voltage)을 인가하고 소스(2a)에 소정의 양전압을 인가하며 드레인(2b)과 바디(1)는 그라운드 시킨다.
상기 바이어스 조건에서 드레인(2b) 부근의 프로그램 또는 소거 상태에 따라 전류가 흐르거나 흐르지 않게 되어 프로그램 혹은 소거 상태를 읽게 되는데 이러한 방식을 Reverse Reading 방식이라 한다.
상기 프로그램(Program)/소거(Erase)/읽기(Reading) 방식에서 소스/드레인의 바이어스 조건을 서로 바꾸어 드레인 영역과 소스 영역 각각에 프로그램과 소거 동작을 시켜 1개의 SONOS 트랜지스터를 2비트(Bit)로 동작시킬 수 있다.
상기에서 기술한 채널 열전자 주입 프로그램 방식과 열정공 주입 소거 방식을 사용하는 1비트 또는 2비트 메모리 소자의 경우, 채널 열전자 주입과 열정공 주입이 일어나는 영역이 정확하게 일치되지 않아 프로그램/소거를 계속 수행할수록 열정공 주입으로도 상세시킬 수 없는 전자들이 드레인(2b)의 에지 부근에 점차적으로 축적되게 된다.
이로 인해, 프로그램 문턱전압과 소거 문턱전압이 초기 문턱전압보다 증가하 게 되는 문제가 발생한다.
이 같은 현상을 엔듀어런스(Endurance) 특성이라 하는데, 종래의 로컬 트랩이 이루어지는 1비트 또는 2 비트 메모리 소자의 경우 이러한 엔듀언스 특성이 매우 나빠 현재 상업화가 어려운 실정이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 새로운 형태의 메모리 구조를 통해 보다 신뢰성 높은 로컬 트랩(Local Trap) 비휘발성 메모리를 구현하는데 있다.
본 발명의 다른 목적은 프로그램(Program)/소거(Erase) 동작 수행을 통해 엔듀어런스(Endurance) 특성이 우수한 비휘발성 메모리 소자를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 게이트; 상기 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고, 프로그램 동작시, 인가되는 바이어스에 의해 상기 게이트의 전도 대역에 존재하는 전자가 터널 산화막을 통하여 터널링되어 트랩 질화막으로 주입되는 것을 특징으로 한다.
이때, 상기 블록 산화막은 터널 산화막 보다 유전율이 큰 것을 특징으로 하 며, 상기 블록 산화막은 실리콘 산화막(SiO2) 또는 알루미늄 산화막(Al2O3)을 사용하는 것을 특징으로 한다.
그리고, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리의 구동방법은 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 게이트; 상기 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고, 기 설정된 프로그램 바이어스 조건에 따라 상기 게이트의 전도 대역에 존재하는 전자(Electron)들이 상기 드레인 영역 부근의 트랩 질화막 내에 트랩되는 로컬 전자 터널링(Local Electron Tunneling) 방식으로 프로그램(Program) 동작을 수행하는 것을 특징으로 한다.
바람직하게, 상기 프로그램 바이어스 조건은 상기 반도체 기판과 폴리실리콘 게이트에 일정한 음전압(Negative Voltage)을 인가하고, 상기 드레인 영역은 접지(GND)시키며, 상기 소스 영역은 플로팅(Floating)시키거나 일정한 음전압을 인가하는 것임을 특징으로 한다.
그리고, 본 발명에 따른 비휘발성 메모리의 구동방법은 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 게이트; 상기 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고, 기 설정된 소거 바이어스 조건에 따라 상기 드레인 영역의 공핍 영역에서 생성된 전자/정공 중 정공이 상기 트랩 질화막으로 주입되어 트랩 질화막 내의 전자와 결합되는 로컬 열정공 주입(Local Hot Hole Injection) 방식으로 소거(Erase) 동작을 수행하는 것을 특징으로 한다.
바람직하게, 상기 소거 바이어스 조건은 상기 폴리실리콘 게이트에 일정한 음전압(Negative Voltage)을 인가하고, 상기 드레인 영역에 일정한 양전압(Positive Voltage)을 인가하고, 상기 소스 영역은 플로팅(Floating)시키거나 일정한 음전압을 인가하며, 상기 반도체 기판은 접지(GND) 또는 플로팅시키는 것임을 특징으로 한다.
그리고, 본 발명에 따른 비휘발성 메모리의 구동방법은 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 게이트; 상기 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고, 기 설정된 읽기 바이어스 조건에 따라 상기 드레인 영역과 소스 영역의 채널을 통해 전류가 흐르면 소거 상태로 인식하고 전류가 흐르지 않으면 프로그램 상태로 인식하는 반전 읽기(Reverse Reading) 방식으로 읽기 동작을 수행하는 것을 특징으로 한다.
바람직하게, 상기 읽기 바이어스 조건은 상기 폴리실리콘 게이트에 일정한 양(Positive)의 레퍼런스 전압(Reference Voltage)을 인가하고, 상기 소스 영역에 일정한 양전압(Positive Voltage)을 인가하며, 상기 드레인 영역과 반도체 기판은 접지(GND)시키는 것임을 특징으로 한다.
본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 비휘발성 메모리 및 그 구동방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
먼저, 본 발명에 따른 비휘발성 메모리 구조는 도 3에 도시한 바와 같이, 반도체 기판(10) 상에 차례로 적층되는 블록 산화막(Block Oxide)(30), 트랩 질화막(Trap Nitride)(40), 터널 산화막(Tunnel Oxide)(50); 상기 터널 산화막(40) 상에 형성되는 폴리실리콘 게이트(60); 상기 폴리실리콘 게이트(60) 양측의 반도체 기판(10) 표면내에 형성되는 소스(Source)/드레인(Drain) 영역(20a, 20b)으로 이루어진다.
본 발명의 메모리 구조는, 반도체 기판(10) 위에 40Å 두께의 블록 산화막(30)을 형성하고 상기 블록 산화막(30)의 상면에 약 100Å 두께의 트랩 질화막(40)과, 20Å 두께의 터널 산화막(50)과, 폴리실리콘 게이트(60)를 차례로 형성하는 구조로 되어 있다.
이때, 상기 블록 산화막(30)과 터널 산화막(50)은 모두 실리콘 산화막(SiO2)을 사용한다.
또는, 상기 터널 산화막(50)은 실리콘 산화막을 사용하고 블록 산화막(30)은 실리콘 산화막보다 유전율이 높은 물질을 사용할 수 있다. 예를 들어, 상기 실리콘 산화막(SiO2)보다 2.5배 정도 유전율이 큰 알루미늄 산화막(Al2O3)을 블록 산화막(30)으로 사용할 수 있다.
여기서, 본 발명은 터널 산화막(50)이 N+ 폴리실리콘 게이트(60)와 트랩 질화막(40) 사이에 위치하며 블록 산화막(30)이 기판(10)과 트랩 질화막(40) 사이에 위치한다.
즉, 본 발명은 폴리실리콘 게이트(60) - 터널 산화막(50) - 트랩 질화막(40) - 블록 산화막(30) - 실리콘 기판(10)으로 이루어진 새로운 형태의 비휘발성 메모리 구조에 특징이 있다.
이와 같이 구성된 본 발명에 따른 비휘발성 메모리 소자를 프로그램(Program) 시키는 경우, 도 4a에 도시한 바와 같이 게이트(60)와 기판(Body)(10)에 소정의 음전압(Negative Voltage)을 인가하고 드레인(20b)은 그라운드(GND)시키며 소스(20a)는 플로팅(Floating)시키거나 소정의 음전압을 인가한다.
이때, 도 4b는 상기 바이어스 조건을 인가할 경우 메모리 소자의 에너지 밴드 다이어그램(Energy Band Diagram)을 도시한 것이다.
도시한 바와 같이, 상기 바이어스 조건에서 드레인 영역(20b)과 N+ 폴리실리콘 게이트(60)가 오버랩되는 영역에 형성된 높은 전기장(High Electric Field)에 의해 N+ 폴리실리콘 게이트(60)의 컨덕션 밴드(Conduction Band)에 존재하는 전자들이 터널 산화막(SiO2)(50)을 터닐링하여 트랩 질화막(40)의 컨덕션 밴드에 주입된다.
상기 주입된 전자가 트랩 질화막(40)의 컨덕션 밴드를 따라 이동하면서 트랩 질화막(40) 내에 존재하는 트랩 준위에 트랩됨으로써 메모리 소자의 문턱전압을 증가시키게 된다.
여기서, 높은 전기장은 드레인 영역(20b)과 N+ 폴리실리콘 게이트(60)가 오버랩되는 영역에 존재하기 때문에 드레인 영역(20b) 부근에서만 전자가 트랩되게 된다.
이러한 프로그램 방식을 로컬 전자 터널링(Local Electron Tunneling) 방식이라 한다.
이때, 본 발명에 따른 프로그램 방식의 바이어스 조건에서 N+ 폴리실리콘 게이트(60)와 오버랩 되는 영역의 드레인(20b) 표면이 높은 전기장에 의해 공핍 영역(Depletion Region)이 발생하며 이러한 공핍 영역에서 밴드 터널링(Band to Band Tunneling)에 의해 전자/정공쌍이 생성될 수 있다.
만일, 상기 기판(10)에 음전압을 바이어스 시키지 않고 플로팅 시킨다면 정공이 공핍 영역에 형성된 전기장에 의해 열정공(Hot Hole)으로 변할수 있다.
이때 발생된 열정공이 수직 전계에 의해 블록 산화막(30)의 에너지 장벽을 넘어 트랩 질화막(40)의 가전자 대역(Valence Band)에 주입된 후 상기 트랩 질화막(40) 내의 트랩 준위에 트랩되거나 전자와 재겹합하는 소거(Erase) 동작이 발생할 수 있는 우려가 있다.
이처럼 공핍 영역에서 생성된 전자/정공쌍에 의해 프로그램 특성에 영향을 받지 않기 위해서는, 반드시 기판(10)에 일정한 음전압을 바이어스시켜 주어야 한 다.
상기 기판(10)의 음전압 바이어스를 통해 전자는 드레인(20b) 쪽으로 유도하고 정공은 기판(10) 쪽으로 유도함으로써 상기 생성된 전자/정공쌍의 영향을 최소화시킬 수 있다.
도 4c는 알루미늄 산화막(Al2O3)을 블록 산화막(30)으로 사용하여 도 4a와 같은 바이어스 조건을 인가한 경우 메모리 소자의 에너지 밴드 다이어그램을 도시한 것이다.
실리콘 산화막(SiO2)에 비해 2.5배 가량 유전율이 큰 알루미늄 산화막을 블록 산화막(30)으로 사용할 경우 도시한 바와 같이 전기(Electrical) 산화막 두께를 줄일 수 있어 프로그램 전압을 효과적으로 스케일링(Scaling) 시킬 수 있음을 알 수 있다.
또한, 블록 산화막(30)으로 알루미늄 산화막(Al2O3)을 사용함으로써 트랩 질화막(40)에 주입된 전자가 기판(10)으로 터널링하여 빠져나가는 것을 방지할 수 있다.
그리고, 본 발명에 따른 비휘발성 메모리 소자를 소거(Erase)시키는 경우, 도 5a에 도시한 바와 같이 게이트(60)에 소정의 음전압을 인가하고 드레인(20b)에 소정의 양전압(Positive Voltage)을 인가하며, 소스(20a)는 플로팅시키거나 음전압을 인가하고 기판(10)은 그라운드(GND)시키거나 플로팅시킨다.
도 5b는 상기와 같은 바이어스 조건을 본 발명의 메모리 소자에 인가할 경우 메모리 소자의 에너지 밴드 다이어그램을 도시한 것이다.
도시한 바와 같이, 본 발명의 소거 방식의 바이어스 조건에서 N+ 폴리실리콘 게이트(60)와 오버랩되는 영역의 드레인(20b) 표면이 높은 전기장에 의해 공핍영역이 발생한다.
이때 발생한 공핍영역에서 밴드 터널링(Band to Band Tunneling)에 의해 전자/정공쌍이 생성되며 이렇게 생성된 전자/정공쌍 중에서 전자는 드레인 영역(20b)으로 빠져나가고 정공은 수평 전계에 의해 가속되어 열정공(Hot Hole)이 된다.
상기 열정공이 수직 전계에 의해 블록 산화막(30)의 전위 장벽을 넘어 트랩 질화막(40)의 배일런스 밴드에 주입된 후 트랩 질화막(40) 내의 트랩 준위에 트랩되거나 전자와 재결합하는 소거 동작이 발생하게 된다.
이러한 소거 방식을 로컬 열정공 주입(Local Hot Hole Injection) 방식이라 한다.
상기한 소거 조건에서도 N+ 폴리실리콘 게이트(60)에서 트랩 질화막(40)으로 터널링하는 전자는 존재하나 열정공 주입에 의한 소거 속도가 매우 빠르기 때문에 N+ 폴리실리콘 게이트(60)에서 트랩 질화막(40)으로 터널링하는 전자는 거의 무시할 수 있다.
여기서, 프로그램과 마찬가지로 알루미늄 산화막(Al2O3)을 블록 산화막(30)으로 사용할 경우 전기 산화막 두께를 줄일 수 있어 소거 전압을 효과적으로 스켈링시킬 수 있다.
그리고, 본 발명에 따른 비휘발성 메모리 소자의 프로그램 상태와 소거 상태를 리딩(Reading)하는 경우, 도 6에 도시한 바와 같이 게이트(60)에 양의 레퍼런스 전압(Reference Voltage)을 인가하고, 소스(20a)에 소정의 양전압을 인가하며, 드레인(20b)과 기판(10)는 그라운드(GND)시킨다.
상기 바이어스 조건에서 드레인(20b) 부근의 프로그램/소거 상태에 따라 전류가 흐르거나 흐르지 않게 되어 프로그램 혹은 소거 상태를 읽어낸다.
즉, 프로그램 상태에서 상기 바이어스 조건이 입력되면 프로그램 동작시 증가한 문턱전압으로 인해 전류가 흐르지 않게 되므로 프로그램 상태로 인식하고, 소거 상태에서 상기 바이어스 조건이 입력되면 소거 동작시 낮아진 문턱전압으로 인해 전류가 흐르게 되므로 소거 상태로 인식한다.
이러한 리딩 방식을 반전 리딩(Reverse Reading)방식이라 한다.
그리고, 본 발명에 따른 프로그램/소거/리딩 방식에서 소스/드레인의 바이어스 조건을 서로 바꾸어 드레인 영역과 소스 영역 각각에 프로그램과 소거 동작을 시킴으로서 1개의 메모리 소자를 2비트로 동작시킬 수 있다.
본 발명에 따른 메모리 소자의 구조 및 구동 방법을 이용한 1비트 또는 2비트 메모리 소자의 경우, 로컬 전자 터널링(Local Electron Tunneling)이 일어나는 부분과 로컬 열정공 주입(Local Hot Hole Injection)이 일어나는 부분이 정확하게 일치되므로 전자들이 N+ 영역의 에지 부분에 축적되는 문제는 발생하지 않는다.
이상에서 설명한 바와 같은 본 발명에 따른 비휘발성 메모리 및 그 구동방법 은 다음과 같은 효과가 있다.
첫째, 새로운 형태의 비휘발성 메모리 소자에 로컬 전자 터널링(Local Electron Tunneling) 프로그램 방식과 로컬 열정공 주입(Local Hot Hole Injection) 소거 방식으로 동작시킴으로서 Endurance 특성이 우수한 로컬 트랩(Local Trap) 메모리 소자를 구현할 수 있다.
둘째, 로컬 전자 터널링(Local Electron Tunneling) 프로그램 방식과 로컬 열정공 주입(Local Hot Hole Injection) 소거 방식을 이용하여 1개의 메모리 소자를 통해 2비트 동작을 구현할 수 있다.
셋째, 메모리 소자의 프로그램/소거시 로컬 전자 터널링이 일어나는 부분과 로컬 열정공 주입이 일어나는 부분이 정확하게 일치하여 전자들이 드레인의 에지 부분에 축적되는 것을 방지할 수 있다.
넷째, 블록 산화막으로 실리콘 산화막(SiO2)보다 유전율이 큰 알루미늄 산화막(Al2O3)을 사용함으로써 전기(Electrical) 산화막 두께를 줄일 수 있어 프로그램/소거 전압을 효과적으로 스케링(Scaling)시킬 수 있다.
다섯째, 블록 산화막으로 알루미늄 산화막(Al2O3)을 사용하여, 트랩 질화막에 주입된 전자가 기판으로 터널링되는 것을 방지함으로써 프로그램 속도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (9)

  1. 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 상기 블록 산화막보다 유전율이 작은 터널 산화막(Tunnel Oxide);
    상기 터널 산화막 상에 형성되는 게이트;
    상기 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고,
    프로그램 동작시, 인가되는 바이어스에 의해 상기 게이트의 전도 대역에 존재하는 전자가 터널 산화막을 통하여 터널링되어 트랩 질화막으로 주입되는 것을 특징으로 하는 비휘발성 메모리.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 블록 산화막은 실리콘 산화막(SiO2) 또는 알루미늄 산화막(Al2O3)을 사용하는 것을 특징으로 하는 비휘발성 메모리.
  4. 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 상기 블록 산화막보다 유전율이 작은 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 폴리실리콘 게이트; 상기 폴리실리콘 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고,
    기 설정된 프로그램 바이어스 조건에 따라 상기 게이트의 전도 대역에 존재하는 전자(Electron)들이 상기 드레인 영역 부근의 트랩 질화막 내에 트랩되는 로컬 전자 터널링(Local Electron Tunneling) 방식으로 프로그램(Program) 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리의 구동방법.
  5. 제 4 항에 있어서,
    상기 프로그램 바이어스 조건은
    상기 반도체 기판과 폴리실리콘 게이트에 일정한 음전압(Negative Voltage)을 인가하고, 상기 드레인 영역은 접지(GND)시키며, 상기 소스 영역은 플로팅(Floating)시키거나 일정한 음전압을 인가하는 것임을 특징으로 하는 비휘발성 메모리의 구동방법.
  6. 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 상기 블록 산화막보다 유전율이 작은 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 폴리실리콘 게이트; 상기 폴리실리콘 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고,
    기 설정된 소거 바이어스 조건에 따라 상기 드레인 영역의 공핍 영역에서 생성된 전자/정공 중 정공이 상기 트랩 질화막으로 주입되어 트랩 질화막 내의 전자와 결합되는 로컬 열정공 주입(Local Hot Hole Injection) 방식으로 소거(Erase) 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리의 구동방법.
  7. 제 6 항에 있어서,
    상기 소거 바이어스 조건은
    상기 폴리실리콘 게이트에 일정한 음전압(Negative Voltage)을 인가하고, 상기 드레인 영역에 일정한 양전압(Positive Voltage)을 인가하고, 상기 소스 영역은 플로팅(Floating)시키거나 일정한 음전압을 인가하며, 상기 반도체 기판은 접지(GND) 또는 플로팅시키는 것임을 특징으로 하는 비휘발성 메모리의 구동방법.
  8. 반도체 기판 상에 차례로 적층되는 블록 산화막(Block Oxide), 트랩 질화막(Trap Nitride), 상기 블록 산화막보다 유전율이 작은 터널 산화막(Tunnel Oxide); 상기 터널 산화막 상에 형성되는 폴리실리콘 게이트; 상기 폴리실리콘 게이트 양측의 반도체 기판 표면내에 형성되는 소스(Source)/드레인(Drain) 영역을 포함하고,
    기 설정된 읽기 바이어스 조건에 따라 상기 드레인 영역과 소스 영역의 채널을 통해 전류가 흐르면 소거 상태로 인식하고 전류가 흐르지 않으면 프로그램 상태로 인식하는 반전 읽기(Reverse Reading) 방식으로 읽기 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리의 구동방법.
  9. 제 8 항에 있어서,
    상기 읽기 바이어스 조건은
    상기 폴리실리콘 게이트에 일정한 양(Positive)의 레퍼런스 전압(Reference Voltage)을 인가하고, 상기 소스 영역에 일정한 양전압(Positive Voltage)을 인가하며, 상기 드레인 영역과 반도체 기판은 접지(GND)시키는 것임을 특징으로 하는 비휘발성 메모리의 구동방법.
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US4217601A (en) 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
KR20030057897A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
JP2003303905A (ja) 2002-04-02 2003-10-24 Macronix Internatl Co Ltd 不揮発性メモリの消去方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217601A (en) 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
KR20030057897A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
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