KR100607173B1 - 산화물 전하 저장층을 갖는 비휘발성 메모리 소자 - Google Patents
산화물 전하 저장층을 갖는 비휘발성 메모리 소자 Download PDFInfo
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Abstract
산화물 전하저장층을 갖는 비휘발성 메모리 소자가 제공된다. 상기 비휘발성 메모리 소자는 채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역을 구비한다. 상기 채널영역 상에 적어도 하나의 산화물층으로 이루어진 전하저장층이 상기 소스/드레인 영역의 일부와 중첩되도록 배치된다. 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 상에 게이트 전극이 배치된다. 상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 적어도 하나의 할로 이온주입 영역이 배치된다. 상기 비휘발성 메모리 소자는 상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 전자를 트랩시킴으로써 프로그램 동작이 수행되고, 상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층에 홀을 주입시킴으로써 이레이즈 동작이 수행된다.
산화물 전하저장층, 할로 이온주입, 비휘발성 메모리
Description
도 1a 및 도 1b는 본 발명의 제1 실시예에 의한 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 3a 및 도 3b는 각각 할로 이온주입 영역을 구비하지 않은 비휘발성 메모리 소자와 할로 이온주입영역을 구비하는 비휘발성 메모리 소자의 프로그램 시간에 따른 전류-전압(I-V) 관계를 보이는 그래프이다.
도 4는 할로 이온주입 영역을 구비하지 않는 비휘발성 메모리 소자의 이레이즈 시간에 따른 I-V 변화를 보이는 그래프이다.
도 5는 할로 이온주입 영역을 구비하는 비휘발성 메모리 소자의 프로그램 전, 프로그램 후 및 이레이즈 후의 I-V 변화를 보이는 그래프이다.
도 6은 할로 이온주입영역을 구비하는 비휘발성 메모리 소자의 인듀런스 특성을 나타내는 그래프이다.
도 7은 할로 이온주입영역을 구비하는 비휘발성 메모리 소자의 베이크 리텐션(bake retention) 특성을 보이는 그래프이다.
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 보다 상세하게는 산화물 전하저장층 즉, 적어도 하나의 산화물층으로 이루어진 전하저장층을 갖는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. DRAM(dynamic random access memory)과 같은 휘발성 메모리 소자는 데이터 유지를 위한 리프레시 (refresh) 작동이 필요하여 전력소모가 크다. 이에 반하여, 플래시 메모리(flash memory)/EEPROM(electrical erasable programmable read only memory)와 같은 비휘발성 메모리 소자는 대용량 저전력 소모의 소자로서, 주로 파일 시스템, 메모리 카드, 휴대용 장치 등에 사용된다.
일반적으로, 비휘발성 메모리 소자는 전하저장층을 이루는 물질에 따라 부유 게이트형 메모리 소자(floating gate type memory device)와 부유 트랩형 메모리 소자(floating trap type memory device)로 구분된다. 상기 부유 트랩형 메모리 소자는 전하저장층으로써 실리콘 질화막을 사용하며 게이트 전극을 이루는 물질에 따라 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 메모리 소자와 MONOS(Metal/ Oxide/Nitride/Oxide/Silicon) 계열의 메모리 소자로 구분된다. 또한 구조에 따라, 비휘발성 메모리 소자는 스택 게이트 타입(stack gate type), 스플릿 게이트 타입(split gate type), 노치드 게이트 타입(notched gate type) 및 나노-도트 타 입(nano dot type)등으로 분류되기도 한다.
상기 부유 게이트형 메모리 소자는 전하저장층으로써 도전성 부유 게이트를 사용하므로 상기 부유 게이트와 반도체기판을 이격시키는 터널 산화막(tunnel oxide layer)의 일부에 결함이 발생한 경우 상기 부유 게이트에 저장된 전하를 모두 잃을 수 있다. 따라서, 이를 방지하고 소자의 신뢰성을 향상시키기 위하여 상기 부유 게이트형 메모리 소자는 상기 부유 트랩형 메모리 소자에 비하여 두꺼운 터널 산화막이 필요하다. 그러나, 터널 산화막의 두께가 증가하는 경우 높은 동작전압이 요구되어 복잡한 주변회로가 필요하고 그에 따라 반도체 소자의 고집적화에 한계가 있으며 높은 소비전력으로 인한 문제점을 가진다.
반면에 상기 부유 트랩형 메모리 소자는 전하가 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 상기 부유 게이트형 메모리 소자에 비하여 얇은 두께의 터널 산화막을 사용하는 것이 가능하므로 낮은 동작전압에서 운용될 수 있는 장점이 있다. SONOS 메모리 소자의 일예가 찬(Chan) 등에 의하여 "SONOS형 메모리 소자들(SONOS (Silicon Oxide Nitride Oxide Silicon) type memory devices)"이라는 제목하에 소개된 바 있다(IEEE Electron Device Letters, Vol. 8, No. 3, p. 93, 1987). 또한, MONOS 메모리 소자의 일예가 Chih-Hsien Wang 등에 의해 미국특허 제5,930,631호에 개시되어 있다.
그러나, 상기 부유 트랩형 메모리 소자도 전하의 주입과 보존을 위하여는 전하 저장층으로 사용되는 실리콘 질화막을 감싸는 터널 산화막(tunnel oxide layer)과 블로킹 산화막(blocking oxide layer)을 필요로 한다. 반도체 메모리 소자의 고집적화를 위하여는 메모리 셀의 구조를 단순화하는 것이 필요하다. 종래 부유 트랩형 메모리 소자에 있어서 전하저장층으로 사용되는 실리콘 질화막을 산화막으로 대체하는 경우 상기 터널 산화막 및 상기 블로킹 산화막을 생략할 수 있게되어 이에 대한 연구가 진행되고 있다. 그러나, 전하저장층으로 산화막을 사용하는 경우 비휘발성 메모리 소자의 프로그램(program) 및 이레이즈(erase) 효율등 전반적인 특성개선에 대한 연구가 더 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 소자의 셀을 단순한 구조로 함으로써 제조공정을 간단히 하여 생산성을 향상시키는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 개선된 프로그램 및 이레이즈 효율을 갖는 비휘발성 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 적어도 하나의 산화물층으로 이루어진 전하저장층(charge storage layer)을 갖는 비휘발성 메모리 소자를 제공한다.
본 발명의 일측면에 의하면 상기 비휘발성 메모리 소자는 채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역을 구비한다. 상기 채널영역 상에 적어도 하나의 산화물층으로 이루어진 전하저장층이 상기 소스/드레인 영역의 일부와 중첩되도록 배치된다. 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 상에 게이트 전극이 배치된다. 상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 적어도 하나의 할로 이온주입 영역이 배치된다. 상기 비휘발성 메모리 소자는 상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 전자를 트랩시킴으로써 프로그램 동작이 수행되고, 상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층에 홀을 주입시킴으로써 이레이즈 동작이 수행된다.
본 발명의 일실시예에 의하면 상기 할로 이온주입 영역은 상기 한쌍의 소스/드레인영역과 인접한 상기 반도체기판 내의 두 부분에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 각각 형성될 수 있다. 이 경우 본 발명의 일실시예에 의한 상기 비휘발성 메모리 소자는 상기 한쌍의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 각각 전자를 트랩시킴으로써 셀당 2 bit의 정보를 프로그램할 수 있다.
본 발명의 다른 측면에 의하면 상기 비휘발성 메모리 소자는 채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역을 구비한다. 메인 게이트 절연막 및 메인 게이트 전극이 상기 한쌍의 소스/드레인 영역으로 부터 이격되어 상기 채널영역 상에 차례로 적층된된다. 상기 메인 게이트 전극의 양측벽에 상기 소스/드레인 영역의 일부와 중첩되도록 측벽 게이트 전극이 배치된다. 상기 메인 게이트 전극과 상기 측벽 게이트 전극 사이 및 상기 측벽 게이트 전극과 상기 반도체기판 사이에 적어도 하나의 산화물층으로 이루어진 전하저장층이 연속적으로 개재된다. 상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 적어도 하나의 할로 이온주입 영역이 배치된다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 의한 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 1a 및 도 1b를 참조하면, 제1 도전형을 갖는 반도체기판(100) 내에 채널영역(102)에 의하여 이격된 한쌍의 소스/드레인 영역(104a, 104b)이 배치된다. 상기 소스/드레인 영역(104a, 104b)은 제2 도전형을 갖는 불순물이온의 확산영역 이다. 상기 채널영역(102) 상에 산화물 전하저장층(106)이 배치된다. 상기 산화물 전하저장층(106)은 상기 소스/드레인 영역(104a,104b)의 일부와 중첩되도록 배치된다. 상기 산화물 저장층(106)은 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 알루미늄 산화막 (Al2O3), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2
) 및 란타늄 산화막(La2O5)으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 조합에 의한 적층막일 수 있다. 예를 들어, 상기 산화물 전하저장층(106)은 반도체기판 상에 MTO (Medium Temperature Oxide)막을 증착하고 N2O 분위기에서 열처리하여 형성된 산화막일 수 있다. 상기 산화물 전하저장층(106)은 단일막으로 형성할 수 도 있으나 전하 트랩 특성과 데이타 보존 특성(data retention characteristic) 즉, 베이크 리텐션 특성(bake retention characteristic)을 향상시키기 위하여는 적층막으로 형성하는 것이 바람직하다. 이 경우에 상기 산화물 전하저장층(106)은 N2O분위기에서 열처리된 열산화막 및 MTO막의 적층막일 수 있다. 또는 N2O 분위기에서 열처리된 열산화막, 실리콘 산질화막, MTO막, 실리콘 산질화막 및 MTO막의 적층막 일 수도 있다.
종래 전하저장층으로서 질화막을 구비하는 비휘발성 메모리 소자는 전하저장층을 이루는 질화막 계열의 유전막 상, 하에 터널 산화막과 블러킹 산화막을 구비한다. 이에 반하여, 본 발명에 의한 비휘발성 메모리 소자는 상기 터널 산화막과 블러킹 산화막을 구비하지 않음으로써 공정의 단순화를 이룰 수 있다. 아울러, 로직 (logic)에 임베디드(embeded)하기가 쉬워지는 장점이 있다.
계속하여 도 1을 참조하면, 상기 산화물 전하저장층(106) 상에 게이트 전극 (108)이 배치된다. 상기 게이트 전극(108)은 폴리실리콘일 수 있다. 상기 소스/드레인 영역(104a,104b)과 인접한 부분의 상기 반도체기판 내에 적어도 하나의 할로 이온주입 영역(110)이 상기 산화물 전하저장층(106)과 중첩되도록 형성된다. 상기 할로 이온주입 영역(110)은 제1 도전형을 갖는 불순물 이온의 확산영역이다. 예를 들어, 상기 반도체기판(100)이 P형이고, 상기 소스/드레인 영역 (104a,104b)이 N형 불순물이온의 확산영역인 경우에 상기 할로 이온주입 영역(110)은 P형 불순물이온의 확산영역이다.
상기 할로 이온주입 영역(110)은 프로그램 및 이레이즈 효율을 높이기 위한 것이다. 상기 반도체 기판(100)과 동일한 도전형을 갖는 상기 할로 이온주입 영역 (110)의 농도는 상기 반도체 기판(100)에 비해 상대적으로 높은 것이 바람직하다. 상기 할로 이온주입 영역(110)을 형성함에 따라 쇼트 채널 효과(short channel effect)를 억제할 수 있다. 즉, 상기 할로 이온주입 영역(110)에 의해 국부적으로 임계 전압이 상승되어 펀치 쓰루(punch-through)를 방지할 수 있다. 또한, 상기 할로 이온주입 영역(110)에 의해 프로그램 동작시 열전자의 발생을 최적화시킬 수 있다. 할로 이온주입 영역(110)에 의해 상기 소스/드레인 영역(104a,104b)과 인접한 산화막 전하저장층 부분들에서의 전기장이 집중되어 전자주입에 의한 프로그램 효율을 증가시킬 수 있는 것이다.
도 1a 및 도1b에 도시된 비휘발성 메모리 소자는 다음의 과정에 따라 제조될 수 있다. 먼저, 제1 도전형의 반도체 기판(100) 상에 산화막 및 도전막을 차례로 형성한다. 상기 산화막은 화학기상증착법(Chemical Vapor Deposition method) 또는 원자층 증착법(Atomic Layer Deposition method)에 의하여 형성될 수 있다. 이어서, 상기 산화막 및 도전막을 차례로 패터닝하여 반도체기판 상에 차례로 적층된 산화물 전하저장층(106) 및 게이트 전극(108)을 형성한다. 다음으로, 상기 게이트 전극(108)을 이온주입마스크로 사용하여 상기 게이트 전극(108) 양단의 반도체기판 (100) 내에 제2 도전형의 불순물이온을 주입하여 소스/드레인 영역(104a, 104b)을 형성한다. 이후, 상기 게이트 전극(108)의 일단 또는 양단의 상기 반도체 기판(100) 내에 상기 소스/드레인영역(104a, 104b) 중 어느 하나와 접하는 적어도 하나의 할로 이온주입영역(110)을 형성한다. 상기 할로 이온주입영역(110)은 상기 반도체 기판(100)과 동일한 도전형으로 형성한다. 예를 들어, 상기 반도체 기판(100)이 P형 일 경우 B 또는 BF를 주입하여 상기 할로 이온주입영역(100)을 형성할 수 있다. 한편, 상기 할로 이온주입은 게이트 전극(108)에 의하여 이온주입이 차단(blocking)되지 않도록 하는 것이 바람직하다. 따라서, 상기 할로 이온주입 각도는 상기 반도체 기판(100) 표면에 대하여 0도 내지 45도 범위의 경사(tilt)를 갖는것이 바람직하다. 이때, 수 KeV 내지 수백 KeV의 에너지로 불순물 이온을 주입할 수 있으며 보다 구체적으로는 5 KeV 내지 200 KeV의 에너지로 불순물 이온을 주입할 수 있다. 한편, 본 발명의 실시예들에 있어서, 상기 할로 이온주입 영역(110)은 프로그램 및 이레이즈가 수행되는 영역, 즉 상기 산화물 전하저장층(106) 중 전하가 트랩되는 영역 하부의 반도체기판 내에 형성되는 것이 바람직하다. 즉, 도 1a에 도시된 바와 같이 상기 소스/드레인 영역(104a,104b)중 드레인 역할을 하는 영역 부근에 형성되어 셀당 1bit의 정보를 프로그램할 수 있으며 도 1b에 도시된 바와 같이 상기 소스/드레인(104a,104b) 영역 부근에 각각 형성되어 셀당 2bit의 정보를 프로그램할 수도 있다.
본 발명의 실시예에 의한 비휘발성 메모리 소자의 프로그램(program)/이레이즈(erase)/리드(read)는 다음과 같이 이루어진다. 이하에서는 설명의 편의를 위하여 도 1a 및 도 1b의 상기 소스/드레인 영역(104a, 104b) 중 좌측의 영역을 제1 확산영역(104a)이라 칭하고 우측의 영역을 제2 확산영역(104b)이라 칭한다.
먼저, 본 발명의 실시예에 의한 비휘발성 메모리 소자의 프로그램은 CHEI (Channel Hot Electron Injection)을 이용한다. 즉, 소오스와 드레인 사이에 전위차를 발생시킨다. 이에 따라 발생한 수평전기장(lateral electric field)에 의해 채널이 형성되고, 채널을 따라 상기 소오스로부터 드레인으로 전자가 이동한다. 채널을 따라 이동할 때 전자는 에너지를 얻게 되는데, 반도체 기판과 전하저장층 사이의 장벽을 넘을 수 있을 만큼 에너지를 얻은 열전자들은 전하저장층에 트랩된다. 이러한 열전자의 주입 가능성은 전자가 가장 큰 에너지를 얻는 드레인 근처에서 가장 높아진다. 상기 산화막 전하저장층에 전자가 주입되면 임계전압이 상승된다.
비휘발성 메모리 셀당 1 비트 또는 2 비트를 프로그램할 수 있다.
예를 들어, 하나의 비휘발성 메모리 셀당 1 비트를 구현하고자 할 때에, 도 1a를 참조하면, 게이트 전극(108) 및 드레인으로써 역할을 하는 제2 확산영역 (104b)에 양의 전압인 Vg 및 Vd를 각각 인가한다. 이때, 소스로써 역할을 하는 제1 확산영역(104a)은 접지되거나 상기 제2 확산영역(104b)에 인가된 전압(Vd) 보다 낮은 전압(Vs)이 인가된다. 그 결과, 열전자가 채널영역(102)으로 부터 상기 제2 확산영역(104b) 근방의 상기 산화물 전하저장층(106)으로 트랩된다. 본 발명의 실시예에 의하면 상기 제2 확산영역(104b) 근방에 할로 이온주입 영역(110)이 형성됨에 따라 프로그램효율이 개선된다.
하나의 비휘발성 메모리 셀당 2 비트를 구현하고자 할 때에, 도 1b를 참조하면, CHEI 방법으로 상기 확산영역들(104a, 104b)에 인접한 산화물 전하저장층(106)의 분리된 좌, 우 비트영역(L, R) 내에 전자를 주입할 수 있다. 각 영역은 1-비트를 정의한다. 좌-비트 영역(L)에 프로그램할 때, 제1 확산영역(104a)이 드레인으로 역할하고 제2 확산영역(104b)은 소오스로서 역할한다. 반대로, 우-비트 영역(R)에 프로그램할 때, 제1 확산영역(40a)이 소오스로서 역할하고 제2 확산영역(40b)은 드레인으로서 역할한다. 이 경우에도 상기 제1 확산영역(104a) 및 상기 제2 확산영역(104b) 근방에 각각 할로 이온주입 영역(110)이 형성됨에 따라 프로그램 효율이 개선된다.
본 발명의 실시예에 의한 비휘발성 메모리 소자의 이레이즈는 HHI(Hot Hole Injection)을 이용한다. 도 1a를 참조하면, 셀당 1 비트를 구현하는 비휘발성 메모리 소자의 이레이즈는 게이트 전극에 음의 전압(Vg)을 인가하여 실시한다. 이때, 드레인으로서 역할을 하는 제2 확산영역(104b)에 양의 전압(Vd)이 인가되며 소스로서 역할을 하는 제1 확산영역(104a)은 플로팅(floating) 상태로 유지한다.
한편, 도 1b를 참조하면, 셀당 2 비트를 구현하는 비휘발성 메모리 소자의 이레이즈는 게이트 전극에 음의 전압(Vg)을 인가하고, 두 확산영역들(104a,104b)에 양의 전압을 인가하여 실시한다. 이때, 상기 확산영역들(104a, 104b)에 순차적으로 양의 전압을 인가할 수도 있다. 이 경우에도 상기 제1 확산영역(104a) 및/또는 상기 제2 확산영역(104b) 근방에 각각 할로 이온주입 영역(110)이 형성됨에 따라 이레이즈 효율이 개선된다.
이하, 리드 방법을 설명한다.
비휘발성 메모리 소자의 리드는 전술한 프로그램 방법과 유사하다. 다만, 게이트 전극에 프로그램시 보다 낮은 전압을 인가한다. 프로그램된 비휘발성 메모리 소자는 임계전압이 증가한다. 따라서, 증가된 임계전압 보다 낮은 전압이 인가되면 전류가 흐르지 않아 프로그램 된 것으로 인식된다.
예를 들어, 하나의 비휘발성 메모리 셀당 1 비트가 구현될 때에, 도 1a를 참조하면, 리드시 게이트 전극(108)에 프로그램 전압 보다 상대적으로 낮은 전압을 인가한다. 비휘발성 메모리 소자가 프로그램 되어 있는 경우에는 문턱전압이 증가되어 있는 상태이므로, 비휘발성 메모리 소자는 '턴 오프(turn off)' 되어 전류가 흐르지 않는다. 이와 반대로, 비휘발성 메모리 소자가 프로그램 되어 있지 않은 경우는 상대적으로 낮은 문턱전압을 갖고 있으므로 '턴 온(turn on) '되어 전류가 흐른다. 본 발명의 실시예에서 리드 방향은 프로그램 방향과 역방향(reverse direction)이 될 수 있다.
하나의 비휘발성 메모리 셀당 2 비트가 구현될 할 때에, 도 1b를 참조하면, 각 리드 방향은 프로그램 방향과 역방향(reverse direction)이 될 수 있다. 즉, 좌-비트 영역(L)에 저장된 정보를 읽을 경우, 제1 확산영역(104a)은 소스로서 역할하고, 제2 확산영역(104b)은 드레인으로서 역할한다. 우-비트 영역(R)에 저장된 정보를 읽을 경우에는 이와 반대가 된다. 즉, 제1 확산영역(104a)이 드레인으로서 역할하고, 제2 확산영역(104b)은 소스로서 역할한다.
도 2는 본 발명의 제2 실시예에 의한 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 제1 도전형을 갖는 반도체기판(300) 내에 채널영역(302)에 의하여 이격된 한쌍의 소스/드레인 영역(304a,304b)이 배치된다. 상기 한쌍의 소스/드레인 영역(304a,304b)은 제2 도전형을 갖는다. 상기 채널영역(302) 상에 상 기 한쌍의 소스/드레인 영역(304a,304b)으로 부터 이격되어 차례로 적층된 메인 게이트 절연막(306) 및 메인 게이트 전극(308)이 배치된다. 상기 메인 게이트 절연막(306)은 열산화막일 수 있다. 또한 상기 메인 게이트전극(308)은 폴리실리콘일 수 있다. 상기 메인 게이트전극(308)의 양측벽에 상기 소스/드레인 영역(304a,304b)의 일부와 중첩하는 측벽 게이트 전극(310a, 310b)이 배치된다. 상기 측벽 게이트전극(310a,310b)는 폴리실리콘 일수 있다. 상기 메인 게이트 전극(308)과 상기 측벽 게이트전극(310a,310b) 사이 및 상기 각 측벽 게이트 전극(310a,310b)과 상기 반도체기판(300) 사이에 연속적으로 산화물 전하저장층 (312)이 각각 개재된다. 한편, 도면에 도시하지는 않았지만 상기 메인 게이트전극(308) 및 상기 측벽 게이트 전극(310a,310b)은 상기 메인 게이트 전극(308) 및 상기 측벽 게이트 전극(310a,310b) 상에 연속적으로 배치된 도전막에 의하여 서로 전기적으로 연결될 수 있다. 상기 도전막은 금속실리사이드층이거나 층간절연막 내에 형성된 콘택구조체일 수 있다. 상기 산화물 전하저장층(312)은 상기 본 발명의 제1 실시예에서와 같은 산화막 또는 산화막들의 조합으로 이루어진다. 상기 소스/드레인영역(304a,304b)과 인접한 부분의 상기 반도체기판(300) 내에 상기 산화물 전하저장층(312)과 중첩되도록 형성된 적어도 하나의 할로 이온주입 영역(314)이 배치된다. 상기 할로 이온주입 영역(314)은 제1 도전형을 갖는 불순물 이온의 확산영역이다. 본 발명의 실시예들에 있어서, 상기 할로 이온주입 영역(314)은 프로그램 및 이레이즈가 수행되는 영역, 즉 상기 산화물 전하저장층(312) 중 전하가 트랩되는 영역 하부의 반도체기판 내에 형성되는 것이 바람직하다. 즉, 상기 소스/드레인 영역(304a,304b)중 드레인 역할을 하는 영역 부근에 형성되어 셀당 1bit의 정보를 프로그램할 수 있으며 도 2에 도시된 바와 같이 상기 소스/드레인(304a,304b) 영역 부근에 각각 형성되어 셀당 2bit의 정보를 프로그램할 수도 있다.
상기 본 발명의 제2 실시예에 의한 비휘발성 메모리 소자의 프로그램/이레이즈/소거 방식은 상기 본 발명의 제1 실시예에서와 같다. 즉, 프로그램시에는 CHEI방식을 이용하여 상기 할로 이온주입영역(314)이 형성된 쪽의 소스/드레인영역 (304a 또는 304b)이 드레인 역할을 하게 된다. 이 경우에 상기 할로 이온주입영역 (314)이 도 2에 도시된 바와 같이 상기 소스/드레인(304a,304b) 영역 부근에 각각 형성된 경우에는 상기 측벽 게이트 전극(310a,310b) 및 반도체기판(300) 사이에 개재된 상기 산화물 저장층에 각각 1 비트씩 2 비트의 정보를 프로그램 할 수 있다.
또한, 이레이즈는 상기 본 발명의 제1 실시예에서와 같이 HHI 방식을 이용한다. 예들 들어, 셀당 2 비트를 구현하는 비휘발성 메모리 소자에 있어서는 메인 게이트전극(308) 및 측벽 게이트전극(310a,310b)에 동시에 음의 전압을 인가하고, 소스/드레인 영역(304a,304b)에 양의 전압을 인가하여 실시한다. 이때, 상기 소스/드레인 영역(304a,304b)에 순차적으로 양의 전압을 인가할 수도 있다.
<실험예들>
산화물 전하저장층을 갖는 비휘발성 메모리 소자에 있어서 할로 이온주입영역을 형성하는 경우에 프로그램/이레이즈 특성 및 기타의 특성들을 평가하였다. 이하의 실험예들은 도 1a에 도시한 구조의 비휘발성 메모리 셀을 형성하여 실험한 결과들이다. 이때, 산화물 전하저장층으로는 N2O분위기에서 열처리된 MTO막을 사용하였다.
도 3a 및 도 3b는 각각 할로 이온주입 영역을 구비하지 않은 비휘발성 메모리 소자와 할로 이온주입영역을 구비하는 비휘발성 메모리 소자의 프로그램 시간에 따른 전류-전압(I-V) 관계를 보이는 그래프이다.
도 3a 및 도 3b의 결과는 게이트 전극, 드레인 및 소오스에 각각 4 V, 4.5 V 및 1 V의 전압을 인가하여 얻었다. 그리고, 임계전압은 드레인에 1 ㎂의 전류가 흐를 때를 기준으로 측정하였다. 도 3a에 보이는 바와 같이 할로 이온주입 영역을 구비하지 않는 비휘발성 메모리 소자는 프로그램 시간에 따라 임계전압이 거의 변하지 않았다. 이에 반하여, 도 3b에 보이는 바와 같이 할로 이온주입 영역을 구비하는 비휘발성 메모리 소자는 프로그램 시간이 증가함에 따라 임계전압이 증가하는 결과를 보였다. 한편, 도 3b에 보이는 결과는 프로그램 후, 역방향 리드(reverse read)로 얻은 것이다. 이러한 결과는 산화물 전하저장층을 구비하는 비휘발성 메모리 소자에 있어서, 할로 이온주입영역을 형성하는 경우 프로그램 효율이 증가함을 나타낸다. 또한, 도 3b의 결과는 5V 이하의 낮은 게이트 전압에서도 프로그램이 가능함을 보여준다.
도 4는 할로 이온주입 영역을 구비하지 않는 비휘발성 메모리 소자의 이레이즈 시간에 따른 I-V 변화를 보이는 그래프이다.
도 4에 보이는 결과는 게이트 전극 및 드레인에 각각 -4 V 및 4 V의 전압을 인가하여 얻었다. 할로 이온주입 영역을 구비하지 않은 비휘발성 메모리 소자는, 도 4에 보이는 바와 같이, 이레이즈 시간에 따라 임계전압의 변화가 거의 변하지 않았고, 게이트 전압이 2.5 V 이상이 될 때 전류 구동성(current drivability)이 감소되었다.
도 5는 할로 이온주입 영역을 구비하는 비휘발성 메모리 소자의 프로그램 전(1), 프로그램 후(2) 및 1 초 동안 이레이즈(3)한 경우의 I-V 변화를 보이는 그래프이다. 할로 이온주입영역을 구비하지 않은 비휘발성 메모리 소자와 달리, 할로 이온주입영역을 구비하는 비휘발성 메모리 소자는, 도 5에 보이는 바와 같이, 2.45 V(드레인 전류 1 ㎂ 기준)의 프로그램 임계전압에서 1.2 V의 이레이즈 임계전압으로 1.25 V의 전압 변화가 발생하였다. 이와 같이, 산화막 전하저장층을 구비하는 비휘발성 메모리 소자의 프로그램 및 이레이즈의 효율을 높이기 위해서 할로 이온주입 영역이 필요함을 알 수 있다.
도 6은 할로 이온주입영역을 구비하는 비휘발성 메모리 소자의 인듀런스 (endurance) 특성을 나타내는 그래프이다.
프로그램(P)은 게이트 전극, 드레인 및 소스에 각각 4V, 5V 및 1V의 전압을 인가하여 50 ㎲ 동안 실시하였다. 이레이즈(E)는 게이트 및 드레인에 각각 -5.5V 및 5.5V를 인가하여 2ms 동안 실시하였다. 도 6에 보이는 바와 같이 초기 임계전압 윈도우(window)는 약 1.5V 였으나 50만회 사이클 후 약 3V로 증가하였다. 또한, 싸이클 말기에서 프로그램 임계전압의 감소나 이레이즈 임계전압의 과도한 상승이 관찰되지 않았다.
도 7은 할로 이온주입영역을 구비하는 비휘발성 메모리 소자의 베이크 리텐션(bake retention) 특성을 보이는 그래프이다. 도 7의 결과(1) 및 결과(3)은 동일한 초기 임계전압 및 서로 다른 베이크 온도 즉, 85 ℃, 125 ℃ 조건으로부터 얻은 것이다. 도 7의 결과(2) 및 결과(3)은 서로 다른 초기 임계전압 및 동일한 베이크 온도 즉, 85 ℃ 조건에서 얻은 것이다.
도 7의 결과로부터 초기 전압이 3.3 V 내지 3. 8 V인 경우 85 ℃ 및 125 ℃ 베이크 조건에서 10년 후 임계전압이 약 2.3V으로 감소될 것으로 예상된다. 이러한 결과는 리드 전압이 2V이하이면 안정적인 비휘발성 메모리 소자를 구현할 수 있음을 보여준다.
상술한 바와 같이 본 발명에 의하면 전하저장층을 산화물로 형성함으로써 비휘발성 메모리 소자의 셀을 단순한 구조로 함으로써 제조공정을 간단히 하고 생산성을 향상시킬 수 있게 된다.
또한, 산화물 전하저장층을 구비하는 비휘발성 메모리 소자에 있어서 소스/드레인 영역 부근에 할로 이온주입 영역을 형성함으로써 프로그램 및 이레이즈 효율을 개선시킬 수 있게 된다.
Claims (20)
- 반도체 기판;채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역;상기 채널영역 상에 상기 소스/드레인 영역의 일부와 중첩되도록 배치되고 적어도 하나의 산화물층으로 이루어진 전하저장층;상기 적어도 하나의 산화물층으로 이루어진 전하저장층 상에 배치된 게이트 전극; 및상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 형성된 적어도 하나의 할로 이온주입 영역을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 적어도 하나의 산화물층으로 이루어진 전하저장층은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막 및 란타늄 산화막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 조합에 의한 적층막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서,상기 적어도 하나의 산화물층으로 이루어진 전하저장층은 상기 반도체기판 상에 차례로 적층되고 N2O 분위기에서 열처리된 열산화막 및 MTO막의 적층막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서,상기 적어도 하나의 산화물층으로 이루어진 전하저장층은 상기 반도체기판 상에 차례로 적층되고 N2O 분위기에서 열처리된 열산화막, 실리콘 산질화막, MTO막, 실리콘 산질화막 및 MTO막의 적층막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 소스/드레인 영역과 상기 할로 이온주입 영역은 서로 다른 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서,상기 소스/드레인 영역이 N형 불순물이온의 확산영역인 경우에 상기 할로 이온주입 영역은 P형 불순물 이온의 확산영역인 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판;채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역;상기 채널영역 상에 상기 소스/드레인 영역의 일부와 중첩되도록 배치되고 적어도 하나의 산화물층으로 이루어진 전하저장층;상기 적어도 하나의 산화물층으로 이루어진 전하저장층 상에 배치된 게이트 전극; 및상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 형성된 적어도 하나의 할로 이온주입 영역을 포함하며,상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 전자를 트랩시킴으로써 프로그램 동작이 수행되고,상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층에 홀을 주입시킴으로써 이레이즈 동작이 수행되는 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 할로 이온주입 영역은 상기 한쌍의 소스/드레인영역과 인접한 상기 반도체기판 내의 두 부분에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 각각 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서,상기 한쌍의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 각각 전자를 트랩시킴으로써 2 bit의 정보가 프로그램되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서,상기 이레이즈 동작은 상기 게이트 전극에 음의 전압을 인가하고, 상기 한쌍의 소스/드레인 영역에 각각 양의 전압을 인가하여 수행되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판;채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역;상기 한쌍의 소스/드레인 영역으로 부터 이격되어 상기 채널영역 상에 차례로 적층된 메인 게이트 절연막 및 메인 게이트 전극;상기 메인 게이트 전극의 양측벽에 상기 소스/드레인 영역의 일부와 중첩되도록 배치된 측벽 게이트 전극;상기 메인 게이트 전극과 상기 측벽 게이트 전극 사이 및 상기 측벽 게이트 전극과 상기 반도체기판 사이에 연속적으로 개재되고 적어도 하나의 산화물층으로 이루어진 전하저장층; 및상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 형성된 적어도 하나의 할로 이온주입 영역을 포함하는 비휘발성 메모리 소자.
- 제 11 항에 있어서,상기 적어도 하나의 산화물층으로 이루어진 전하저장층은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막 및 란타늄 산화막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 조합에 의한 적층막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서,상기 적어도 하나의 산화물층으로 이루어진 전하저장층은 상기 반도체기판 상에 차례로 적층되고 N2O 분위기에서 열처리된 열산화막 및 MTO막의 적층막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서,상기 적어도 하나의 산화물층으로 이루어진 전하저장층은 상기 반도체기판 상에 차례로 적층되고 N2O 분위기에서 열처리된 열산화막, 실리콘 산질화막, MTO막, 실리콘 산질화막 및 MTO막의 적층막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11 항에 있어서,상기 메인 게이트전극 및 상기 측벽게이트 전극은 서로 전기적으로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11 항에 있어서,상기 소스/드레인 영역과 상기 할로 이온주입 영역은 서로 다른 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판;채널영역을 사이에 두고 상기 반도체 기판 내에 배치된 한쌍의 소스/드레인 영역;상기 한쌍의 소스/드레인 영역으로 부터 이격되어 상기 채널영역 상에 차례로 적층된 메인 게이트 절연막 및 메인 게이트 전극;상기 메인 게이트 전극의 양측벽에 상기 소스/드레인 영역의 일부와 중첩되도록 배치된 측벽 게이트 전극;상기 메인 게이트 전극과 상기 측벽 게이트 전극 사이 및 상기 측벽 게이트 전극과 상기 반도체기판 사이에 연속적으로 개재되고 적어도 하나의 산화물층으로 이루어진 전하저장층;상기 소스/드레인영역과 인접한 부분의 상기 반도체기판 내에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 형성된 적어도 하나의 할로 이온주입 영역을 포함하며,상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 전자를 트랩시킴으로써 프로그램 동작이 수행되고,상기 할로 이온주입 영역이 형성된 쪽의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층에 홀을 주입시킴으로써 이레이즈 동작이 수행되는 비휘발성 메모리 소자.
- 제 17 항에 있어서,상기 할로 이온주입 영역은 상기 한쌍의 소스/드레인영역과 인접한 상기 반도체기판 내의 두 부분에 상기 적어도 하나의 산화물층으로 이루어진 전하저장층과 중첩되도록 각각 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 18 항에 있어서,상기 한쌍의 소스/드레인 영역 근방의 상기 적어도 하나의 산화물층으로 이루어진 전하저장층 중에 각각 전자를 트랩시킴으로써 2 bit의 정보가 프로그램되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 17 항에 있어서,상기 이레이즈 동작은 상기 게이트 전극에 음의 전압을 인가하고, 상기 한쌍의 소스/드레인 영역에 각각 양의 전압을 인가하여 수행되는 것을 특징으로 하는 비휘발성 메모리 소자.
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