JP4490630B2 - 不揮発性メモリの消去方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ホットホールを使用する不揮発性メモリセルの消去方法に関するものである。
【0002】
【従来の技術】
MONOS(金属‐酸化膜‐窒化膜‐酸化膜‐半導体:ここでは“金属”は導電ゲート材料であることを意味する)およびSONOS((導電ゲートとしての)シリコン‐酸化膜‐窒化膜‐酸化膜‐シリコン)メモリは、MNOS(金属‐窒化膜‐酸化膜‐半導体)メモリの窒化膜の膜厚を薄くし、横寸法を縮小し、プログラミング電圧を減らし、再現性を改善するに提案された。
MONOSおよびSONOSメモリ(以下、“MONOSメモリ”で代表する)では、窒化膜内および窒化膜と上部酸化膜界面とに位置するキャリアトラップが、電気情報としてキャリアを捕獲し、かつ蓄積するために使用される。
最初のMONOS論文(文献1:E.Suzukiらの著の“金属‐酸化膜‐窒化膜‐酸化膜‐半導体(MONOS)構造を有する低電圧書換え可能EEPROM”(IEEETransaction on Electron Devices、Vol.ED−30、Feb.、1983)を参照)では、エレクトロンおよびホールの直接トンネリングがプログラミングのために使用される。すなわちトラップサイトへのエレクトロンの直接トンネル注入は“書き込み”のために使用され、トラップサイトからのエレクトロンの直接トンネル抽出および/またはトラップサイトへのホールの直接トンネル注入は“消去”のために使用される。
【0003】
一方、トラップサイトへのホットエレクトロンの注入による書き込み、およびトラップサイトへのホットホールの注入による消去は、最初はフローティングゲート素子に適用され(文献2:Y.Tarui、Y.Hayashi、K.Nagai著の“電気的再プログラム可能不揮発性メモリ”(IEEEJounal of Solid−StateCircuits、Vol.SC−7、No.5、Oct.1992、p.369−375)を参照)、より高い保持特性を実現する目的で底部酸化膜を厚くした単一ゲートMONOSメモリをプログラミングするため(文献3:T.Y.Chan、K.K.Young、ChenmingHu著の“真の単一トランジスタ酸化膜‐窒化膜‐酸化膜EEPROM装置”(IEEE Electron Device Letters、Vol.EDL−8、No.3、1987、p.93−95)を参照)、およびビット密度を2倍にする(文献4:B.Eitanらの著の“2ビットのトラッピング記憶NVMセル、NROMは浮動ゲートセルへの本当の挑戦を勝ち取ることができるか?”(1999Conference on Solid State Devices andMaterials、Tokyo、Extended Abstracts、p522−523、1999)を参照)ために提案された。
【0004】
上記の単一ゲートMONOSメモリでは、単一ゲートが、チャネル形成半導体領域ならびにドレインおよびソース領域の一部の上に形成されたONO(酸化膜‐窒化膜‐酸化膜)ゲート絶縁膜上で、チャネル形成半導体をブリッジするように形成される点に特徴がある。
【0005】
書き込みの場合、ホットエレクトロンは、ドレインとチャネル形成領域との間の接合部に隣接するONOゲート絶縁膜の一部に注入され、ONOゲート絶縁膜内のトラッピングサイトにトラップされる。“消去”の場合、ホットホールは、ドレイン接合部に隣接したONOゲート絶縁膜の一部に注入される。しかしながら、ホットホールにより得られた消去後の閾値電圧(Vth)は、所定のホール注入バイアス条件に対して再現性が悪く、および/または不安定である。上記の文献3および4では、ONO膜の消去部の下のチャネル形成半導体領域の一部がチャネル形成半導体領域の“プログラム化されない”部分と直列に接続されているために、この不安定性は、ONO膜のプログラム化されない部分の下のチャネル形成半導体領域の一部の安定した電気特性によって隠されていた。ここでは、Vthが“消去”部のVthよりも高い。この場合消去部のVthの再現性が悪ければ、それは見えないものの、次に書き込む時のスタートポイントが異なる訳であるから、次の書き込みの再現性に影響していた。一方、チャネル形成半導体領域のプログラム化されない部分の大部分が、分割ゲートにより制御され、かつオンにされれば、不安定性が観察されるだろう。この場合、他のゲートは、チャネル形成半導体領域のプログラム化部分の上に配置された分離ゲートと並んで置かれ、この分離ゲートから絶縁されて配列される。
【0006】
【発明が解決しようとする課題】
本発明の目的は、キャリア蓄積のためのキャリアトラッピングサイトがゲート絶縁膜に形成される不揮発性メモリを安定的に消去する方法を提供することにある。
本発明の他の目的は、キャリア蓄積のためのキャリアトラッピングサイトがゲート絶縁膜に形成される不揮発性メモリを均一に消去する方法を提供することにある。
本発明の他の目的は、不揮発性メモリの、より優れた書換え耐性を実現する消去方法を提供することにある。
【0007】
【課題を解決するための手段】
本発明の第1の方法では、ゲート絶縁膜に注入された不安定ホールを放電させる放電パルスを、消去後にゲートに印加する。ホットホールは、導電ゲートを負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でゲート絶縁膜に注入される。ホットホールは反対導電型領域の表面に発生する。第1チャネル形成半導体領域に対する反対導電型領域の正のバイアス値は、ゲート絶縁膜と反対導電型領域との間の界面においてホットホールに対して形成される電気バリヤの値よりも大きい。該放電パルスにより、導電ゲートは、ゲート絶縁膜が5MV/cm以上の平均電界を発生する電圧まで正にバイアスされる。
【0008】
本発明の第2の方法では、消去されるメモリアレイの全てのセルのトラップサイトへ、消去前にエレクトロンを注入する。これにより、消去後はメモリアレイ中のVth分布が均一化される。エレクトロンはゲート絶縁膜に注入され、ゲート絶縁膜内のキャリアトラップサイトにトラップされる。ホットホールは、導電ゲートを負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でゲート絶縁膜に注入される。
本発明の第3の方法では、トラップサイトに蓄積されたエレクトロンを安定的に消去するためにバイアスが減ぜられる。ホットホールは、導電ゲートを負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でゲート絶縁膜に注入される。この正のバイアス値は、ホットホールに対してゲート絶縁膜と導電領域との間の界面に形成される電気バリヤの値よりも大きい値とし、前記正のバイアスと前記負あるいはゼロのバイアスの2/5の絶対値との和が6V以下であり、前記負あるいはゼロのバイアスは0V〜−5Vの範囲である。上記の第1から第3までの本発明では、文字通り“消去”だけではなく、トラップされたエレクトロンをホールのチャージによって“対消滅あるいは中性化する”ことも含む。
【0009】
上記の方法の少なくとも1つは、下記メモリセルあるいはメモリセルから作られるメモリアレイに適用される。
このメモリセルは少なくとも、下記a)〜d)から成り、更には、
a)基板表面の第1チャネル形成半導体領域、
b)第1チャネル形成半導体に隣接し、かつ基板表面に形成された反対導電型領域、
c)第1チャネル形成半導体領域上のゲート絶縁膜、
d)ゲート絶縁膜上の導電ゲートおよびゲート絶縁膜内のキャリアトラップサイト、
e)基板表面の第1チャネル形成半導体領域に接触する第2チャネル形成半導体領域、
f)第2チャネル形成半導体領域上の第2ゲート絶縁膜、
g)第2ゲートが第2ゲート絶縁膜上に形成されており、第2導電ゲートが第1導電ゲートから分離され、かつ絶縁膜によって絶縁されている、
から成る。
上記c)で前記ゲート絶縁膜は前記反対導電型領域の一部の上にも設けられている構成、上記a)からd)までの構成にさらに前記反対導電型領域に離間しかつ前記チャネル形成半導体領域に接した第2の反対導電型領域を設けた構成、上記a)からg)までの構成に更に前記反対導電型領域に離間しかつ前記チャネル形成半導体領域に接した第2の反対導電型領域を設けた構成のセルおよびそのアレイにも本発明は適用される。
【0010】
さらには、メモリセルは、
a)基板表面の一方導電型のチャネル形成半導体領域であって、基板が半導体基板あるいはシリコンオンインシュレータ(SOI)基板であること、
b)基板表面に第1反対導電型領域および第2反対導電型領域が配置され、第1および第2反対導電型領域が相互に離間され、かつチャネル形成半導体領域によって相互に分離されていること、
c)このチャネル形成半導体領域が、
(i)第1反対導電型領域の横方向に接触する第1チャネル形成領域、
(ii)第2反対導電型領域に接触する第2チャネル形成領域、
(iii)第1および第2チャネル形成領域と接触し、かつ第1チャネル形成領域と第2チャネル形成領域との間に配置された第3チャネル形成領域、を含むこと、
d)ゲート絶縁膜が、
(i)第1チャネル形成領域およびこの第1チャネル形成領域に隣接する第1反対導電型領域の一部の上に配置された第1ゲート絶縁膜、
(ii)第2チャネル形成領域およびこの第2チャネル形成領域に隣接する第2反対導電型領域の一部の上に配置された第2ゲート絶縁膜、
(iii)第3のチャネル形成領域上に配置された第3ゲート絶縁膜、
を含むこと、
e)導電ゲートが、
(i)第1ゲート絶縁膜上の第1ゲート電極、
(ii)第2ゲート絶縁膜上の第2ゲート電極、
(iii)第3のゲート絶縁膜上の第3ゲート電極、
を含み、
ゲート電極が、互いに電気的に絶縁され、かつ第1ゲートの一部が第1絶縁膜を介して第1反対導電型領域の一部に重なり、かつ第2ゲートの一部が第2絶縁膜を介して第2反対導電型領域の一部に重なること、
f)第1および第2絶縁膜に設けられたキャリア蓄積のためのキャリアトラッピングサイト、
を備えているものも本発明は適用される。
【0011】
一例として、キャリアトラッピングサイトは3層構造の絶縁膜内に埋め込まれる。典型的な実施例では3層構造が酸化膜‐窒化膜‐酸化膜であり、製造過程でキャリアトラッピングサイトが窒化シリコン膜内および/または窒化シリコン膜とシリコン酸化膜との間の界面に生成される。窒化シリコンは一部酸素を含んでもよく、シリコン酸化膜は、酸化膜の酸素原子の一部が窒素原子と置き換えられる窒化酸化膜であってもよい。
他の例では、キャリアトラッピングサイトが導体あるいはシリコンのような半導体の小さい粒であり、第1および第2ゲート絶縁膜に埋め込まれる。
【0012】
【発明の実施の形態】
図1は、本発明のホール注入方法が用いられる不揮発性メモリセルの一例を示している。本発明の方法は、本発明の精神および範囲から逸脱しないで図1に示された不揮発性メモリセル以外の適当な不揮発性メモリセルに適用することができる。
半導体基板100の表面にはウェル領域200が形成される。ウェル領域200の表面には、チャネル形成半導体領域300、第1反対導電型領域401、および第2反対導電型領域402が形成される。このチャネル形成半導体領域300はp形であり、第1および第2反対導電型領域はn形である。また、半導体基板100は、絶縁体上にシリコンが載置されたものであってもよい。
【0013】
このチャネル形成半導体領域300はさらに、
a)第1反対導電型領域401に接触する第1チャネル形成領域301と、
b)第2反対導電型領域402に接触する第2チャネル形成領域302と、
c)両側が第1および第2チャネル形成領域に接触する第3チャネル形成領域303とを含む。
第1ゲート絶縁膜501は、第1チャネル形成領域301および当該第1チャネル形成領域に隣接する第1反対導電型領域401の一部の上に配置されている。第2ゲート絶縁膜502は、第2チャネル形成領域302および当該第2チャネル形成領域に隣接する第2反対導電型領域402の一部の上に配置されている。第3のゲート絶縁膜503は第3チャネル形成領域303上に形成される。
【0014】
第1ゲート電極601は第1ゲート絶縁膜501上に形成される。第2ゲート電極602は第2ゲート絶縁膜502上に形成される。第3のゲート電極603は第3のゲート絶縁膜503上に形成される。第1および第3のゲート電極ならびに第2および第3の電極は、それぞれ絶縁膜701および702によって相互に電気的に絶縁される。
第1ゲート電極601の一部は、第1絶縁膜501を介して第1反対導電型領域401の一部に重なり、第2ゲート電極602の一部は、第2絶縁膜502を介して第2反対導電型領域402の一部に重なる。
【0015】
例えば、第3のチャネル形成領域303のチャネル長は0.26マイクロメートルである。第1および第2チャネル形成領域のチャネル長はいずれも0.055マイクロメートルである。第1および第2チャネル形成領域の不純物濃度は、表面近くで約1×10 18 atoms/cm3である。第1および第2反対導電型領域の不純物濃度は、第1および第2ゲート下の表面の近くでそれぞれ約1×10 19 〜1×10 20 atoms/cm3である。第3のゲート絶縁膜は約9ナノメートルの厚さを有するシリコン酸化膜である。第1および第2ゲート絶縁膜は3つの層、すなわち3.6nm厚の窒化したシリコン酸化膜/5nm厚のシリコン窒化膜/4.2nm厚のシリコン酸化膜を含む。
キャリアトラッピングサイトは、シリコン窒化膜内に約1×10 19 サイト/cm3の濃度で形成され、さらに当該シリコン窒化膜とシリコン酸化膜との界面に約2×10 13 サイト/cm2の密度で形成されている。
【0016】
次に、本発明のホットホール注入による安定消去方法を、図1に示したメモリセルに関して説明する。
第1反対導電型領域401から第1ゲート絶縁膜501へのホットホール注入は、第1チャネル形成領域301に対して正の電位Vbit1r(ホールに対する電気バリヤの高さVBhよりも大きい)を第1反対導電型領域401に印加し、第1チャネル形成領域301に対してゼロ〜負の電位Vcg1を第1ゲート電極601に印加することによって行われる。第2反対導電型領域402から第2ゲート絶縁膜502へのホットホール注入は、第2チャネル形成領域302に対して正の電位Vbit2r(ホールに対する電気バリヤの高さVBhよりも大きい)を第2反対導電型領域402に印加し、第2チャネル形成領域302に対してゼロ〜負の電位Vcg2を第2ゲート電極602に印加することによって行われる。
注入に用いられるホールは、バンド間トンネリングによって第1あるいは第2反対導電型領域401、402の表面にそれぞれ発生する。前記“ホールに対する電気バリヤ高さVBh”は、第1あるいは第2反対導電型領域の表面と第1あるいは第2絶縁膜との間に形成される、ホールに対する電気バリヤ高さをボルトで表記した値を意味する。ホールに対する電気バリヤの高さVBhは、シリコンとSiO2との間のバリヤに対して3.8エレクトロンボルト(eV)として既知である。この値は窒化したシリコン酸化膜に対してはさらに小さい。
【0017】
第1チャネル形成半導体領域301の表面の第1チャネルから第1ゲート絶縁膜501へのホットエレクトロン注入は、第1チャネル形成領域301に対して正の電位Vbit1w(エレクトロンに対する電気バリヤの高さVBeよりも大きい)を第1反対導電型領域401に印加し、第1チャネル形成領域301に対して正の電位Vcg1を第1ゲート電極601に印加することによって行われる。
前記“エレクトロンに対する電気バリヤの高さVBe”は、第1あるいは第2チャネル形成半導体領域の表面と第1あるいは第2絶縁膜との間に形成される、エレクトロンに対するボルトで表記した電気バリヤの高さの値を意味する。エレクトロンに対する電気バリヤの高さVBeは、シリコンとSiO2との間のバリヤに関しては3.2エレクトロンボルト(eV)として既知である。この値は窒化したシリコン酸化膜に対する場合はさらに小さい。
【0018】
注入に用いられるエレクトロンは、第2チャネル形成領域302の表面に誘起された第2チャネルおよび第3のチャネル形成領域303の表面に誘起された第3のチャネルを通して、第2反対導電型領域402から第1チャネルに供給される。第1、第2および第3の各チャネルは、各ゲート閾値電圧よりも大きいバイアスを第1、第2および第3の各ゲートに印加することによって、第1、第2および第3の各チャネル形成半導体領域の表面に電気的に誘起される。
メモリセルのゲート絶縁膜の寸法、不純物濃度および材料および厚さの組み合わせは上記の例に限定されない。
【0019】
下記の例は、本発明の重要な特徴を示し、その理解を助けるために示される。変更は、当業者によって本発明の精神および範囲を逸脱なしに行われてもよい。
下記の寸法および材料を有するメモリセルは本実施例の1つに対して使用される。第1および第2チャネル形成シリコン領域のピーク不純物濃度は、約5×10 17 〜4×10 18 atoms/cm3である。第1および第2チャネル形成シリコン領域のチャネル長は約30〜80nmである。第3チャネル形成シリコン領域の不純物濃度は、約5×10 17 〜1×10 18 atoms/cm3である。第3チャネル形成シリコン領域のチャネル長は約60〜260nmである。第1および第2絶縁膜は、ONOの3層、例えば、膜厚が3.6〜7nmの窒化したシリコン酸化膜による底部層と、膜厚が3〜9nmのシリコン窒化膜による中間層と、膜厚が4〜8nmのシリコン酸化膜による上部層とを含む。一方、ONO層は、膜厚が2.5〜6nmのシリコン酸化膜による底部層と、膜厚が3〜9nmのシリコン窒化膜による中間層と、膜厚が4〜8nmのシリコン酸化膜による上部層とを含んでも良い。第1および第2反対導電型領域の不純物濃度は、第1および第2ゲート下の各部分で約1×10 19 〜5×10 20 atoms/cm 3 である。第3ゲートと第1あるいは第2ゲートの少なくとも当該第3ゲートの各サイドウォール側との間の絶縁膜は、シリコン酸化膜あるいは窒化されたシリコン酸化膜/シリコン窒化膜/シリコン酸化膜である。
【0020】
上記した素子を使用し、第2(あるいは第1)のゲート絶縁膜のONOへのホール注入が種々のバイアス条件(電圧および注入時間の組み合わせ)に対して行われた。閾値電圧は、第2ゲートのゲート閾値電圧(Vth)として測定された。
図2は、(100ミリ秒の注入時間に対する)ホール注入の結果を示す。この図では、第2ゲートの電圧がVcg2、第2反対導電型領域の電圧がVbit2で示され、以下のように直線で代表される。直線21はVbit2が0ボルトの結果を示し、直線22はVbit2が3ボルトの結果を示し、直線23はVbit2が4ボルトの結果を示し、直線24はVbit2が5ボルトの結果を示し、直線25はVbit2が6ボルトの結果を示している。
【0021】
Vbit2が4ボルト以上(直線23、24および25)の場合、第2ゲートのゲート閾値電圧として測定されるVthは負の方向に変化する。これは、ホールが第2ゲート絶縁膜のONOのトラップサイトへ注入されたことを意味する。(Vbit2−Vcg2)が大きいほどVthの変化も大きくなる。しかしながら、(Vbit2−Vcg2)が10ボルトよりも大きいと短い期間不安定になる。
(Vbit2−Vcg2)が10Vを超える場合、消去後繰り返しVthを測定すると、図2に示したように、消去Vthはドリフト(△Vth=〜0.5V)を示す。図2では、消去Vthのドリフトは、(Vbit2−Veg2)が11VにおけるVthの変化として示されている。このVthのドリフトを減らすために、本発明による消去方法の1つでは、消去後に、ビット線電圧Vbit2(あるいはVbit1)を0Vあるいはエレクトロンに対する電気バリヤの高さVBeよりも低くした状態で、第2ゲート(あるいは第1ゲート)に安定させる為の正のバイアスあるいは放電パルスを印加する。前記安定化させる為の正のバイアス(第2ゲート絶縁膜において5MV/cmの電界に相当する、例えば5V)は、第2ゲート(あるいは第1ゲート)に読み出し時に印加される電圧(例えば、4V)よりも大きく、持続時間は1ミリ秒よりも長い。読み出しの場合、Vthドリフトは、この方法によって0.1V未満に減ぜられた。
【0022】
図3は、ハイVthから消去された消去Vth(直線31はVbit2が3V、直線32はVbit2が4V)とローVthから消去された消去Vth(直線34はVbit2が0V、直線35はVbit2が3V、直線36はVbit2が4V)との間の消去Vthの差を示している。本発明の消去方法の1つとして、第2ゲート(あるいは第1ゲート)の下に位置し、ハイVthあるいはローVthのいずれかであるトラップサイトは、いずれも消去前にエレクトロン注入によってハイVthとしてプログラム化される。この様にすれば、本メモリセルから構成されるメモリアレイ中で、より均一な消去Vthの分布が得られる。
【0023】
上記したように、消去Vthのドリフトは、(Vbit2−Vcg2)の値が大きいときに顕著である。メモリセルがどれくらいの書き込み−消去サイクル数に耐えることができるかを定義する書換え耐性も、(Vbit2−Vcg2)の値が大きいほど短い。(Vbit2−Vcg2)の値が大きいほど、トラップサイトにホールが過剰に注入され、および/または、トラップサイトに捕獲されたホールが不安定になる。さらに、Vbit2の値が大きいほど、より高いエネルギーを有するホールを生じ、早い劣化(第2ゲート絶縁膜におけるリークの増加および保持力不足)をもたらし、最終的には第2ゲート絶縁膜のメモリ機能の消失をもたらす。一方、Vcg2の値が大きいと、第2ゲートから上部酸化膜を通って第2ゲート絶縁膜へのエレクトロン注入を生じる。これによって,ホットホール注入による消去が阻害されてしまう。上部酸化膜が、低温化学気相成長(CVD)法によって、あるいは有機シランをソースガスとして使用することによって付着される場合、Vcg2の値が大きいほど、上部酸化膜を流れる漏れ電流も誘起する。
本発明の消去方法の一つとして、5V以下の−Vcg2に対して6V以下の(Vbit2+(2/5)×(−Vcg2))と特徴づけられた限られたバイアス条件の下では、1000サイクル以上の書き込み−消去が得られた。これらのバイアス条件は、前述の理由および実験によって決定された。
【0024】
消去条件および書き込み条件に対する耐久性の実験結果は下記の表1に示された。
【表1】
図4は、書き込み‐消去サイクルの関数として書き込みVthおよび消去Vthを示している。30,000サイクルの動作中、一定の“書き込み”および“消去”(電圧および時間)条件の下で書換えが行われたが、メモリウインドウは読み出し可能な幅に保持される。直線41は、100μsecの書き込みの場合のVthを示し、直線42は、100μsecの消去の場合のVthを示す。メモリセルには、さらに書き込み、消去が可能である。
第1ゲートの下のトラップサイトを消去する場合、前述の方法は、Vbit2およびVcg2を、それぞれVbit1およびVcg1と解釈することによって用いることができる。
【0025】
本発明の消去の方法は下記の方法として列挙される。
1)導電ゲートを負あるいはゼロバイアスし、反対導電型領域を正バイアスした状態でホットホールを注入すると、ホットホールが反対導電型領域の表面に発生する。チャネル形成半導体領域に対する反対導電型領域の正のバイアス値は、ゲート絶縁膜と反対導電型領域との間の界面においてホットホールに対して形成される電気バリヤよりも大きい。その後、導電ゲートは、ゲート絶縁膜が5MV/cm以上の平均電界を発生する電圧まで正にバイアスされる。導電ゲートを正にバイアスすることは、消去後、ゲートに放電パルスを加えることによって行われる。放電パルスは、ゲート絶縁膜に注入された不安定なホールを放電する。
【0026】
2)“消去前の書き込み”‐エレクトロンを消去対象セルのキャリアトラップサイトにトラップする。ゲート絶縁膜にエレクトロンを注入し、次いで、ゲート電極を負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でホットホールを注入する。
3)ゲート電極を負あるいはゼロにバイアスし、かつ反対導電型領域を正にバイアスすることによって反対導電型領域の表面にホットホールを発生させ、ゲート電極を負あるいはゼロにバイアスし、反対導電型領域を正にバイアスした状態でそのホットホールを注入する。チャネル形成半導体領域に対する反対導電型領域の正のバイアスは、ホットホールに対してゲート絶縁膜と導電領域との間の界面に形成される電気バリヤよりも大きい。ゲートバイアスが0Vから−5Vまでの範囲で、反対導電型領域に対する正のバイアスとゲートバイアスの2/5の絶対値との和は6V以下とする。
【0027】
(産業上の利用可能性)
本発明の方法は下記の効果を提供する。
1)消去後に安定させるための正のバイアスを第2(あるいは第1)ゲートに印加することによって消去後のVthドリフトが改良される。
2)本発明の“消去前書き込み”によれば、アレイ内における消去Vth分布が均一になる。
3)本発明の“限られた電圧値消去”によって書換え耐性が向上する。
本発明はその好ましい実施例に対して特に図示され、説明されているけれども、形式および詳細さでのいろいろの変更が本発明の精神および範囲を逸脱しないで行ってもよいことは当業者によって理解される。
【図面の簡単な説明】
【図1】本発明のホール注入消去方法が用いられる不揮発性メモリセルの例の断面図である。
【図2】消去閾値電圧対消去電圧および各読み出し動作後の閾値電圧ドリフトの図である。
【図3】ハイ閾値電圧およびロー閾値電圧からの消去後の各消去閾値電圧対消去電圧の図である。
【図4】書込み後閾値電圧および消去後閾値電圧の対書き込み‐消去サイクル依存性の図である。
【符号の説明】
100 半導体基板
200 ウェル領域
300 チャネル形成半導体領域
301 第1チャネル形成領域
303 第2チャネル形成領域
401 第1反対導電型領域
402 第2反対導電型領域
501 第1ゲート絶縁膜
502 第2ゲート絶縁膜
601 第1ゲート電極
602 第2ゲート電極
603 第3のゲート電極
701 絶縁膜
702 絶縁膜
Claims (1)
- 不揮発性メモリの消去方法であって、前記不揮発性メモリのメモリセルが、
基板表面の一方導電型のチャネル形成半導体領域と、
前記基板表面に配置され、前記チャネル形成半導体領域によって互いに離隔され、かつ相互に分離された第1反対導電型領域および第2反対導電型領域とを含み、
前記チャネル形成半導体領域が、
前記第1反対導電型領域の横に接触する第1チャネル形成半導体領域と、
前記第2反対導電型領域に接触する第2チャネル形成半導体領域と、
前記第1チャネル形成半導体領域および第2チャネル形成半導体領域と接触し、かつ前記第1チャネル形成半導体領域と前記第2チャネル形成半導体領域との間に配置された第3チャネル形成半導体領域と、
前記第1チャネル形成半導体領域および当該第1チャネル形成半導体領域に隣接した前記第1反対導電型領域の一部の上に配置された第1ゲート絶縁膜と、
前記第2チャネル形成半導体領域および当該第2チャネル形成半導体領域に隣接した前記第2反対導電型領域の一部の上に配置された第2ゲート絶縁膜と、
前記第3チャネル形成半導体領域上に配置された第3ゲート絶縁膜とを含み、
前記第1ゲート絶縁膜上に第1導電ゲートが配置され、前記第2ゲート絶縁膜上に第2導電ゲートが配置され、前記第3ゲート絶縁膜上に第3導電ゲートが配置され、前記第1導電ゲート、第2導電ゲートおよび第3導電ゲートが互いに電気的に絶縁され、かつ前記第1導電ゲートの一部が前記第1ゲート絶縁膜を介して前記第1反対導電型領域の一部と重なり、かつ前記第2導電ゲートの一部が前記第2ゲート絶縁膜を介して前記第2反対導電型領域の一部と重なり、
前記第1ゲート絶縁膜および第2ゲート絶縁膜は、キャリア蓄積のためのキャリアトラッピングサイトを備えたONO膜で構成され、
前記第1チャネル形成半導体領域および前記第2チャネル形成半導体領域は、チャネル長が30〜80nmであり、
前記第1チャネル形成半導体領域に対する前記第1反対導電型領域の正のバイアス値は、前記第1ゲート絶縁膜と前記第1反対導電型領域との間の界面においてホットホールに対して形成される電気バリヤよりも大きい値であり、
前記不揮発性メモリの消去方法が、
前記ホットホールを前記反対導電型領域の表面に発生させるために、前記第1導電ゲートを前記基板表面の電位に対して負あるいはゼロにバイアスし、かつ前記第1反対導電型領域を正にバイアスした状態でホットホールを前記第1ゲート絶縁膜に注入し、
その後、前記第1導電ゲートを、前記第1ゲート絶縁膜が5MV/cm以上の平均電界を発生する電圧まで正にバイアスすることを特徴とする不揮発性メモリの消去方法。
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