JPH1174389A - スプリット・ゲート・メモリ装置 - Google Patents
スプリット・ゲート・メモリ装置Info
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- JPH1174389A JPH1174389A JP18564798A JP18564798A JPH1174389A JP H1174389 A JPH1174389 A JP H1174389A JP 18564798 A JP18564798 A JP 18564798A JP 18564798 A JP18564798 A JP 18564798A JP H1174389 A JPH1174389 A JP H1174389A
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- 230000015654 memory Effects 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 abstract description 47
- 239000000969 carrier Substances 0.000 abstract description 4
- 230000005669 field effect Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 32
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 239000002800 charge carrier Substances 0.000 description 22
- 235000012239 silicon dioxide Nutrition 0.000 description 16
- 239000000377 silicon dioxide Substances 0.000 description 16
- 238000002347 injection Methods 0.000 description 13
- 239000007924 injection Substances 0.000 description 13
- 230000007935 neutral effect Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 150000003377 silicon compounds Chemical group 0.000 description 9
- 230000006870 function Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- -1 arsenic ions Chemical class 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 235000010676 Ocimum basilicum Nutrition 0.000 description 1
- 240000007926 Ocimum gratissimum Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 電力効率に優れ低電力用途に適した不揮発性
メモリ装置と、不揮発性メモリ装置にアクセスする方法
とを提供する。 【解決手段】 EEPROM装置は、ソース，ドレイン，ドレ
インに隣接する選択ゲートおよびソースに隣接する制御
ゲートを有する分割ゲートFET を備える。分割ゲートFE
T をプログラミングする際は、選択ゲートと制御ゲート
との間のチャネル領域部分内で電子が加速され、制御ゲ
ートの下に存在するONO 積層部の窒化物層内に注入され
る。分割ゲートFET は、チャネル領域から電荷窒化物層
内に正孔を注入することにより消去される。分割ゲート
FETからデータを読み取る際は、選択ゲートに隣接する
ドレインに読取り電圧を印加する。次にドレインに結合
されるビット線内を流れる電流を検知することにより、
分割ゲートFET からデータが読み出される。
メモリ装置と、不揮発性メモリ装置にアクセスする方法
とを提供する。 【解決手段】 EEPROM装置は、ソース，ドレイン，ドレ
インに隣接する選択ゲートおよびソースに隣接する制御
ゲートを有する分割ゲートFET を備える。分割ゲートFE
T をプログラミングする際は、選択ゲートと制御ゲート
との間のチャネル領域部分内で電子が加速され、制御ゲ
ートの下に存在するONO 積層部の窒化物層内に注入され
る。分割ゲートFET は、チャネル領域から電荷窒化物層
内に正孔を注入することにより消去される。分割ゲート
FETからデータを読み取る際は、選択ゲートに隣接する
ドレインに読取り電圧を印加する。次にドレインに結合
されるビット線内を流れる電流を検知することにより、
分割ゲートFET からデータが読み出される。
Description
【０００１】
【産業上の利用分野】本発明は、一般にメモリ装置に関
し、さらに詳しくは、不揮発性メモリ装置に関する。
し、さらに詳しくは、不揮発性メモリ装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】電気
的に消去可能書込可能な読取専用メモリ（EEPROM: Elec
trically Erasable Programmable Read Only Memory ）
は、メモリへの電力が排除されても格納されたデータを
保持することができる。EEPROMセルは、電界効果トラン
ジスタ（FET: field effect transistor）の電気的に分
離された浮動ゲート内に電荷を蓄積するか、あるいはFE
T の制御ゲートの下にある誘電層内に電荷を蓄積するこ
とによりデータを格納する。格納された電荷がFET の閾
値を制御し、それによりEEPROMセルのメモリ状態を制御
する。
的に消去可能書込可能な読取専用メモリ（EEPROM: Elec
trically Erasable Programmable Read Only Memory ）
は、メモリへの電力が排除されても格納されたデータを
保持することができる。EEPROMセルは、電界効果トラン
ジスタ（FET: field effect transistor）の電気的に分
離された浮動ゲート内に電荷を蓄積するか、あるいはFE
T の制御ゲートの下にある誘電層内に電荷を蓄積するこ
とによりデータを格納する。格納された電荷がFET の閾
値を制御し、それによりEEPROMセルのメモリ状態を制御
する。
【０００３】従来は、EEPROMセルは、ドレイン側ホット
・キャリヤ注入を用いて、浮動ゲート上に、あるいは制
御ゲートの下にある誘電層内の電荷トラップ・サイト内
に電荷キャリヤを注入する。高いドレインおよびゲート
電圧を用いて、プログラミング・プロセスを高速化す
る。このため、EEPROMセル内のFET は、プログラミング
中に高い電流を伝えるが、これは低電圧低電力の用途に
おいては望ましくない。さらに、EEPROMセルはプログラ
ミング中は、降伏状態に極めて近い状態で動作する。
・キャリヤ注入を用いて、浮動ゲート上に、あるいは制
御ゲートの下にある誘電層内の電荷トラップ・サイト内
に電荷キャリヤを注入する。高いドレインおよびゲート
電圧を用いて、プログラミング・プロセスを高速化す
る。このため、EEPROMセル内のFET は、プログラミング
中に高い電流を伝えるが、これは低電圧低電力の用途に
おいては望ましくない。さらに、EEPROMセルはプログラ
ミング中は、降伏状態に極めて近い状態で動作する。
【０００４】プログラミング中の降伏条件は、ソース側
キャリヤ注入を用いると回避することができる。ソース
側ホット・キャリヤ注入を用いてEEPROMをプログラミン
グするには、ソース領域に隣接するチャネル領域の一部
分の上に選択ゲートを形成する。この選択ゲートは、ド
レイン領域に隣接して形成される制御ゲートから電気的
に分離される。プログラミング中は、チャネル領域内に
電界が設定され、それによりソース領域に源を発する電
荷キャリヤはチャネル領域を亘って加速されてから、浮
動ゲート内に、あるいは制御ゲートの下に位置する誘電
層内に注入される。選択ゲートは、チャネル電流を制御
する。かくして、ソース側ホット・キャリヤ注入による
プログラミングは、従来のドレイン側ホット・キャリヤ
注入と比べて、電力効率に優れ、低電圧低電力用途によ
り適している。
キャリヤ注入を用いると回避することができる。ソース
側ホット・キャリヤ注入を用いてEEPROMをプログラミン
グするには、ソース領域に隣接するチャネル領域の一部
分の上に選択ゲートを形成する。この選択ゲートは、ド
レイン領域に隣接して形成される制御ゲートから電気的
に分離される。プログラミング中は、チャネル領域内に
電界が設定され、それによりソース領域に源を発する電
荷キャリヤはチャネル領域を亘って加速されてから、浮
動ゲート内に、あるいは制御ゲートの下に位置する誘電
層内に注入される。選択ゲートは、チャネル電流を制御
する。かくして、ソース側ホット・キャリヤ注入による
プログラミングは、従来のドレイン側ホット・キャリヤ
注入と比べて、電力効率に優れ、低電圧低電力用途によ
り適している。
【０００５】従って、電力効率に優れ低電力用途に適し
た不揮発性メモリ装置と、不揮発性メモリ装置にアクセ
スする方法とを有することが有利である。また、この不
揮発性メモリ装置は製造が簡単で安価であることが望ま
しく、シリコン面積効率が良いことが望ましい。さら
に、このアクセス方法は信頼性があり時間効率に優れる
ことが望ましい。
た不揮発性メモリ装置と、不揮発性メモリ装置にアクセ
スする方法とを有することが有利である。また、この不
揮発性メモリ装置は製造が簡単で安価であることが望ま
しく、シリコン面積効率が良いことが望ましい。さら
に、このアクセス方法は信頼性があり時間効率に優れる
ことが望ましい。
【０００６】
【実施例】一般に、本発明は不揮発性メモリ（NVM: non
volatile memory ）装置と、NVM置にアクセスする方法
とを提供する。本発明により、NVM 装置は、ソース付近
のチャネル領域の第１部分の上に存在する制御ゲート
と、ドレイン付近のチャネル領域の第２部分の上に存在
する選択ゲートとを有するスプリット・ゲート電界効果
トランジスタ（FET ）を備える。NVM 装置をプログラミ
ングする際は、たとえば電子などの第１極性の電荷キャ
リヤが選択ゲート下のチャネル領域の第２部分内で加速
され、制御ゲートの下に存在する誘電層内に注入され
る。本発明の好適な実施例においては、制御ゲートの下
に存在する誘電層は、チャネル領域の第１部分上にある
底部誘電層（たとえば底部二酸化シリコン層）と、制御
ゲートの下にある上部誘電層（たとえば上部二酸化シリ
コン層）と、それらの間にある窒化シリコン層とによっ
て構成される。窒化シリコン層は、その中に形成される
電荷トラップ・サイト（charge trapping site）を含
む。NVM 装置は、たとえば正孔などの第２極性の電荷キ
ャリヤをチャネル領域から窒化シリコン層内に注入する
ことにより消去される。NVM 装置からデータを読み取る
場合は、読取り電圧は選択ゲートに隣接するドレイン印
加される。次に、FET のドレインに結合されるビット線
を流れる電流を検知することにより、データがNVM 装置
から読み取られる。
volatile memory ）装置と、NVM置にアクセスする方法
とを提供する。本発明により、NVM 装置は、ソース付近
のチャネル領域の第１部分の上に存在する制御ゲート
と、ドレイン付近のチャネル領域の第２部分の上に存在
する選択ゲートとを有するスプリット・ゲート電界効果
トランジスタ（FET ）を備える。NVM 装置をプログラミ
ングする際は、たとえば電子などの第１極性の電荷キャ
リヤが選択ゲート下のチャネル領域の第２部分内で加速
され、制御ゲートの下に存在する誘電層内に注入され
る。本発明の好適な実施例においては、制御ゲートの下
に存在する誘電層は、チャネル領域の第１部分上にある
底部誘電層（たとえば底部二酸化シリコン層）と、制御
ゲートの下にある上部誘電層（たとえば上部二酸化シリ
コン層）と、それらの間にある窒化シリコン層とによっ
て構成される。窒化シリコン層は、その中に形成される
電荷トラップ・サイト（charge trapping site）を含
む。NVM 装置は、たとえば正孔などの第２極性の電荷キ
ャリヤをチャネル領域から窒化シリコン層内に注入する
ことにより消去される。NVM 装置からデータを読み取る
場合は、読取り電圧は選択ゲートに隣接するドレイン印
加される。次に、FET のドレインに結合されるビット線
を流れる電流を検知することにより、データがNVM 装置
から読み取られる。
【０００７】図１は、本発明によるNVM セル１０などの
スプリット・ゲート・メモリ装置の断面図である。NVM
セル１０は、主表面１２を有する半導体基板１１などの
半導体材料の本体上に形成される。例として、半導体基
板１１は、p 導電型のシリコン基板である。以下に説明
されるように、NVM セル１０は電気的に書込（プログラ
ミング）および消去が可能である。従って、NVM セル１
０は、電気的に消去書込可能な読取専用メモリ（EEPRO
M: Electrically Erasable Programmable ReadOnly Mem
ory ）セルとも呼ばれる。
スプリット・ゲート・メモリ装置の断面図である。NVM
セル１０は、主表面１２を有する半導体基板１１などの
半導体材料の本体上に形成される。例として、半導体基
板１１は、p 導電型のシリコン基板である。以下に説明
されるように、NVM セル１０は電気的に書込（プログラ
ミング）および消去が可能である。従って、NVM セル１
０は、電気的に消去書込可能な読取専用メモリ（EEPRO
M: Electrically Erasable Programmable ReadOnly Mem
ory ）セルとも呼ばれる。
【０００８】選択ゲート構造１５は、基板１１の上に存
在する誘電層１４と誘電層１４の上の選択ゲート１６と
を備える。選択ゲート１６は、互いに対向する側壁１
７，１８を有する。例として、誘電層１４は、約３ナノ
メータ（nm）ないし約３０nmの厚みを有する熱成長二酸
化シリコン層であり、選択ゲート１６は、誘電層１４上
に導電層をデポジションおよびパターニングすることに
より形成される。好ましくは、導電層はたとえば、約１
５０nmないし約３００nmの厚みを有する多結晶シリコン
層であり、化学蒸着プロセスを用いて誘電層１４上にデ
ポジションされる。さらに、選択ゲート１６は、化学蒸
着プロセスまたはその後のドーピング段階の間に、n 導
電型のイオンたとえばリンまたはヒ素イオンでドーピン
グされることが好ましい。
在する誘電層１４と誘電層１４の上の選択ゲート１６と
を備える。選択ゲート１６は、互いに対向する側壁１
７，１８を有する。例として、誘電層１４は、約３ナノ
メータ（nm）ないし約３０nmの厚みを有する熱成長二酸
化シリコン層であり、選択ゲート１６は、誘電層１４上
に導電層をデポジションおよびパターニングすることに
より形成される。好ましくは、導電層はたとえば、約１
５０nmないし約３００nmの厚みを有する多結晶シリコン
層であり、化学蒸着プロセスを用いて誘電層１４上にデ
ポジションされる。さらに、選択ゲート１６は、化学蒸
着プロセスまたはその後のドーピング段階の間に、n 導
電型のイオンたとえばリンまたはヒ素イオンでドーピン
グされることが好ましい。
【０００９】ドレイン領域２２が選択ゲート１６の側壁
１７と整合される。例として、たとえばリンまたはヒ素
イオンなどのn 導電型のイオンを基板１１内に注入する
自己整合イオン注入プロセスを用いて、ドレイン領域２
２を形成する。好ましくは、イオン注入プロセスは、基
板１１の主表面１２上にあるパッド誘電層を貫通して実
行される。パッド誘電層は、誘電層１４，犠牲酸化物層
（図示せず）などでもよい。
１７と整合される。例として、たとえばリンまたはヒ素
イオンなどのn 導電型のイオンを基板１１内に注入する
自己整合イオン注入プロセスを用いて、ドレイン領域２
２を形成する。好ましくは、イオン注入プロセスは、基
板１１の主表面１２上にあるパッド誘電層を貫通して実
行される。パッド誘電層は、誘電層１４，犠牲酸化物層
（図示せず）などでもよい。
【００１０】たとえば二酸化シリコン層２３などの誘電
層が、選択ゲート１６の側壁１７，１８に隣接する主表
面１２の部分の上に形成される。好ましくは、二酸化シ
リコン層２３は、たとえば約５nmないし約１５nmの厚み
を有し、熱酸化プロセスまたはデポジションプロセスを
用いて形成される。熱酸化プロセスは、側壁１７，１８
に沿って選択ゲート１６をも酸化するので、二酸化シリ
コン層２３は側壁１７，１８に沿っても形成される。あ
る実施例においては、選択ゲート１６により保護されな
い誘電層１４の部分がエッチング除去され、その後で主
表面１２上に二酸化シリコン層２３が形成される。他の
実施例においては、二酸化シリコン層２３は、選択ゲー
ト１６により保護されない誘電層１４の部分上に形成さ
れる。たとえば、約５nmないし約１５nmの厚みを有する
窒化シリコン層２４が二酸化シリコン層２３の上に形成
され、好ましくは化学蒸着プロセスを用いて形成され
る。たとえば、約５nmないし約１５nmの厚みを有する二
酸化シリコン層２８などの別の誘電層が窒化シリコン層
２４の上に形成される。二酸化シリコン層２８は、デポ
ジションプロセスまたは熱酸化プロセスを用いて形成す
ることができる。
層が、選択ゲート１６の側壁１７，１８に隣接する主表
面１２の部分の上に形成される。好ましくは、二酸化シ
リコン層２３は、たとえば約５nmないし約１５nmの厚み
を有し、熱酸化プロセスまたはデポジションプロセスを
用いて形成される。熱酸化プロセスは、側壁１７，１８
に沿って選択ゲート１６をも酸化するので、二酸化シリ
コン層２３は側壁１７，１８に沿っても形成される。あ
る実施例においては、選択ゲート１６により保護されな
い誘電層１４の部分がエッチング除去され、その後で主
表面１２上に二酸化シリコン層２３が形成される。他の
実施例においては、二酸化シリコン層２３は、選択ゲー
ト１６により保護されない誘電層１４の部分上に形成さ
れる。たとえば、約５nmないし約１５nmの厚みを有する
窒化シリコン層２４が二酸化シリコン層２３の上に形成
され、好ましくは化学蒸着プロセスを用いて形成され
る。たとえば、約５nmないし約１５nmの厚みを有する二
酸化シリコン層２８などの別の誘電層が窒化シリコン層
２４の上に形成される。二酸化シリコン層２８は、デポ
ジションプロセスまたは熱酸化プロセスを用いて形成す
ることができる。
【００１１】二酸化シリコン層２３，窒化シリコン層２
４および二酸化シリコン層２８は、酸化物−窒化物−酸
化物（ONO: oxide-nitride-oxide）積層部２５を形成す
る。これは誘電性積層部とも呼ばれる。ONO 積層部２５
において、二酸化シリコン層２３は底部誘電層と呼ば
れ、二酸化シリコン層２８は上部誘電層と呼ばれる。NV
M セル１０をプログラミングする際は、電荷キャリヤ
（たとえば電子）がONO 積層部２５内に注入され、窒化
シリコン層２４内に形成される電荷トラップ・サイト内
で捕捉される。NVM セル１０が良好なデータ保持率を有
するためには、底部誘電層２３と上部誘電層２８が厚い
ことが好ましい。さらに、誘電層２３，２８内の欠陥を
最小限に抑えることが好ましい。窒化シリコン層２４の
化学組成はSi3N4 に限らないことを理解頂きたい。たと
えば、窒化シリコン層２４は、SixNyで表される化学組
成を有するシリコンに富んだ窒化物層とすることができ
る。ただしx 対y の比は３対４より大きい。
４および二酸化シリコン層２８は、酸化物−窒化物−酸
化物（ONO: oxide-nitride-oxide）積層部２５を形成す
る。これは誘電性積層部とも呼ばれる。ONO 積層部２５
において、二酸化シリコン層２３は底部誘電層と呼ば
れ、二酸化シリコン層２８は上部誘電層と呼ばれる。NV
M セル１０をプログラミングする際は、電荷キャリヤ
（たとえば電子）がONO 積層部２５内に注入され、窒化
シリコン層２４内に形成される電荷トラップ・サイト内
で捕捉される。NVM セル１０が良好なデータ保持率を有
するためには、底部誘電層２３と上部誘電層２８が厚い
ことが好ましい。さらに、誘電層２３，２８内の欠陥を
最小限に抑えることが好ましい。窒化シリコン層２４の
化学組成はSi3N4 に限らないことを理解頂きたい。たと
えば、窒化シリコン層２４は、SixNyで表される化学組
成を有するシリコンに富んだ窒化物層とすることができ
る。ただしx 対y の比は３対４より大きい。
【００１２】制御ゲート３２がONO 積層部２５の上に存
在する。制御ゲート３２は、選択ゲート１６に隣接する
側壁３１と、側壁３１に対向する側壁３３とを有する。
例として、制御ゲート３２はONO 積層部２５上に導電層
をデポジションおよびパターニングすることにより形成
される。好ましくは、導電層は約２００nmないし約３０
０nmの厚みを有する多結晶シリコン層であり、化学蒸着
プロセスを用いてONO積層部２５上にデポジションされ
る。言い換えると、制御ゲート３２は、選択ゲート１６
に隣接する多結晶シリコン側壁スペーサとして形成され
ることが好ましい。さらに、制御ゲート３２は、たとえ
ばリンまたはヒ素イオンなどのn 導電型イオンで、化学
蒸着プロセスの間、またはその後のドーピング段階の間
に、ドーピングされることが好ましい。制御ゲート３２
を形成するプロセスは、選択ゲート１６の側壁１７に沿
って多結晶シリコン側壁スペーサ（図示せず）をも形成
する。しかし、選択ゲート１６の側壁１７に沿った多結
晶シリコン側壁スペーサは、NVM セル１０の動作には関
与しない。ある実施例においては、これはその後のエッ
チング段階中に除去され、図１に図示されるNVM セル１
０となる。別の実施例（図示せず）においては、このス
ペーサがNVM セル１０へのアクセス動作中に、接地電圧
レベルなどの基準電圧レベルに結合される。
在する。制御ゲート３２は、選択ゲート１６に隣接する
側壁３１と、側壁３１に対向する側壁３３とを有する。
例として、制御ゲート３２はONO 積層部２５上に導電層
をデポジションおよびパターニングすることにより形成
される。好ましくは、導電層は約２００nmないし約３０
０nmの厚みを有する多結晶シリコン層であり、化学蒸着
プロセスを用いてONO積層部２５上にデポジションされ
る。言い換えると、制御ゲート３２は、選択ゲート１６
に隣接する多結晶シリコン側壁スペーサとして形成され
ることが好ましい。さらに、制御ゲート３２は、たとえ
ばリンまたはヒ素イオンなどのn 導電型イオンで、化学
蒸着プロセスの間、またはその後のドーピング段階の間
に、ドーピングされることが好ましい。制御ゲート３２
を形成するプロセスは、選択ゲート１６の側壁１７に沿
って多結晶シリコン側壁スペーサ（図示せず）をも形成
する。しかし、選択ゲート１６の側壁１７に沿った多結
晶シリコン側壁スペーサは、NVM セル１０の動作には関
与しない。ある実施例においては、これはその後のエッ
チング段階中に除去され、図１に図示されるNVM セル１
０となる。別の実施例（図示せず）においては、このス
ペーサがNVM セル１０へのアクセス動作中に、接地電圧
レベルなどの基準電圧レベルに結合される。
【００１３】制御ゲート３２の側壁３３と選択ゲート１
６の側壁１７とにそれぞれ沿って、たとえば窒化物スペ
ーサ３４，３５などの誘電性スペーサが形成される。好
ましくは、窒化物スペーサ３４は制御ゲート３２を覆
う。ソース領域３６は窒化物スペーサ３４と整合され
る。例として、たとえばリンまたはヒ素イオンなどのn
導電型のイオンを注入する自己整合イオン注入プロセス
を用いて、ソース領域３６を形成する。ソース領域３６
およびドレイン領域２２は、それらの間にチャネル領域
３８を規定する。言い換えると、チャネル領域３８が、
ドレイン領域２２からソース領域３６を隔てる。チャネ
ル領域３８の第１部分は、ONO 積層部２５および制御ゲ
ート３２の下にあり、チャネル領域３８の第２部分は選
択ゲート構造１５の下にある。窒化物スペーサ３４，３
５はNVM セル１０においては任意であることを理解頂き
たい。NVM セル１０が窒化物スペーサ３４，３５を含ま
ない代替の実施例においては、ソース領域３６は制御ゲ
ート３２の側壁３３と整合される。
６の側壁１７とにそれぞれ沿って、たとえば窒化物スペ
ーサ３４，３５などの誘電性スペーサが形成される。好
ましくは、窒化物スペーサ３４は制御ゲート３２を覆
う。ソース領域３６は窒化物スペーサ３４と整合され
る。例として、たとえばリンまたはヒ素イオンなどのn
導電型のイオンを注入する自己整合イオン注入プロセス
を用いて、ソース領域３６を形成する。ソース領域３６
およびドレイン領域２２は、それらの間にチャネル領域
３８を規定する。言い換えると、チャネル領域３８が、
ドレイン領域２２からソース領域３６を隔てる。チャネ
ル領域３８の第１部分は、ONO 積層部２５および制御ゲ
ート３２の下にあり、チャネル領域３８の第２部分は選
択ゲート構造１５の下にある。窒化物スペーサ３４，３
５はNVM セル１０においては任意であることを理解頂き
たい。NVM セル１０が窒化物スペーサ３４，３５を含ま
ない代替の実施例においては、ソース領域３６は制御ゲ
ート３２の側壁３３と整合される。
【００１４】ONO 積層部２５を主表面１２上に形成する
プロセスにより、選択ゲート１６の上にもONO 積層部が
形成される（図示せず）。選択ゲート１６上部にあるON
O 積層部と、主表面１２上にあり窒化物スペーサ３４，
３５により保護されないONO層部２５の部分（図示せ
ず）とが、エッチング・プロセスにおいて除去される。
シリコン化合物構造４２が選択ゲート１６の上に存在
し、NVM セル１０の選択ゲート電極として機能する。同
様に、シリコン化合物構造４４がソース領域３６の上に
存在し、NVM セル１０のソース電極として機能する。さ
らに、シリコン化合物構造４６がドレイン領域２２の上
に存在し、NVM セル１０のドレイン電極として機能す
る。シリコン化合物構造４２，４４，４６は、窒化物ス
ペーサ３４，３５と整合される。このため、これらは自
己整合シリコン化合物（サリサイド）構造とも呼ばれ
る。シリコン化合物構造４２，４４，４６は、NVM セル
１０内の寄生抵抗を軽減するので、NVM セル１０の性能
を改善する。しかし、シリコン化合物構造４２，４４，
４６はNVM セル１０においては任意の構成部分であるこ
とに留意されたい。
プロセスにより、選択ゲート１６の上にもONO 積層部が
形成される（図示せず）。選択ゲート１６上部にあるON
O 積層部と、主表面１２上にあり窒化物スペーサ３４，
３５により保護されないONO層部２５の部分（図示せ
ず）とが、エッチング・プロセスにおいて除去される。
シリコン化合物構造４２が選択ゲート１６の上に存在
し、NVM セル１０の選択ゲート電極として機能する。同
様に、シリコン化合物構造４４がソース領域３６の上に
存在し、NVM セル１０のソース電極として機能する。さ
らに、シリコン化合物構造４６がドレイン領域２２の上
に存在し、NVM セル１０のドレイン電極として機能す
る。シリコン化合物構造４２，４４，４６は、窒化物ス
ペーサ３４，３５と整合される。このため、これらは自
己整合シリコン化合物（サリサイド）構造とも呼ばれ
る。シリコン化合物構造４２，４４，４６は、NVM セル
１０内の寄生抵抗を軽減するので、NVM セル１０の性能
を改善する。しかし、シリコン化合物構造４２，４４，
４６はNVM セル１０においては任意の構成部分であるこ
とに留意されたい。
【００１５】シリコン化合物構造４２，４４，４６の形
成後に、基板１１上に絶縁層（図示せず）が形成され、
平坦化される。絶縁層内には金属被覆領域（図示せず）
が形成され、制御ゲート３２，選択ゲート電極４２，ソ
ース電極４４およびドレイン電極４６に電気的に結合さ
れる。
成後に、基板１１上に絶縁層（図示せず）が形成され、
平坦化される。絶縁層内には金属被覆領域（図示せず）
が形成され、制御ゲート３２，選択ゲート電極４２，ソ
ース電極４４およびドレイン電極４６に電気的に結合さ
れる。
【００１６】図１は、制御ゲート３２が選択ゲート１６
に隣在する側壁スペーサとして形成されることを示す
が、これは本発明を制限するものではない。本発明の代
替の実施例においては、多結晶シリコン選択ゲートが、
多結晶シリコン制御ゲートに沿った側壁スペーサとして
形成される。本実施例においては、第１多結晶シリコン
層がONO 積層部２５上にパターニングされ、制御ゲート
を規定する。制御ゲートが上に存在しないONO 積層部２
５の部分はエッチング除去される。主表面１２上に誘電
層１４が配置される。イオン注入を実行して、制御ゲー
トと整合されるソース領域３６が形成される。第２多結
晶シリコン層が誘電層１４上にデポジションされ、制御
ゲートの側壁スペーサとして選択ゲートを形成するよう
パターニングされる。イオン注入がもう一度実行され
て、選択ゲートと整合されるドレイン領域２２を形成す
る。
に隣在する側壁スペーサとして形成されることを示す
が、これは本発明を制限するものではない。本発明の代
替の実施例においては、多結晶シリコン選択ゲートが、
多結晶シリコン制御ゲートに沿った側壁スペーサとして
形成される。本実施例においては、第１多結晶シリコン
層がONO 積層部２５上にパターニングされ、制御ゲート
を規定する。制御ゲートが上に存在しないONO 積層部２
５の部分はエッチング除去される。主表面１２上に誘電
層１４が配置される。イオン注入を実行して、制御ゲー
トと整合されるソース領域３６が形成される。第２多結
晶シリコン層が誘電層１４上にデポジションされ、制御
ゲートの側壁スペーサとして選択ゲートを形成するよう
パターニングされる。イオン注入がもう一度実行され
て、選択ゲートと整合されるドレイン領域２２を形成す
る。
【００１７】前述されるように、NVM セル１０は、p 導
電型基板１１内に作成されるn チャネル・スプリット・
ゲートFET である。しかし、これは本発明を制約するも
のではない。代替の実施例においては、NVM セル１０
は、n 導電型半導体基板内に作成されるp チャネル・ス
プリット・ゲートFET である。別の実施例においては、
NVM セル１０は、n 導電型半導体基板内に形成されるp
導電型のウェル内に作成されるn チャネル・スプリット
・ゲートFET である。さらに別の実施例においては、NV
M セル１０は、p 導電型半導体基板内に形成されるn 導
電型のウェル内に作成されるp チャネル・スプリット・
ゲートFET である。
電型基板１１内に作成されるn チャネル・スプリット・
ゲートFET である。しかし、これは本発明を制約するも
のではない。代替の実施例においては、NVM セル１０
は、n 導電型半導体基板内に作成されるp チャネル・ス
プリット・ゲートFET である。別の実施例においては、
NVM セル１０は、n 導電型半導体基板内に形成されるp
導電型のウェル内に作成されるn チャネル・スプリット
・ゲートFET である。さらに別の実施例においては、NV
M セル１０は、p 導電型半導体基板内に形成されるn 導
電型のウェル内に作成されるp チャネル・スプリット・
ゲートFET である。
【００１８】図１のNVM セル１０へのアクセスは、３つ
の部分を含む：すなわち、NVM セル１０をプログラミン
グすること，NVM セル１０を消去することおよびNVM ル
１０からデータを読み取ることである。これらは、NVM
セル１０の選択ゲート１６，制御ゲート３２，ソース領
域３６およびドレイン領域２２を所定の電圧にバイアス
することにより実現される。
の部分を含む：すなわち、NVM セル１０をプログラミン
グすること，NVM セル１０を消去することおよびNVM ル
１０からデータを読み取ることである。これらは、NVM
セル１０の選択ゲート１６，制御ゲート３２，ソース領
域３６およびドレイン領域２２を所定の電圧にバイアス
することにより実現される。
【００１９】NVM セル１０を電気的にプログラミングす
るには、たとえば接地電圧などのプログラミング・ドレ
イン電圧をドレイン領域２２に印加する。少なくとも、
選択ゲート構造１５下のチャネル領域３８部分の閾値電
圧分だけ、プログラミング・ドレイン電圧よりも高いプ
ログラミング選択ゲート電圧が、選択ゲート１６に印加
される。プログラミング・ドレイン電圧よりも高いプロ
グラミング・ソース電圧がソース領域３６に印加され
る。さらに、プログラミング・ソース電圧よりも高いプ
ログラミング制御ゲート電圧が制御ゲート３２に印加さ
れる。例として、プログラミング選択ゲート電圧は、約
１ボルトないし約２ボルト，プログラミング・ソース電
圧は約３ボルトないし約５ボルトで、プログラミング制
御ゲート電圧は、約８ボルトないし約１０ボルトであ
る。
るには、たとえば接地電圧などのプログラミング・ドレ
イン電圧をドレイン領域２２に印加する。少なくとも、
選択ゲート構造１５下のチャネル領域３８部分の閾値電
圧分だけ、プログラミング・ドレイン電圧よりも高いプ
ログラミング選択ゲート電圧が、選択ゲート１６に印加
される。プログラミング・ドレイン電圧よりも高いプロ
グラミング・ソース電圧がソース領域３６に印加され
る。さらに、プログラミング・ソース電圧よりも高いプ
ログラミング制御ゲート電圧が制御ゲート３２に印加さ
れる。例として、プログラミング選択ゲート電圧は、約
１ボルトないし約２ボルト，プログラミング・ソース電
圧は約３ボルトないし約５ボルトで、プログラミング制
御ゲート電圧は、約８ボルトないし約１０ボルトであ
る。
【００２０】ソース領域３６は、ドレイン領域２２より
も高い電圧レベルにあるので、n チャネル・スプリット
・ゲートFET １０は、反転能動モードで動作する。言い
換えると、プログラミング中は、ソース領域３６がFET
１０のドレインとして機能し、ドレイン領域２２がFET
１０のソースとして機能する。さらに、選択ゲート１６
は、選択ゲート構造１５の下のチャネル領域３８部分の
少なくとも閾値電圧分だけ、ドレイン領域２２の電圧レ
ベルよりも高い電圧レベルにある。このため、選択ゲー
ト構造１５の下のチャネル領域３８の部分がオンになり
導電性を持つ。負の電荷キャリヤ、たとえば電子がドレ
イン領域２２から発生し、選択ゲート構造１５と制御ゲ
ート３２との間のチャネル領域３８部分を通じて加速さ
れる。電荷キャリヤがソース領域３６に隣接し、なおか
つ制御ゲート３２の下にあるチャネル領域３８部分に到
達すると、制御ゲート３２における高電圧により引きつ
けられる。ホット・キャリヤ注入プロセスにおいて、電
荷キャリヤが酸化物層２３を介して注入され、制御ゲー
ト３２の側壁３１に隣在する窒化シリコン層２４の部分
内に捕捉される。負の電荷キャリヤ、たとえば電子がチ
ャネル領域３８から窒化シリコン層２４内に移動するに
つれ、制御ゲ−ト３２下のチャネル領域３８部分の閾値
電圧が上がる。このため、チャネル領域３８を通る電流
が下がり、ホット・キャリヤ注入の速度も下がる。NVM
セル１０からプログラミング電圧が排除された後、注入
されたキャリヤは窒化シリコン層２４内に捕捉された状
態のままになる。第１論理値、たとえば論理１がNVM セ
ル１０に格納される。すなわち、NVM セル１０がプログ
ラミングされる。
も高い電圧レベルにあるので、n チャネル・スプリット
・ゲートFET １０は、反転能動モードで動作する。言い
換えると、プログラミング中は、ソース領域３６がFET
１０のドレインとして機能し、ドレイン領域２２がFET
１０のソースとして機能する。さらに、選択ゲート１６
は、選択ゲート構造１５の下のチャネル領域３８部分の
少なくとも閾値電圧分だけ、ドレイン領域２２の電圧レ
ベルよりも高い電圧レベルにある。このため、選択ゲー
ト構造１５の下のチャネル領域３８の部分がオンになり
導電性を持つ。負の電荷キャリヤ、たとえば電子がドレ
イン領域２２から発生し、選択ゲート構造１５と制御ゲ
ート３２との間のチャネル領域３８部分を通じて加速さ
れる。電荷キャリヤがソース領域３６に隣接し、なおか
つ制御ゲート３２の下にあるチャネル領域３８部分に到
達すると、制御ゲート３２における高電圧により引きつ
けられる。ホット・キャリヤ注入プロセスにおいて、電
荷キャリヤが酸化物層２３を介して注入され、制御ゲー
ト３２の側壁３１に隣在する窒化シリコン層２４の部分
内に捕捉される。負の電荷キャリヤ、たとえば電子がチ
ャネル領域３８から窒化シリコン層２４内に移動するに
つれ、制御ゲ−ト３２下のチャネル領域３８部分の閾値
電圧が上がる。このため、チャネル領域３８を通る電流
が下がり、ホット・キャリヤ注入の速度も下がる。NVM
セル１０からプログラミング電圧が排除された後、注入
されたキャリヤは窒化シリコン層２４内に捕捉された状
態のままになる。第１論理値、たとえば論理１がNVM セ
ル１０に格納される。すなわち、NVM セル１０がプログ
ラミングされる。
【００２１】プログラミング・プロセスの間、チャネル
領域３８を流れる電流は、選択ゲート１６に印加される
プログラミング選択ゲート電圧レベルにより制限され
る。好ましくは、プログラミング選択ゲート電圧は、選
択ゲート１６の下のチャネル領域３８部分の閾値電圧よ
り多少高く、それによりチャネル領域３８内を流れる電
流を最小限に抑える。かくして、NVM セル１０をプログ
ラミングするプロセスは電力効率に優れ、低電圧低電力
用途に適する。
領域３８を流れる電流は、選択ゲート１６に印加される
プログラミング選択ゲート電圧レベルにより制限され
る。好ましくは、プログラミング選択ゲート電圧は、選
択ゲート１６の下のチャネル領域３８部分の閾値電圧よ
り多少高く、それによりチャネル領域３８内を流れる電
流を最小限に抑える。かくして、NVM セル１０をプログ
ラミングするプロセスは電力効率に優れ、低電圧低電力
用途に適する。
【００２２】NVM セル１０を電気的に消去するには、消
去ソース電圧をソース領域３６に印加し、消去ソース電
圧よりも低い消去制御ゲート電圧を制御ゲート３２に印
加する。例として、消去ソース電圧は、約５ボルトない
し約７ボルトで、消去制御ゲート電圧は約−１１ボルト
ないし約−９ボルトである。選択ゲート１６およびドレ
イン領域２２は、消去プロセスには関与せず、基準電圧
レベル、たとえば接地電圧レベルに結合されるか、ある
いは浮動状態とすることができる。NVM セル１０を消去
する代替の実施例においては、消去選択ゲート電圧を選
択ゲート１６に印加し、消去ドレイン電圧をドレイン領
域２２に印加する。このとき消去選択ゲート電圧は消去
ドレイン電圧よりも低い。例として、消去選択ゲート電
圧は約−３ボルトないし約−０．５ボルトで、消去ドレ
イン電圧は接地電圧である。選択ゲート１６は、ドレイ
ン領域２２よりも低い電圧レベルにあるので、選択ゲー
ト１６の下のチャネル領域３８部分は確実に非導電性を
持つ。NVM セル１０を消去する別の代替実施例において
は、約２ボルトないし約５ボルトの電圧がドレイン領域
２２に印加され、ドレイン領域２２からチャネル領域３
８に電荷キャリヤの注入が誤って起こらないようにす
る。
去ソース電圧をソース領域３６に印加し、消去ソース電
圧よりも低い消去制御ゲート電圧を制御ゲート３２に印
加する。例として、消去ソース電圧は、約５ボルトない
し約７ボルトで、消去制御ゲート電圧は約−１１ボルト
ないし約−９ボルトである。選択ゲート１６およびドレ
イン領域２２は、消去プロセスには関与せず、基準電圧
レベル、たとえば接地電圧レベルに結合されるか、ある
いは浮動状態とすることができる。NVM セル１０を消去
する代替の実施例においては、消去選択ゲート電圧を選
択ゲート１６に印加し、消去ドレイン電圧をドレイン領
域２２に印加する。このとき消去選択ゲート電圧は消去
ドレイン電圧よりも低い。例として、消去選択ゲート電
圧は約−３ボルトないし約−０．５ボルトで、消去ドレ
イン電圧は接地電圧である。選択ゲート１６は、ドレイ
ン領域２２よりも低い電圧レベルにあるので、選択ゲー
ト１６の下のチャネル領域３８部分は確実に非導電性を
持つ。NVM セル１０を消去する別の代替実施例において
は、約２ボルトないし約５ボルトの電圧がドレイン領域
２２に印加され、ドレイン領域２２からチャネル領域３
８に電荷キャリヤの注入が誤って起こらないようにす
る。
【００２３】ソース領域３６と制御ゲート３２との間
の、たとえば約１４ボルトないし約１９ボルトの高電圧
差のために、制御ゲート３２下のチャネル領域３８部分
内には強力な電界が設定される。帯域間トンネル・プロ
セスにより、強電界は、ソース領域３６に隣接するチャ
ネル領域３８部分内で電子−正孔対を発生する。正の電
荷キャリヤである正孔は、制御ゲート３２において負の
電圧により引きつけられる。ホット・キャリヤ注入プロ
セスにおいて、正孔は酸化物層２３を介して、ONO 積層
部２５の窒化シリコン層２４まで注入され、そこで窒化
シリコン層２４内の電子と結合する。好ましくは、消去
プロセスは、窒化シリコン層２４が実質的に電気的中性
あるいは正に充電されるまで続く。消去電圧がNVM セル
１０から除去されると、窒化シリコン層２４は実質的に
中性あるいは正に充電された状態のままになる。いずれ
の場合も、第２論理値、たとえば論理０がNVM セル１０
内に格納される。すなわち、NVM セル１０が消去され
る。
の、たとえば約１４ボルトないし約１９ボルトの高電圧
差のために、制御ゲート３２下のチャネル領域３８部分
内には強力な電界が設定される。帯域間トンネル・プロ
セスにより、強電界は、ソース領域３６に隣接するチャ
ネル領域３８部分内で電子−正孔対を発生する。正の電
荷キャリヤである正孔は、制御ゲート３２において負の
電圧により引きつけられる。ホット・キャリヤ注入プロ
セスにおいて、正孔は酸化物層２３を介して、ONO 積層
部２５の窒化シリコン層２４まで注入され、そこで窒化
シリコン層２４内の電子と結合する。好ましくは、消去
プロセスは、窒化シリコン層２４が実質的に電気的中性
あるいは正に充電されるまで続く。消去電圧がNVM セル
１０から除去されると、窒化シリコン層２４は実質的に
中性あるいは正に充電された状態のままになる。いずれ
の場合も、第２論理値、たとえば論理０がNVM セル１０
内に格納される。すなわち、NVM セル１０が消去され
る。
【００２４】消去プロセスの間は、窒化シリコン層２４
の電荷トラップ・サイト内に格納される電荷は、チャネ
ル領域３８から注入される反対極性の電荷により中性化
される。電荷トラップ・サイト内の電荷がFowler-Nordh
eim トンネル・プロセスにおいて電荷トラップ・サイト
と制御ゲートの間で誘電層を通じて制御ゲートに移動す
る消去プロセスと比較すると、本発明の消去プロセスで
は、ONO 積層部２５内に厚い上部誘電層２８が可能にな
り、それによりNVM セル１０のデータ保持が改善され
る。
の電荷トラップ・サイト内に格納される電荷は、チャネ
ル領域３８から注入される反対極性の電荷により中性化
される。電荷トラップ・サイト内の電荷がFowler-Nordh
eim トンネル・プロセスにおいて電荷トラップ・サイト
と制御ゲートの間で誘電層を通じて制御ゲートに移動す
る消去プロセスと比較すると、本発明の消去プロセスで
は、ONO 積層部２５内に厚い上部誘電層２８が可能にな
り、それによりNVM セル１０のデータ保持が改善され
る。
【００２５】NVM セル１０からデータを読み取るには、
たとえば接地電圧などの読取ソース電圧をソース領域３
６に印加する。読取ソース電圧と実質的に等しいかある
いはそれよりも高い読取制御ゲート電圧を制御ゲート３
２に印加する。少なくとも、選択ゲート構造１５の下の
チャネル領域３８部分の閾値電圧分だけ読取ソース電圧
よりも高い読取選択ゲート電圧が選択ゲート１６に印加
される。かくして、選択ゲート構造１５下のチャネル領
域３８部分がオンになり導電性を持つ。読取ソ−ス電圧
よりも高い読取ドレイン電圧がドレイン領域２２に印加
される。例として、読取制御ゲート電圧は、約１ボルト
ないし約２ボルト，読取ドレイン電圧は約１ボルトない
し約２ボルトであり、選択ゲート１６は電源電圧VDD に
結合される。例として、電源電圧VDD は約３ボルトない
し約５ボルトである。低電力用途においては、電源電圧
VDD は、たとえば、約０．９ボルトないし約１．８ボル
トである。
たとえば接地電圧などの読取ソース電圧をソース領域３
６に印加する。読取ソース電圧と実質的に等しいかある
いはそれよりも高い読取制御ゲート電圧を制御ゲート３
２に印加する。少なくとも、選択ゲート構造１５の下の
チャネル領域３８部分の閾値電圧分だけ読取ソース電圧
よりも高い読取選択ゲート電圧が選択ゲート１６に印加
される。かくして、選択ゲート構造１５下のチャネル領
域３８部分がオンになり導電性を持つ。読取ソ−ス電圧
よりも高い読取ドレイン電圧がドレイン領域２２に印加
される。例として、読取制御ゲート電圧は、約１ボルト
ないし約２ボルト，読取ドレイン電圧は約１ボルトない
し約２ボルトであり、選択ゲート１６は電源電圧VDD に
結合される。例として、電源電圧VDD は約３ボルトない
し約５ボルトである。低電力用途においては、電源電圧
VDD は、たとえば、約０．９ボルトないし約１．８ボル
トである。
【００２６】NVM セル１０がプログラミングされると、
制御ゲート３２下の窒化シリコン層２４が負に充電され
る。制御ゲート３２下のチャネル領域３８部分は、制御
ゲート３２下の窒化シリコン層２４が実質的に電気的中
性のときの固有閾値電圧より高い閾値電圧を有する。NV
M セル１０が消去されると、制御ゲート３２下の窒化シ
リコン層２４は実質的に電気的中性になるか、あるいは
正に充電される。制御ゲート３２下のチャネル領域３８
部分は、その固有閾値電圧と実質的に等しいか、それよ
りも低い閾値電圧を有する。読取制御ゲート電圧は、NV
M セル１０がプログラミングされる場合、制御ゲート３
２下のチャネル領域３８部分の閾値電圧より低いことが
好ましい。また、読取制御ゲート電圧は、NVM セル１０
が消去される場合、制御ゲート３２下のチャネル領域３
８部分の閾値電圧より高いことが好ましい。従って、プ
ログラミングされたNVM セル１０からデータを読み取る
場合は、チャネル領域３８は非導電性となり、そこを流
れる電流は、たとえば約２マイクロアンペア（μA ）以
下と小さい。ビット線（図１には図示せず）を介してド
レイン領域２２に結合される検知増幅器（図示せず）
は、この小さい電流を検知して、NVM セル１０から、第
１論理値、たとえば論理１を読み取る。一方、消去され
たNVM セル１０からデータを読み取る場合は、チャネル
領域３８は導電性を持ち、そこを流れる電流は、たとえ
ば約１０μA 以上と大きくなる。ドレイン領域２２に結
合される検知増幅器（図示せず）は、この大きな電流を
検知し、第２論理値、たとえば論理０をNVM セル１０か
ら読み取る。
制御ゲート３２下の窒化シリコン層２４が負に充電され
る。制御ゲート３２下のチャネル領域３８部分は、制御
ゲート３２下の窒化シリコン層２４が実質的に電気的中
性のときの固有閾値電圧より高い閾値電圧を有する。NV
M セル１０が消去されると、制御ゲート３２下の窒化シ
リコン層２４は実質的に電気的中性になるか、あるいは
正に充電される。制御ゲート３２下のチャネル領域３８
部分は、その固有閾値電圧と実質的に等しいか、それよ
りも低い閾値電圧を有する。読取制御ゲート電圧は、NV
M セル１０がプログラミングされる場合、制御ゲート３
２下のチャネル領域３８部分の閾値電圧より低いことが
好ましい。また、読取制御ゲート電圧は、NVM セル１０
が消去される場合、制御ゲート３２下のチャネル領域３
８部分の閾値電圧より高いことが好ましい。従って、プ
ログラミングされたNVM セル１０からデータを読み取る
場合は、チャネル領域３８は非導電性となり、そこを流
れる電流は、たとえば約２マイクロアンペア（μA ）以
下と小さい。ビット線（図１には図示せず）を介してド
レイン領域２２に結合される検知増幅器（図示せず）
は、この小さい電流を検知して、NVM セル１０から、第
１論理値、たとえば論理１を読み取る。一方、消去され
たNVM セル１０からデータを読み取る場合は、チャネル
領域３８は導電性を持ち、そこを流れる電流は、たとえ
ば約１０μA 以上と大きくなる。ドレイン領域２２に結
合される検知増幅器（図示せず）は、この大きな電流を
検知し、第２論理値、たとえば論理０をNVM セル１０か
ら読み取る。
【００２７】読取るプロセスの間、ソース領域３６はド
レイン領域２２より低い電圧レベルにある。制御ゲート
３２下のチャネル領域３８部分に亘る電圧降下は小さ
い。このため電荷キャリヤがチャネル領域３８から窒化
シリコン層２４内に誤って注入される確率は小さい。言
い換えると、NVM セル１０に蓄積されるデータに対す
る、読取プロセス中の妨害が小さい。本発明により、検
知増幅器（図示せず）はビット線（図１には図示せず）
を介してドレイン領域２２に結合され、ドレイン領域２
２は選択ゲート構造１５により窒化シリコン層２４から
隔てられる。従って、寄生ビット線キャパシタの容量
は、窒化シリコン層２４内の電荷とは実質的に無関係で
ある。言い換えると、寄生ビット線容量のデータ依存性
はNVM セル１０においては小さい。NVM セル１０など
の、ビット線容量のデータ依存性が小さいNVM ルが、高
性能用途には適する。
レイン領域２２より低い電圧レベルにある。制御ゲート
３２下のチャネル領域３８部分に亘る電圧降下は小さ
い。このため電荷キャリヤがチャネル領域３８から窒化
シリコン層２４内に誤って注入される確率は小さい。言
い換えると、NVM セル１０に蓄積されるデータに対す
る、読取プロセス中の妨害が小さい。本発明により、検
知増幅器（図示せず）はビット線（図１には図示せず）
を介してドレイン領域２２に結合され、ドレイン領域２
２は選択ゲート構造１５により窒化シリコン層２４から
隔てられる。従って、寄生ビット線キャパシタの容量
は、窒化シリコン層２４内の電荷とは実質的に無関係で
ある。言い換えると、寄生ビット線容量のデータ依存性
はNVM セル１０においては小さい。NVM セル１０など
の、ビット線容量のデータ依存性が小さいNVM ルが、高
性能用途には適する。
【００２８】図２は、本発明によるスプリット・ゲート
NVM 装置５０の配線略図である。NVM 装置５０は、半導
体基板（図２には図示せず）内に作成され、行および列
に配列されたスプリット・ゲートFET のアレイを備え
る。スプリット・ゲートFET は、NVM 装置５０において
メモリ・セルとして機能する。アレイ内の各スプリット
・ゲートFET は、ソース領域と、ドレイン領域と、ソー
ス領域をチャネル領域から分離するチャネル領域とを備
える。選択ゲート構造が、ドレイン領域に隣接するチャ
ネル領域部分の上に存在する。誘電性積層部がソース領
域に隣接するチャネル領域の別の部分の上に存在する。
誘電性積層部上に制御ゲートが配置され、選択ゲートか
ら電気的に絶縁される。アレイ内のスプリット・ゲート
FET は、１ビットのデータを格納する。従って、アレイ
内のスプリット・ゲートFET は、NVM 装置５０において
ビット・セルとも呼ばれる。好ましくは、NVM 装置５０
内のスプリット・ゲートFET は、図１に図示されるスプ
リット・ゲートNVM セル１０と構造的に等しい。図２
は、４行４列に配列された１６個のビット・セルを示
す。しかし、これは本発明を制約するものではない。本
発明により、NVM 装置５０は、任意の数の行と任意の数
の列とに配列されるビット・セルのアレイを備える。
NVM 装置５０の配線略図である。NVM 装置５０は、半導
体基板（図２には図示せず）内に作成され、行および列
に配列されたスプリット・ゲートFET のアレイを備え
る。スプリット・ゲートFET は、NVM 装置５０において
メモリ・セルとして機能する。アレイ内の各スプリット
・ゲートFET は、ソース領域と、ドレイン領域と、ソー
ス領域をチャネル領域から分離するチャネル領域とを備
える。選択ゲート構造が、ドレイン領域に隣接するチャ
ネル領域部分の上に存在する。誘電性積層部がソース領
域に隣接するチャネル領域の別の部分の上に存在する。
誘電性積層部上に制御ゲートが配置され、選択ゲートか
ら電気的に絶縁される。アレイ内のスプリット・ゲート
FET は、１ビットのデータを格納する。従って、アレイ
内のスプリット・ゲートFET は、NVM 装置５０において
ビット・セルとも呼ばれる。好ましくは、NVM 装置５０
内のスプリット・ゲートFET は、図１に図示されるスプ
リット・ゲートNVM セル１０と構造的に等しい。図２
は、４行４列に配列された１６個のビット・セルを示
す。しかし、これは本発明を制約するものではない。本
発明により、NVM 装置５０は、任意の数の行と任意の数
の列とに配列されるビット・セルのアレイを備える。
【００２９】NVM 装置５０は、ソース線５２，５４と、
選択線６１，６２，６３，６４と、制御線７１，７２，
７３，７４と、ビット線８１，８２，８３，８４とを介
してアクセスされる。NVM 装置５０内のビット・セル
は、アレイ内のその位置、たとえば行番号および列番号
によりアドレス指定される。第１行において、ビット・
セル１１０，１２０，１３０，１４０は、それぞれ第
１，第２，第３および第４列に位置する。第２行におい
て、ビット・セル２１０，２２０，２３０，２４０は、
それぞれ第１，第２，第３および第４列に位置する。第
３行において、ビット・セル３１０，３２０，３３０，
３４０は、それぞれ第１，第２，第３および第４列に位
置する。第４行において、ビット・セル４１０，４２
０，４３０，４４０は、それぞれ第１，第２，第３およ
び第４列に位置する。
選択線６１，６２，６３，６４と、制御線７１，７２，
７３，７４と、ビット線８１，８２，８３，８４とを介
してアクセスされる。NVM 装置５０内のビット・セル
は、アレイ内のその位置、たとえば行番号および列番号
によりアドレス指定される。第１行において、ビット・
セル１１０，１２０，１３０，１４０は、それぞれ第
１，第２，第３および第４列に位置する。第２行におい
て、ビット・セル２１０，２２０，２３０，２４０は、
それぞれ第１，第２，第３および第４列に位置する。第
３行において、ビット・セル３１０，３２０，３３０，
３４０は、それぞれ第１，第２，第３および第４列に位
置する。第４行において、ビット・セル４１０，４２
０，４３０，４４０は、それぞれ第１，第２，第３およ
び第４列に位置する。
【００３０】ソース線５２は、第１行のビット・セル１
１０，１２０，１３０，１４０のソース１１２，１２
２，１３２，１４２にそれぞれ接続される。ソース線５
２は、第２行のビット・セル２１０，２２０，２３０，
２４０のソース２１２，２２２，２３２，２４２にもそ
れぞれ接続される。ソース線５４は、第３行のビット・
セル３１０，３２０，３３０，３４０のソース３１２，
３２２，３３２，３４２にそれぞれ接続される。ソース
線５４は、第４行のビット・セル４１０，４２０，４３
０，４４０のソース４１２，４２２，４３２，４４２に
もそれぞれ接続される。本発明により、そのソースを同
じソース線に結合するビット・セルは一括して消去され
るので、消去ブロックを形成する。このため、NVM 装置
５０は、第１および第２行内のビット・セルで構成され
るものと、第３および第４行内のビット・セルで構成さ
れるものの２つの消去ブロックを備える。
１０，１２０，１３０，１４０のソース１１２，１２
２，１３２，１４２にそれぞれ接続される。ソース線５
２は、第２行のビット・セル２１０，２２０，２３０，
２４０のソース２１２，２２２，２３２，２４２にもそ
れぞれ接続される。ソース線５４は、第３行のビット・
セル３１０，３２０，３３０，３４０のソース３１２，
３２２，３３２，３４２にそれぞれ接続される。ソース
線５４は、第４行のビット・セル４１０，４２０，４３
０，４４０のソース４１２，４２２，４３２，４４２に
もそれぞれ接続される。本発明により、そのソースを同
じソース線に結合するビット・セルは一括して消去され
るので、消去ブロックを形成する。このため、NVM 装置
５０は、第１および第２行内のビット・セルで構成され
るものと、第３および第４行内のビット・セルで構成さ
れるものの２つの消去ブロックを備える。
【００３１】選択線６１は、第１行のビット・セル１１
０，１２０，１３０，１４０の選択ゲート１１５，１２
５，１３５，１４５にそれぞれ接続される。選択線６２
は、第２行のビット・セル２１０，２２０，２３０，２
４０の選択ゲート２１５，２２５，２３５，２４５にそ
れぞれ接続される。選択線６３は、第３行のビット・セ
ル３１０，３２０，３３０，３４０の選択ゲート３１
５，３２５，３３５，３４５にそれぞれ接続される。選
択線６４は、第４行のビット・セル４１０，４２０，４
３０，４４０の選択ゲート４１５，４２５，４３５，４
４５にそれぞれ接続される。
０，１２０，１３０，１４０の選択ゲート１１５，１２
５，１３５，１４５にそれぞれ接続される。選択線６２
は、第２行のビット・セル２１０，２２０，２３０，２
４０の選択ゲート２１５，２２５，２３５，２４５にそ
れぞれ接続される。選択線６３は、第３行のビット・セ
ル３１０，３２０，３３０，３４０の選択ゲート３１
５，３２５，３３５，３４５にそれぞれ接続される。選
択線６４は、第４行のビット・セル４１０，４２０，４
３０，４４０の選択ゲート４１５，４２５，４３５，４
４５にそれぞれ接続される。
【００３２】制御線７１は、第１行のビット・セル１１
０，１２０，１３０，１４０の制御ゲート１１６，１２
６，１３６，１４６にそれぞれ接続される。制御線７２
は、第２行のビット・セル２１０，２２０，２３０，２
４０の制御ゲート２１６，２２６，２３６，２４６にそ
れぞれ接続される。制御線７３は、第３行のビット・セ
ル３１０，３２０，３３０，３４０の制御ゲート３１
６，３２６，３３６，３４６にそれぞれ接続される。制
御線７４は、第４行のビット・セル４１０，４２０，４
３０，４４０の制御ゲート４１６，４２６，４３６，４
４６にそれぞれ接続される。
０，１２０，１３０，１４０の制御ゲート１１６，１２
６，１３６，１４６にそれぞれ接続される。制御線７２
は、第２行のビット・セル２１０，２２０，２３０，２
４０の制御ゲート２１６，２２６，２３６，２４６にそ
れぞれ接続される。制御線７３は、第３行のビット・セ
ル３１０，３２０，３３０，３４０の制御ゲート３１
６，３２６，３３６，３４６にそれぞれ接続される。制
御線７４は、第４行のビット・セル４１０，４２０，４
３０，４４０の制御ゲート４１６，４２６，４３６，４
４６にそれぞれ接続される。
【００３３】ビット線８１は、第１列のビット・セル１
１０，２１０，３１０，４１０のドレイン１１４，２１
４，３１４，４１４にそれぞれ接続される。ビット線８
２は、第２列のビット・セル１２０，２２０，３２０，
４２０のドレイン１２４，２２４，３２４，４２４にそ
れぞれ接続される。ビット線８３は、第３列のビット・
セル１３０，２３０，３３０，４３０のドレイン１３
４，２３４，３３４，４３４にそれぞれ接続される。ビ
ット線８４は、第４列のビット・セル１４０，２４０，
３４０，４４０のドレイン１４４，２４４，３４４，４
４４にそれぞれ接続される。
１０，２１０，３１０，４１０のドレイン１１４，２１
４，３１４，４１４にそれぞれ接続される。ビット線８
２は、第２列のビット・セル１２０，２２０，３２０，
４２０のドレイン１２４，２２４，３２４，４２４にそ
れぞれ接続される。ビット線８３は、第３列のビット・
セル１３０，２３０，３３０，４３０のドレイン１３
４，２３４，３３４，４３４にそれぞれ接続される。ビ
ット線８４は、第４列のビット・セル１４０，２４０，
３４０，４４０のドレイン１４４，２４４，３４４，４
４４にそれぞれ接続される。
【００３４】NVM 装置５０内のビット・セルは、前記に
説明されたように結合されるとは限らないことを理解頂
きたい。たとえば、ソース線５２およびソース線５４を
互いに結合することができる。言い換えると、アレイ内
の第１，第２，第３および第４行のビット・セルのソー
スをすべて同じソース線に結合することができる。かく
して、NVM 装置５０は、第１，第２，第３および第４行
のビット・セルによって構成される消去ブロックを有す
る。さらに制御線７１，７２を互いに結合し、制御線７
３，７４を互いに結合することもできる。かくして、第
１および第２行内のビット・セルは１つの制御線を共有
し、第３および第４行内のビット・セルは１つの制御線
を共有する。
説明されたように結合されるとは限らないことを理解頂
きたい。たとえば、ソース線５２およびソース線５４を
互いに結合することができる。言い換えると、アレイ内
の第１，第２，第３および第４行のビット・セルのソー
スをすべて同じソース線に結合することができる。かく
して、NVM 装置５０は、第１，第２，第３および第４行
のビット・セルによって構成される消去ブロックを有す
る。さらに制御線７１，７２を互いに結合し、制御線７
３，７４を互いに結合することもできる。かくして、第
１および第２行内のビット・セルは１つの制御線を共有
し、第３および第４行内のビット・セルは１つの制御線
を共有する。
【００３５】NVM 装置５０内の各ビット・セルを個別に
電気的にプログラミングすることができる。各ビット・
セル内に格納されるデータも、ビット線８１，８２，８
３または８４内を流れる電流を検知することにより個別
に読み取ることができる。さらに、消去ブロック内のビ
ット・セルは共通のソース線を共有し、一括して電気的
に消去することができる。従って、NVM 装置５０はフラ
ッシュEEPROM装置とも呼ばれる。
電気的にプログラミングすることができる。各ビット・
セル内に格納されるデータも、ビット線８１，８２，８
３または８４内を流れる電流を検知することにより個別
に読み取ることができる。さらに、消去ブロック内のビ
ット・セルは共通のソース線を共有し、一括して電気的
に消去することができる。従って、NVM 装置５０はフラ
ッシュEEPROM装置とも呼ばれる。
【００３６】NVM 装置５０内のビット・セル、たとえば
ビット・セル１１０，１２０を電気的にプログラミング
するには、たとえば約３ボルトないし約５ボルトのソー
ス・プログラミング電圧をソース線５２に印加する。た
とえば約１ボルトないし約２ボルトの第１選択プログラ
ミング電圧を選択線６１に印加する。第２，第３および
第４行のビット・セルは、ビット・セル１１０，１２０
をプログラミングするプロセスに関与しないので、たと
えば接地電圧などの第２選択プログラミング電圧を選択
線６２，６３，６４に印加することによりオフになる。
たとえば約８ボルトないし約１０ボルトの制御プログラ
ミング電圧を制御線７１に印加する。好ましくは、制御
プログラミング電圧は、ソース・プログラミング電圧よ
り高く、第１選択プログラミング電圧より高く設定され
る。第１ビット・プログラミング電圧、たとえば電源電
圧VDD をビット線８３，８４に印加する。ビット線８
３，８４に印加される第１ビット・プログラミング電圧
と、選択線６１に印加される第１選択プログラミング電
圧との差は、ビット・セル１３０，１４０の選択ゲート
１３５，１４５の各々の下のチャネル領域部分の閾値電
圧よりも低いことが好ましい。たとえば接地電圧などの
第２ビット・プログラミング電圧がビット線８１，８２
に印加される。従って、ビット・セル１１０，１２０が
オンとなり、反転能動モードで動作する。言い換える
と、プログラミング・プロセスの間は、ソース１１２，
１２２はビット・セル１１０，１２０のドレインとして
それぞれ機能し、ドレイン１１４，１２４はビット・セ
ル１１０，１２０のソースとしてそれぞれ機能する。負
の電荷キャリヤ、たとえば電子がビット・セル１１０，
１２０のドレイン１１４，１２４からそれぞれ発生し、
ビット・セル１１０の選択ゲート１１５と制御ゲート１
１６との間のチャネル領域およびビット・セル１２０の
選択ゲート１２５と制御ゲート１２６との間のチャネル
領域を通じて加速される。電荷キャリヤがビット・セル
１１０，１２０の制御ゲート１１６，１２６下のチャネ
ル領域部分にそれぞれ到達すると、制御ゲート１１６，
１２６において高電圧により引きつけられる。ホット・
キャリヤ注入プロセスにおいては、電荷キャリヤは制御
ゲート１１６，１２６下の誘電性積層部内の電荷トラッ
プ・サイト内に注入される。電子などの負の電荷キャリ
ヤが制御ゲート１１６，１２６下の電荷トラップ・サイ
ト内に注入されると、制御ゲート１１６，１２６下のチ
ャネル領域部分の閾値電圧が上がる。かくして、ビット
・セル１１０，１２０を流れる電流が下がり、ホット・
キャリヤ注入の速度も下がる。NVM 装置５０からプログ
ラミング電圧が除去された後、注入されたキャリヤは制
御ゲート１１６，１２６下の電荷トラップ・サイト内に
残る。第１論理値、たとえば論理１がビット・セル１１
０，１２０内に格納される。すなわちビット・セル１１
０，１２０がプログラミングされる。
ビット・セル１１０，１２０を電気的にプログラミング
するには、たとえば約３ボルトないし約５ボルトのソー
ス・プログラミング電圧をソース線５２に印加する。た
とえば約１ボルトないし約２ボルトの第１選択プログラ
ミング電圧を選択線６１に印加する。第２，第３および
第４行のビット・セルは、ビット・セル１１０，１２０
をプログラミングするプロセスに関与しないので、たと
えば接地電圧などの第２選択プログラミング電圧を選択
線６２，６３，６４に印加することによりオフになる。
たとえば約８ボルトないし約１０ボルトの制御プログラ
ミング電圧を制御線７１に印加する。好ましくは、制御
プログラミング電圧は、ソース・プログラミング電圧よ
り高く、第１選択プログラミング電圧より高く設定され
る。第１ビット・プログラミング電圧、たとえば電源電
圧VDD をビット線８３，８４に印加する。ビット線８
３，８４に印加される第１ビット・プログラミング電圧
と、選択線６１に印加される第１選択プログラミング電
圧との差は、ビット・セル１３０，１４０の選択ゲート
１３５，１４５の各々の下のチャネル領域部分の閾値電
圧よりも低いことが好ましい。たとえば接地電圧などの
第２ビット・プログラミング電圧がビット線８１，８２
に印加される。従って、ビット・セル１１０，１２０が
オンとなり、反転能動モードで動作する。言い換える
と、プログラミング・プロセスの間は、ソース１１２，
１２２はビット・セル１１０，１２０のドレインとして
それぞれ機能し、ドレイン１１４，１２４はビット・セ
ル１１０，１２０のソースとしてそれぞれ機能する。負
の電荷キャリヤ、たとえば電子がビット・セル１１０，
１２０のドレイン１１４，１２４からそれぞれ発生し、
ビット・セル１１０の選択ゲート１１５と制御ゲート１
１６との間のチャネル領域およびビット・セル１２０の
選択ゲート１２５と制御ゲート１２６との間のチャネル
領域を通じて加速される。電荷キャリヤがビット・セル
１１０，１２０の制御ゲート１１６，１２６下のチャネ
ル領域部分にそれぞれ到達すると、制御ゲート１１６，
１２６において高電圧により引きつけられる。ホット・
キャリヤ注入プロセスにおいては、電荷キャリヤは制御
ゲート１１６，１２６下の誘電性積層部内の電荷トラッ
プ・サイト内に注入される。電子などの負の電荷キャリ
ヤが制御ゲート１１６，１２６下の電荷トラップ・サイ
ト内に注入されると、制御ゲート１１６，１２６下のチ
ャネル領域部分の閾値電圧が上がる。かくして、ビット
・セル１１０，１２０を流れる電流が下がり、ホット・
キャリヤ注入の速度も下がる。NVM 装置５０からプログ
ラミング電圧が除去された後、注入されたキャリヤは制
御ゲート１１６，１２６下の電荷トラップ・サイト内に
残る。第１論理値、たとえば論理１がビット・セル１１
０，１２０内に格納される。すなわちビット・セル１１
０，１２０がプログラミングされる。
【００３７】NVM 装置５０のビット・セル、たとえば第
１および第２行内のビット・セルを電気的に消去するに
は、ソース消去電圧をソース線５２に印加し、制御消去
電圧を制御線７１，７２に印加する。例として、約５ボ
ルトないし約７ボルトの正の電圧をソース消去電圧とし
て選択し、約−１１ボルトないし約−９ボルトの負の電
圧を制御消去電圧として選択する。ソース線５４，選択
線６３，６４および制御線７３，７４は、接地電圧レベ
ルに結合される。ある実施例においては、選択線６１，
６２およびビット線８１，８２，８３，８４は接地電圧
レベルに結合される。代替の実施例においては、選択線
６１，６２およびビット線８１，８２，８３，８４は浮
遊する。別の代替実施例においては、たとえば約−３ボ
ルトないし約−０．５ボルトなどの選択消去電圧が選択
線６１，６２に印加され、たとえば接地電圧などのビッ
ト消去電圧がビット線８１，８２，８３，８４に印加さ
れる。第１行および第２行のビット・セルの選択ゲート
はそれぞれのドレインより低い電圧レベルにあるので、
第１行および第２行のビット・セルのチャネル領域は確
実にオフになる。さらに別の代替実施例においては、た
とえば約２ボルトないし約５ボルトの電圧などのビット
消去電圧がビット線８１，８２，８３，８４に印加さ
れ、ドレインから第１行および第２行のビット・セルの
チャネル領域に誤って電荷キャリヤが注入されることを
回避する。
１および第２行内のビット・セルを電気的に消去するに
は、ソース消去電圧をソース線５２に印加し、制御消去
電圧を制御線７１，７２に印加する。例として、約５ボ
ルトないし約７ボルトの正の電圧をソース消去電圧とし
て選択し、約−１１ボルトないし約−９ボルトの負の電
圧を制御消去電圧として選択する。ソース線５４，選択
線６３，６４および制御線７３，７４は、接地電圧レベ
ルに結合される。ある実施例においては、選択線６１，
６２およびビット線８１，８２，８３，８４は接地電圧
レベルに結合される。代替の実施例においては、選択線
６１，６２およびビット線８１，８２，８３，８４は浮
遊する。別の代替実施例においては、たとえば約−３ボ
ルトないし約−０．５ボルトなどの選択消去電圧が選択
線６１，６２に印加され、たとえば接地電圧などのビッ
ト消去電圧がビット線８１，８２，８３，８４に印加さ
れる。第１行および第２行のビット・セルの選択ゲート
はそれぞれのドレインより低い電圧レベルにあるので、
第１行および第２行のビット・セルのチャネル領域は確
実にオフになる。さらに別の代替実施例においては、た
とえば約２ボルトないし約５ボルトの電圧などのビット
消去電圧がビット線８１，８２，８３，８４に印加さ
れ、ドレインから第１行および第２行のビット・セルの
チャネル領域に誤って電荷キャリヤが注入されることを
回避する。
【００３８】第１および第２行のビット・セルのソース
と制御ゲートとの間の、たとえば約１４ボルトないし約
１８ボルトの高電圧差のために、第１および第２行のビ
ット・セルのソース付近の制御ゲート下には、強力な電
界が設定される。帯域間トンネリングにより、強電界
は、制御ゲート下のチャネル領域部分内に電子−正孔対
を発生する。正の電荷キャリヤである正孔は、制御ゲー
トにおいて負の電圧により引きつけられる。ホット・キ
ャリヤ注入プロセスにおいて、正孔は各制御ゲート下の
誘電性積層部内の電荷トラップ・サイト内に注入され
る。注入された正孔は第１および第２行のビット・セル
の電荷トラップ・サイト内で電子と結合する。好ましく
は、消去プロセスは、第１および第２行のビット・セル
の電荷トラップ・サイトが実質的に電気的中性になるま
で続く。電荷トラップ・サイトは、過消去プロセスにお
いては正に充電されることもある。消去電圧がNVM 装置
５０から除去されると、第１および第２行のビット・セ
ルの電荷トラップ・サイトは実質的に中性あるいは正に
充電された状態のままになる。いずれの場合も、第２論
理値、たとえば論理０がビット・セル１１０，１２０，
１３０，１４０，２１０，２２０，２３０，２４０内に
格納される。すなわち、NVM 装置５０の第１および第２
行のビット・セルが消去される。
と制御ゲートとの間の、たとえば約１４ボルトないし約
１８ボルトの高電圧差のために、第１および第２行のビ
ット・セルのソース付近の制御ゲート下には、強力な電
界が設定される。帯域間トンネリングにより、強電界
は、制御ゲート下のチャネル領域部分内に電子−正孔対
を発生する。正の電荷キャリヤである正孔は、制御ゲー
トにおいて負の電圧により引きつけられる。ホット・キ
ャリヤ注入プロセスにおいて、正孔は各制御ゲート下の
誘電性積層部内の電荷トラップ・サイト内に注入され
る。注入された正孔は第１および第２行のビット・セル
の電荷トラップ・サイト内で電子と結合する。好ましく
は、消去プロセスは、第１および第２行のビット・セル
の電荷トラップ・サイトが実質的に電気的中性になるま
で続く。電荷トラップ・サイトは、過消去プロセスにお
いては正に充電されることもある。消去電圧がNVM 装置
５０から除去されると、第１および第２行のビット・セ
ルの電荷トラップ・サイトは実質的に中性あるいは正に
充電された状態のままになる。いずれの場合も、第２論
理値、たとえば論理０がビット・セル１１０，１２０，
１３０，１４０，２１０，２２０，２３０，２４０内に
格納される。すなわち、NVM 装置５０の第１および第２
行のビット・セルが消去される。
【００３９】NVM 装置５０のビット・セル、たとえばビ
ット・セル４３０，４４０からデータを読み取るには、
第１選択読取電圧を選択線６４に印加する。例として、
第１選択読取電圧は電源電圧VDD である。たとえば、約
１ボルトないし約２ボルトの制御読取電圧が制御線７４
に印加される。第１，第２および第３行内のビット・セ
ルはビット・セル４３０，４４０からのデータの読取プ
ロセスに関与しないので、たとえば接地電圧などの第２
選択読取電圧を選択線６１，６２，６３，６４に印加す
ることによりオフにすることが好ましい。ソース読取電
圧、たとえば接地電圧をソース線５２，５４に印加す
る。約１ボルトないし約２ボルトの第１ビット読取電圧
がビット線８３，８４に印加される。好ましくは、ビッ
ト線８１，８２に印加される第２ビット読取電圧は、ソ
ース線５２，５４に印加されるソース読取電圧と実質的
に等しい。かくして、ビット・セル４１０，４２０内を
流れる電流は、ビット・セル４３０，４４０からデータ
を読み取るプロセスの間は実質的にゼロになる。制御線
７４に印加される制御読取電圧は、好ましくは、ソース
線５４に印加されるソース読取電圧と少なくとも同じ程
度の高さである。選択線６４に印加される第１選択読取
電圧は、好ましくは、ソース線５４に印加されるソース
読取電圧よりも、少なくともビット・セル４３０，４４
０の選択ゲート４３５，４４５それぞれの下のチャネル
領域部分の閾値電圧分だけ高い。選択線６１，６２，６
３に印加される第２選択読取電圧は、好ましくは、第
１、第２または第３行のビット・セルの選択ゲート下の
チャネル領域部分の閾値電圧とソース線５２，５４に印
加されるソース読取電圧との和よりも低い。
ット・セル４３０，４４０からデータを読み取るには、
第１選択読取電圧を選択線６４に印加する。例として、
第１選択読取電圧は電源電圧VDD である。たとえば、約
１ボルトないし約２ボルトの制御読取電圧が制御線７４
に印加される。第１，第２および第３行内のビット・セ
ルはビット・セル４３０，４４０からのデータの読取プ
ロセスに関与しないので、たとえば接地電圧などの第２
選択読取電圧を選択線６１，６２，６３，６４に印加す
ることによりオフにすることが好ましい。ソース読取電
圧、たとえば接地電圧をソース線５２，５４に印加す
る。約１ボルトないし約２ボルトの第１ビット読取電圧
がビット線８３，８４に印加される。好ましくは、ビッ
ト線８１，８２に印加される第２ビット読取電圧は、ソ
ース線５２，５４に印加されるソース読取電圧と実質的
に等しい。かくして、ビット・セル４１０，４２０内を
流れる電流は、ビット・セル４３０，４４０からデータ
を読み取るプロセスの間は実質的にゼロになる。制御線
７４に印加される制御読取電圧は、好ましくは、ソース
線５４に印加されるソース読取電圧と少なくとも同じ程
度の高さである。選択線６４に印加される第１選択読取
電圧は、好ましくは、ソース線５４に印加されるソース
読取電圧よりも、少なくともビット・セル４３０，４４
０の選択ゲート４３５，４４５それぞれの下のチャネル
領域部分の閾値電圧分だけ高い。選択線６１，６２，６
３に印加される第２選択読取電圧は、好ましくは、第
１、第２または第３行のビット・セルの選択ゲート下の
チャネル領域部分の閾値電圧とソース線５２，５４に印
加されるソース読取電圧との和よりも低い。
【００４０】ビット・セル４３０がプログラミングされ
ると、制御ゲート４３６下の電荷トラップ・サイトが負
に充電される。制御ゲート４３６下のチャネル領域部分
は、電荷トラップ・サイトが実質的に電気的中性のと
き、その固有閾値電圧よりも高い閾値電圧を有する。ビ
ット・セル４３０が消去されると、制御ゲート４３６下
の電荷トラップ・サイトは実質的に電気的中性か、ある
いは正に充電される。制御ゲート４３６下のチャネル領
域部分は、その固有閾値電圧と実質的に等しいか、それ
よりも低い閾値電圧を有する。好ましくは、制御線７４
に印加される制御読取電圧は、ビット・セル４３０がプ
ログラミングされた場合は制御ゲート４３６下のチャネ
ル領域部分の閾値電圧よりも低く、ビット・セル４３０
が消去された場合は制御ゲート４３６下のチャネル領域
部分の閾値電圧よりも高い。従って、プログラミングさ
れたビット・セル４３０からデータを読み取る際は、ビ
ット・セル４３０のチャネル領域は非導電性で、そこを
流れる電流は、たとえば約２μA 以下と小さい。ビット
線８３に結合される検知増幅器（図示せず）がこの小さ
い電流を検知し、ビット・セル４３０から第１論理値、
たとえば論理１を読み取る。一方、消去されたビット・
セル４３０からデータを読み取る際は、ビット・セル４
３０のチャネル領域は導電性を持ち、そこを流れる電流
は、たとえば約１０μA 以上と大きい。ビット線８３に
結合される検知増幅器（図示せず）はこの大電流を検知
し、ビット・セル４３０から第２論理値、論理０を読み
取る。
ると、制御ゲート４３６下の電荷トラップ・サイトが負
に充電される。制御ゲート４３６下のチャネル領域部分
は、電荷トラップ・サイトが実質的に電気的中性のと
き、その固有閾値電圧よりも高い閾値電圧を有する。ビ
ット・セル４３０が消去されると、制御ゲート４３６下
の電荷トラップ・サイトは実質的に電気的中性か、ある
いは正に充電される。制御ゲート４３６下のチャネル領
域部分は、その固有閾値電圧と実質的に等しいか、それ
よりも低い閾値電圧を有する。好ましくは、制御線７４
に印加される制御読取電圧は、ビット・セル４３０がプ
ログラミングされた場合は制御ゲート４３６下のチャネ
ル領域部分の閾値電圧よりも低く、ビット・セル４３０
が消去された場合は制御ゲート４３６下のチャネル領域
部分の閾値電圧よりも高い。従って、プログラミングさ
れたビット・セル４３０からデータを読み取る際は、ビ
ット・セル４３０のチャネル領域は非導電性で、そこを
流れる電流は、たとえば約２μA 以下と小さい。ビット
線８３に結合される検知増幅器（図示せず）がこの小さ
い電流を検知し、ビット・セル４３０から第１論理値、
たとえば論理１を読み取る。一方、消去されたビット・
セル４３０からデータを読み取る際は、ビット・セル４
３０のチャネル領域は導電性を持ち、そこを流れる電流
は、たとえば約１０μA 以上と大きい。ビット線８３に
結合される検知増幅器（図示せず）はこの大電流を検知
し、ビット・セル４３０から第２論理値、論理０を読み
取る。
【００４１】ビット・セル４４０がプログラミングされ
ると、制御ゲート４４６下の電荷トラップ・サイトが負
に充電される。制御ゲート４４６下のチャネル領域部分
は、電荷トラップ・サイトが実質的に電気的中性のと
き、その固有閾値電圧よりも高い閾値電圧を有する。ビ
ット・セル４４０が消去されると、制御ゲート４４６下
の電荷トラップ・サイトは実質的に電気的中性か、ある
いは正に充電される。制御ゲート４４６下のチャネル領
域部分は、その固有閾値電圧と実質的に等しいか、それ
よりも低い閾値電圧を有する。好ましくは、制御線７４
に印加される制御読取電圧は、ビット・セル４４０がプ
ログラミングされた場合は制御ゲート４４６下のチャネ
ル領域部分の閾値電圧よりも低く、ビット・セル４４０
が消去された場合は制御ゲート４４６下のチャネル領域
部分の閾値電圧よりも高い。従って、プログラミングさ
れたビット・セル４４０からデータを読み取る際は、ビ
ット・セル４４０のチャネル領域は非導電性で、そこを
流れる電流は、たとえば約２μA 以下と小さい。ビット
線８４に結合される検知増幅器（図示せず）がこの小さ
い電流を検知し、ビット・セル４４０から第１論理値、
たとえば論理１を読み取る。一方、消去されたビット・
セル４４０からデータを読み取る際は、ビット・セル４
４０のチャネル領域は導電性を持ち、そこを流れる電流
は、たとえば約１０μA 以上と大きい。ビット線８４に
結合される検知増幅器（図示せず）はこの大電流を検知
し、ビット・セル４４０から第２論理値、論理０を読み
取る。
ると、制御ゲート４４６下の電荷トラップ・サイトが負
に充電される。制御ゲート４４６下のチャネル領域部分
は、電荷トラップ・サイトが実質的に電気的中性のと
き、その固有閾値電圧よりも高い閾値電圧を有する。ビ
ット・セル４４０が消去されると、制御ゲート４４６下
の電荷トラップ・サイトは実質的に電気的中性か、ある
いは正に充電される。制御ゲート４４６下のチャネル領
域部分は、その固有閾値電圧と実質的に等しいか、それ
よりも低い閾値電圧を有する。好ましくは、制御線７４
に印加される制御読取電圧は、ビット・セル４４０がプ
ログラミングされた場合は制御ゲート４４６下のチャネ
ル領域部分の閾値電圧よりも低く、ビット・セル４４０
が消去された場合は制御ゲート４４６下のチャネル領域
部分の閾値電圧よりも高い。従って、プログラミングさ
れたビット・セル４４０からデータを読み取る際は、ビ
ット・セル４４０のチャネル領域は非導電性で、そこを
流れる電流は、たとえば約２μA 以下と小さい。ビット
線８４に結合される検知増幅器（図示せず）がこの小さ
い電流を検知し、ビット・セル４４０から第１論理値、
たとえば論理１を読み取る。一方、消去されたビット・
セル４４０からデータを読み取る際は、ビット・セル４
４０のチャネル領域は導電性を持ち、そこを流れる電流
は、たとえば約１０μA 以上と大きい。ビット線８４に
結合される検知増幅器（図示せず）はこの大電流を検知
し、ビット・セル４４０から第２論理値、論理０を読み
取る。
【００４２】ビット・セル４３０，４４０からデータを
読み取るプロセスの間は、ソース４３２，４４２は、ド
レイン４３４，４４４よりもそれぞれ低い電圧ルレベル
にある。制御ゲート４３６，４４６下のチャネル領域部
分両端の電圧降下は小さい。かくして、電荷キャリヤが
チャネル領域から電荷トラップ・サイト内に誤って注入
される確率は小さい。さらに、第１，第２および第３行
のビット・セル内の電荷トラップ・サイトからドレイン
を隔てるチャネル領域は、選択線６１，６２，６３に印
加される第２選択読取電圧によりオフになる。このた
め、第１，第２および第３行のビット・セルの読取プロ
セスに対する妨害は小さい。従って、本発明の読取プロ
セスは、従来技術による読取プロセスよりも読取外乱が
小さい。さらに、NVM 装置５０のビット線は、対応する
ビット・セル内の選択ゲートによりビット・セル内の電
荷トラップ・サイトから隔てられるので、寄生ビット線
キャパシタの容量値は、電荷トラップ・サイトの電荷と
は実質的に無関係である。言い換えると、寄生ビット線
容量のデータ依存性がNVM 装置５０においては小さい。
NVM 装置５０などの、ビット線容量のデータ依存性が小
さいNVM 装置は、高性能用途に適する。
読み取るプロセスの間は、ソース４３２，４４２は、ド
レイン４３４，４４４よりもそれぞれ低い電圧ルレベル
にある。制御ゲート４３６，４４６下のチャネル領域部
分両端の電圧降下は小さい。かくして、電荷キャリヤが
チャネル領域から電荷トラップ・サイト内に誤って注入
される確率は小さい。さらに、第１，第２および第３行
のビット・セル内の電荷トラップ・サイトからドレイン
を隔てるチャネル領域は、選択線６１，６２，６３に印
加される第２選択読取電圧によりオフになる。このた
め、第１，第２および第３行のビット・セルの読取プロ
セスに対する妨害は小さい。従って、本発明の読取プロ
セスは、従来技術による読取プロセスよりも読取外乱が
小さい。さらに、NVM 装置５０のビット線は、対応する
ビット・セル内の選択ゲートによりビット・セル内の電
荷トラップ・サイトから隔てられるので、寄生ビット線
キャパシタの容量値は、電荷トラップ・サイトの電荷と
は実質的に無関係である。言い換えると、寄生ビット線
容量のデータ依存性がNVM 装置５０においては小さい。
NVM 装置５０などの、ビット線容量のデータ依存性が小
さいNVM 装置は、高性能用途に適する。
【００４３】以上、NVM 装置とそのNVM 装置にアクセス
する方法とが提供されたことが理解頂けよう。本NVM 装
置は、スプリット・ゲートFET のアレイを備え、各FET
はソース付近のチャネル領域第１部分の上に存在する制
御ゲートと、ドレイン付近のチャネル領域第２部分の上
に存在する選択ゲートとを有する。制御ゲートは選択ゲ
ートに隣在する側壁スペーサとして形成することがで
き、それによりNVM 装置のシリコン面積効率を高める。
する方法とが提供されたことが理解頂けよう。本NVM 装
置は、スプリット・ゲートFET のアレイを備え、各FET
はソース付近のチャネル領域第１部分の上に存在する制
御ゲートと、ドレイン付近のチャネル領域第２部分の上
に存在する選択ゲートとを有する。制御ゲートは選択ゲ
ートに隣在する側壁スペーサとして形成することがで
き、それによりNVM 装置のシリコン面積効率を高める。
【００４４】NVM 装置のFET をプログラミングする際
は、第１極性の電荷キャリヤ、たとえば電子が、選択ゲ
ートと制御ゲートとの間のチャネル領域部分において加
速され、その後、制御ゲートの下に存在する誘電性積層
部内に位置する電荷トラップ・サイト内に注入される。
選択ゲートは、プログラミング・プロセスの間、チャネ
ル領域を流れる電流を制御する。プログラミング・プロ
セスは、時間的効率と電力の効率とに関して最適化する
ことができる。
は、第１極性の電荷キャリヤ、たとえば電子が、選択ゲ
ートと制御ゲートとの間のチャネル領域部分において加
速され、その後、制御ゲートの下に存在する誘電性積層
部内に位置する電荷トラップ・サイト内に注入される。
選択ゲートは、プログラミング・プロセスの間、チャネ
ル領域を流れる電流を制御する。プログラミング・プロ
セスは、時間的効率と電力の効率とに関して最適化する
ことができる。
【００４５】NVM 装置のFET は、第２極性の電荷キャリ
ヤ、たとえば正孔をチャネル領域から電荷トラップ・サ
イト内に注入することにより消去される。電荷キャリヤ
は消去プロセスの間、誘電性積層部内の上部誘電層を貫
通して移動しないので、厚い上部誘電層を用いてNVM 装
置のデータ保持率を高めることができる。
ヤ、たとえば正孔をチャネル領域から電荷トラップ・サ
イト内に注入することにより消去される。電荷キャリヤ
は消去プロセスの間、誘電性積層部内の上部誘電層を貫
通して移動しないので、厚い上部誘電層を用いてNVM 装
置のデータ保持率を高めることができる。
【００４６】NVM 装置のFET からデータを読み取る際
は、選択ゲートに隣接するドレインに読取電圧を印加す
る。従って、データの読取外乱とFET の破壊とを最小限
に抑えて、それによりさらにNVM 装置のデータ保持と信
頼性を改善する。また、FET のドレインに結合されるビ
ット線を流れる電流を検知することによりFET からデー
タを読み取る。FET のドレインは選択ゲート下のチャネ
ル領域部分によって、電荷トラップ・サイトから分離さ
れる。かくして、ビット線容量のデータ依存性が最小限
に抑えられ、NVM 装置は高性能用途に適する。
は、選択ゲートに隣接するドレインに読取電圧を印加す
る。従って、データの読取外乱とFET の破壊とを最小限
に抑えて、それによりさらにNVM 装置のデータ保持と信
頼性を改善する。また、FET のドレインに結合されるビ
ット線を流れる電流を検知することによりFET からデー
タを読み取る。FET のドレインは選択ゲート下のチャネ
ル領域部分によって、電荷トラップ・サイトから分離さ
れる。かくして、ビット線容量のデータ依存性が最小限
に抑えられ、NVM 装置は高性能用途に適する。
【図１】本発明による不揮発性メモリ装置の断面図であ
る。
る。
【図２】本発明による不揮発性メモリ装置の配線略図で
ある。
ある。
１０ 不揮発性メモリ装置 １１ 半導体基板 １２ 主表面 １４ 誘電層 １６ 選択ゲート １７，１８ 選択ゲートの側壁 ２２ ドレイン領域 ２３，２８ 二酸化シリコン層 ２４ 窒化シリコン層 ２５ 酸化物−窒化物−酸化物積層部 ３１，３３ 制御ゲートの側壁 ３２ 制御ゲート ３４，３５ 窒化物スペーサ ３６ ソース領域 ３８ チャネル領域 ４２，４４，４６ シリコン化合物構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ−ミン・チャン アメリカ合衆国テキサス州オースチン、ベ イジル・ドライブ7712 (72)発明者 キース・フォーブス アメリカ合衆国テキサス州オースチン、モ ール・ドライブ1410 (72)発明者 ダグラス・アール・ロバーツ アメリカ合衆国テキサス州オースチン、テ ィスデール・ドライブ7608
Claims (5)
- 【請求項１】 スプリット・ゲ−ト・メモリ装置であっ
て：半導体材料の本体；前記半導体材料本体内のソース
領域；前記半導体材料本体内のドレイン領域；前記ソー
ス領域を前記ドレイン領域から分離する、前記半導体材
料本体内のチャネル領域；前記ドレイン領域に隣接する
前記チャネル領域の第１部分の上に存在する誘電層；前
記ソース領域に隣接する前記チャネル領域の第２部分の
上に存在する誘電性積層部；前記誘電層の上に存在する
第１導電層であって、前記ドレイン領域に隣在する第１
側壁と前記第１側壁に対向する第２側壁とを有する第１
導電層；および前記誘電性積層部の上に存在し、前記第
１導電層の前記第２側壁に隣在する第２導電層；によっ
て構成されることを特徴とするスプリット・ゲート・メ
モリ装置。 - 【請求項２】 スプリット・ゲ−ト・メモリ装置であっ
て：半導体材料の本体；前記半導体材料本体内のソース
領域；前記半導体材料本体内のドレイン領域；前記ソー
ス領域を前記ドレイン領域から分離する、前記半導体材
料本体内のチャネル領域；前記チャネル領域の第１部分
の上に存在する誘電層；前記ソース領域に隣接する前記
チャネル領域の第２部分の上に存在する酸化物−窒化物
−酸化物層；前記チャネル領域の前記第１部分の上に存
在する第１導電層であって、第１側壁と前記第１側壁に
対向する第２側壁とを有する第１導電層；および前記チ
ャネル領域の前記第２部分の上に存在する導電性側壁ス
ペーサであって、前記酸化物−窒化物−酸化物層の第１
部分が前記導電性側壁スペーサと前記第１導電層の前記
第２側壁との間に存在し、前記酸化物−窒化物−酸化物
層の第２部分が前記導電性側壁スペーサと前記チャネル
領域の前記第２部分との間に存在する、ところの導電性
側壁スペーサ；によって構成されることを特徴とするス
プリット・ゲート・メモリ装置。 - 【請求項３】 スプリット・ゲ−ト・メモリ装置であっ
て：半導体材料の本体；前記半導体材料本体内のソース
領域；前記半導体材料本体内のドレイン領域；前記ソー
ス領域を前記ドレイン領域から分離する、前記半導体材
料本体内のチャネル領域；前記チャネル領域の第１部分
の上に存在する誘電層；前記ソース領域に隣接する前記
チャネル領域の第２部分の上に存在する酸化物−窒化物
−酸化物層；前記チャネル領域の前記第１部分の上に存
在する第１導電層であって、第１側壁と前記第１側壁に
対向する第２側壁とを有する第１導電層；前記チャネル
領域の前記第２部分の上に存在する第１導電性側壁スペ
ーサであって、前記酸化物−窒化物−酸化物層の第１部
分が前記第１導電性側壁スペーサと前記第１導電層の前
記第２側壁との間に存在し、前記酸化物−窒化物−酸化
物層の第２部分が前記第１導電性側壁スペーサと前記チ
ャネル領域の前記第２部分との間に存在する、ところの
第１導電性側壁スペーサ；および前記第１導電層の前記
第１側壁に隣在する第２導電性側壁スペーサ；によって
構成されることを特徴とするスプリット・ゲート・メモ
リ装置。 - 【請求項４】 スプリット・ゲ−ト・メモリ装置であっ
て：半導体基板上で複数の列と複数の行とに配列される
メモリ・セルのアレイであって、前記アレイ内の各メモ
リ・セルは前記半導体基板内のソース領域，チャネル領
域およびドレイン領域であって、前記チャネル領域が前
記ソース領域を前記ドレイン領域から隔てる、ところの
ソース領域，チャネル領域およびドレイン領域と、 前記チャネル領域の第１部分の上に存在する第１誘電層
と、 前記ソース領域に隣在する前記チャネル領域の第２部分
の上に存在する第２誘電層と、 前記第２誘電層の上に存在する制御ゲートと、 前記第１誘電層の上に存在する選択ゲートとを備えるメ
モリ・セルのアレイ；前記アレイ内の前記複数の列のう
ち第１列において各メモリ・セルの前記ドレイン領域に
結合される第１ビット線；前記アレイ内の前記複数の列
のうち第２列において各メモリ・セルの前記ドレイン領
域に結合される第２ビット線；前記アレイ内の前記複数
の行のうち第１行において各メモリ・セルの前記選択ゲ
ートに結合される第１選択線；前記アレイ内の前記複数
の行のうち第２行において各メモリ・セルの前記選択ゲ
ートに結合される第２選択線；前記第１行内の各メモリ
・セルの前記制御ゲートに結合される第１制御線；前記
第２行内の各メモリ・セルの前記制御ゲートに結合され
る第２制御線；および前記第１行および前記第２行内の
各メモリ・セルの前記ソース領域に結合されるソース
線；によって構成されることを特徴とするスプリット・
ゲート・メモリ装置。 - 【請求項５】 スプリット・ゲ−ト・メモリ装置であっ
て：半導体基板上で複数の列と複数の行とに配列される
メモリ・セルのアレイであって、前記アレイ内の各メモ
リ・セルは、 前記半導体基板内のソース領域，チャネル領域およびド
レイン領域であって、前記チャネル領域が前記ソース領
域を前記ドレイン領域から隔てる、ところのソース領
域，チャネル領域およびドレイン領域と、 前記ドレイン領域に隣接する前記チャネル領域の第１部
分の上に存在する第１誘電層と、 前記ソース領域に隣接する前記チャネル領域の第２部分
の上に存在する酸化物−窒化物−酸化物誘電層と、 前記酸化物−窒化物−酸化物誘電層の上に存在する制御
ゲートと、 前記第１誘電層の上に存在する選択ゲートとを備えるメ
モリ・セルのアレイ；前記アレイ内の前記複数の列のう
ち第１列において各メモリ・セルの前記ドレイン領域に
結合される第１ビット線；前記アレイ内の前記複数の列
のうち第２列において各メモリ・セルの前記ドレイン領
域に結合される第２ビット線；前記アレイ内の前記複数
の行のうち第１行において各メモリ・セルの前記選択ゲ
ートに結合される第１選択線；前記アレイ内の前記複数
の行のうち第２行において各メモリ・セルの前記選択ゲ
ートに結合される第２選択線；前記第１行内の各メモリ
・セルの前記制御ゲートに結合される第１制御線；前記
第２行内の各メモリ・セルの前記制御ゲートに結合され
る第２制御線；および前記第１行および前記第２行内の
各メモリ・セルの前記ソース領域に結合されるソース
線；によって構成されることを特徴とするスプリット・
ゲート・メモリ装置。
Applications Claiming Priority (2)
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ID=25368058
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| US8497547B2 (en) | 2006-04-04 | 2013-07-30 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| JP2010062594A (ja) * | 2009-12-18 | 2010-03-18 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2011014920A (ja) * | 2010-08-30 | 2011-01-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
| JP2013123072A (ja) * | 2013-01-28 | 2013-06-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5969383A (en) | 1999-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080922 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090225 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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