JP2010147077A - 半導体装置 - Google Patents

Abstract

【課題】選択ゲート電極の上部と制御ゲート電極の上部の距離を短くしつつ、選択ゲート電極と制御ゲート電極の間の短絡不良を抑制させること。
【解決手段】半導体基板１０のチャネル領域の両側に形成された不純物領域１５と、チャネル領域上にゲート絶縁膜１１ａを介して形成された選択ゲート電極１２ａと、選択ゲート電極１２ａの両側面乃至チャネル領域の表面にゲート分離絶縁膜１３を介してサイドウォール状に形成された制御ゲート電極１４ａと、制御ゲート電極１４ａの側壁上を覆う保護絶縁膜１６、１７と、選択ゲート電極１２ａ上に形成されたシリサイド層１８と、を備える。保護絶縁膜１６、１７は、制御ゲート電極１４ａの側壁上を覆うシリコン窒化膜１６と、シリコン窒化膜１６上を覆うシリコン酸化膜１７との２層構造となっている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、不揮発性メモリを有する半導体装置に関する。

従来の不揮発性メモリを有する半導体装置では、半導体基板１１０の主面にチャネル領域を挟んで一対の不純物領域１１５が形成され、チャネル領域上にゲート絶縁膜１１１を介して選択ゲート電極１１２が形成され、選択ゲート電極１１２の両側面乃至チャネル領域（不純物領域１１５と選択ゲート電極１１２の間の領域のチャネル領域）の表面にゲート分離絶縁膜１１３（例えば、ＯＮＯ膜）を介してサイドウォール状の制御ゲート電極１１４が形成されたメモリセルを有するものがある（図７参照）。このような半導体記憶装置では、選択ゲート電極１１２に所定の電位が供給されて当該セルが選択されると、各不純物領域１１５および各制御ゲート電極１１４へ供給する電位を制御することにより、各制御ゲート電極１１４下のゲート分離絶縁膜１１３中に電荷を蓄積させて書き込むことができ、読み出すことができ、ゲート分離絶縁膜１１３中の電荷を放出させて消去することができる。

このような不揮発性メモリを有する半導体装置において、ビット線と繋がる不純物領域では、抵抗値を下げるために、コンタクトプラグとの接続部分をシリサイド化する場合がある。不純物領域をシリサイド化すると、制御ゲート電極を保護する保護絶縁膜の被覆が不十分な場合に、制御ゲート電極と不純物領域とが短絡することがある。このようなシリサイド化による制御ゲート電極（コントロールゲート）と不純物領域（不純物拡散層）との短絡を防止する技術として、特許文献１では、制御ゲート電極（コントロールゲートＣＧ）を被覆する保護絶縁膜（側壁保護膜）に、ライトエッチ（フッ酸系薬液を用いたウェットエッチ）に耐えうるＳｉＯＮ膜２１３を用いたものが開示されている（図８参照）。

特開２００４−２４７５２１号公報

しかしながら、単層のＳｉＯＮ膜２１３からなる保護絶縁膜（側壁保護膜）では、エッチングのバラツキにより制御ゲート電極（コントロールゲートＣＧ）とシリサイド層２１５との間のマージン（短絡マージン）を確保できないおそれがある。また、ＳｉＯＮ膜２１３はライトエッチ（フッ酸系薬液を用いたウェットエッチ）に耐えうるとはいっても表面が劣化するので、これによってＳｉＯＮ膜２１３が剥がれて短絡してしまうおそれがある。

ところで、ワード線と繋がる選択ゲート電極でも、不純物領域の場合と同様に、抵抗値を下げるために、コンタクトプラグとの接続部分をシリサイド化する場合がある。ゲート電極形成時の内面ばらつきにより、選択ゲート電極の上部と制御ゲート電極の上部の距離が短い箇所が発生した場合、制御ゲート電極の上部付近にて保護絶縁膜で被覆されない部分が発生することがある。保護絶縁膜で被覆されない状態で選択ゲート電極１１２をシリサイド化すると、選択ゲート電極１１２のシリサイド化された部分（シリサイド層１１８）のせり下がり、制御ゲート電極１１４の上部がシリサイド化されて、制御ゲート電極１１４と選択ゲート電極１１２とが短絡することがある（図７参照）。

制御ゲート電極と選択ゲート電極の間の短絡を抑制するには、選択ゲート電極の上部と制御ゲート電極の上部の距離を広げることが考えられる。距離を広げる手段として、（１）選択ゲート電極を高くする、（２）制御ゲート電極を低くする、ことが考えられる。

選択ゲート電極を高くする場合は、同時に周辺回路領域のゲート電極を高くすることになり、微細な加工が困難となる。つまり、メモリセル領域の選択ゲート電極は周辺回路領域のゲート電極と同一材料で形成しているところ、仮にそれぞれの膜厚を制御するために別形式で作り込みを行えば、工程が複雑になり、コストが増大し、歩留まりでも不利になってしまう。また、メモリセル領域でメモリ素子を形成した後に周辺回路領域のゲート電極を形成すると、メモリセル領域でメモリ素子の側壁にサイドウォール状のポリシリコンが残ってしまうおそれがある。一方、制御ゲート電極を低くする場合は、制御ゲート電極の断面積が小さくなるため、制御ゲート電極の抵抗の増大につながる。以上のような問題を有するため、選択ゲート電極の上部と制御ゲート電極の上部の距離を広げることにメリットがない。

本発明の主な課題は、選択ゲート電極の上部と制御ゲート電極の上部の距離を短くしつつ、選択ゲート電極と制御ゲート電極の間の短絡不良を抑制させることができる半導体装置を提供することである。

本発明の一視点においては、半導体装置において、半導体基板のチャネル領域の両側に形成された不純物領域と、前記チャネル領域上にゲート絶縁膜を介して形成された選択ゲート電極と、前記選択ゲート電極の両側面乃至チャネル領域の表面にゲート分離絶縁膜を介してサイドウォール状に形成された制御ゲート電極と、前記制御ゲート電極の側壁上を覆う保護絶縁膜と、前記選択ゲート電極上に形成されたシリサイド層と、を備え、前記保護絶縁膜は、前記制御ゲート電極の側壁上を覆うシリコン窒化膜と、前記シリコン窒化膜上を覆うシリコン酸化膜との２層構造となっていることを特徴とする。

本発明によれば、制御ゲート電極上をシリコン窒化膜で覆い、当該シリコン窒化膜上をシリコン酸化膜で覆うことにより、選択ゲート電極の上部と制御ゲート電極の上部の距離を短くしつつ、選択ゲート電極と制御ゲート電極の間の短絡不良を抑制させることができる。選択ゲート電極の上部に形成されたシリサイド層のせり下がりが発生しても、制御ゲート電極がシリコン窒化膜及びシリコン酸化膜でカバーされているため、選択ゲート電極と制御ゲート電極の間で短絡を起こさないようにすることができる。

本発明の実施形態に係る半導体装置では、半導体基板（図１の１０）のチャネル領域の両側に形成された不純物領域（図１の１５）と、前記チャネル領域上にゲート絶縁膜（図１の１１ａ）を介して形成された選択ゲート電極（図１の１２ａ）と、前記選択ゲート電極（図１の１２ａ）の両側面乃至チャネル領域の表面にゲート分離絶縁膜（図１の１３）を介してサイドウォール状に形成された制御ゲート電極（図１の１４ａ）と、前記制御ゲート電極（図１の１４ａ）の側壁上を覆う保護絶縁膜（図１の１６、１７）と、前記選択ゲート電極（図１の１２ａ）上に形成されたシリサイド層（図１の１８）と、を備え、前記保護絶縁膜（図１の１６、１７）は、前記制御ゲート電極（図１の１４ａ）の側壁上を覆うシリコン窒化膜（図１の１６）と、前記シリコン窒化膜（図１の１６）上を覆うシリコン酸化膜（図１の１７）との２層構造となっている。

本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置におけるメモリセルの構成を模式的に示した部分断面図である。図２は、本発明の実施例１に係る半導体装置におけるメモリセルの制御ゲート電極の上部付近の構成を模式的に示した拡大部分断面図である。

この半導体装置は、不揮発性メモリを有する半導体記憶装置である。半導体装置は、メモリセルにおいて、半導体基板１０の主面にチャネル領域を挟んで一対の不純物領域１５が形成され、チャネル領域上にゲート絶縁膜１１ａ（例えば、シリコン酸化膜）を介して選択ゲート電極１２ａが形成され、選択ゲート電極１２ａの両側面乃至チャネル領域（不純物領域１５と選択ゲート電極１２ａの間の領域のチャネル領域）の表面にゲート分離絶縁膜１３（例えば、電荷蓄積可能なＯＮＯ膜）を介してサイドウォール状の制御ゲート電極１４ａが形成されている。不純物領域１５のチャネル領域側の部分には、不純物領域１５よりも浅く形成されたＬＤＤ（Lightly Doped Drain）領域１５ａが形成されている。
選択ゲート電極１２ａの領域ではＭＯＳ構造を採用し、制御ゲート電極１４ａの領域ではＭＯＮＯＳ構造を採用している。

制御ゲート電極１４ａ上にはシリコン窒化膜１６が被覆されており、シリコン窒化膜１６上にはサイドウォール状のシリコン酸化膜１７が形成されている。シリコン窒化膜１６及びシリコン酸化膜１７は、制御ゲート電極１４ａの保護絶縁膜となる。なお、保護絶縁膜は、制御ゲート電極１４ａの側壁とシリコン窒化膜１６の間に第２シリコン酸化膜が介在した構成であってもよい。シリコン酸化膜１７の側壁には、周辺回路（図示せず）のゲート電極のサイドウォールを形成に伴って形成されたサイドウォール状のシリコン酸化膜２０ａが形成されている。選択ゲート電極１２ａの表面には、シリサイド層１８が形成されている。不純物領域１５の表面のうち、シリコン窒化膜１６、シリコン酸化膜１７、２０ａで覆われていない領域にシリサイド層１９が形成されている。

半導体基板１０は、不純物領域１５とは逆導電型のシリコン基板である。

ゲート絶縁膜１１ａは、シリコン酸化膜等の絶縁膜である。

選択ゲート電極１２ａは、ポリシリコン等よりなる選択ゲート用の電極である。選択ゲート電極１２ａは、ビア（図示せず）、ワード線（図示せず）を介して周辺回路（図示せず）のワード線ドライバ（図示せず）に電気的に接続されている。

ゲート分離絶縁膜１３は、ゲート絶縁膜１１ａと比べて蓄電性を有する絶縁膜であり、例えば、ＯＮＯ膜を用いることができる。ゲート分離絶縁膜１３の膜厚は、例えば、ＯＮＯ膜であれば１５ｎｍ（１５０Å）の膜厚とすることができる。

制御ゲート電極１４ａは、ポリシリコン等よりなる制御ゲート用の電極である。制御ゲート電極１４ａの一方は、ビア（図示せず）、配線（図示せず）を介してＧＮＤ（接地配線）に電気的に接続されている。制御ゲート電極１４ａの他方は、ビア（図示せず）、配線（図示せず）を介して周辺回路（図示せず）の制御ゲートドライバ（図示せず）に電気的に接続されている。制御ゲート電極１４ａのサイドウォール面上は、シリコン酸化膜とエッチングレートが異なるシリコン窒化膜１６と、さらにその上にシリコン酸化膜１７とで覆われている。制御ゲート電極１４ａがシリコン窒化膜１６とシリコン酸化膜１７の２層構造の保護絶縁膜で覆われることで、制御ゲート電極１４ａと選択ゲート電極１２ａの短絡が抑制され、制御ゲート電極１４ａと選択ゲート電極１２ａの高さの差を、選択ゲート電極１２ａの高さの１０分の１程度とすることができる。

不純物領域１５は、半導体基板１０とは逆導電型の不純物が半導体基板１０に注入されたソース・ドレイン領域である。不純物領域１５の一方は、シリサイド層１９、ビア（図示せず）、ビット線（図示せず）を介して周辺回路（図示せず）のビット線ドライバ（図示せず）に電気的に接続されている。不純物領域１５の他方は、ビア（図示せず）、共通ソース線（図示せず）を介してＧＮＤ（接地配線）に電気的に接続されている。不純物領域１５のチャネル領域側の部分には、ＬＤＤ領域１５ａが形成されている。ＬＤＤ領域１５ａは、不純物領域１５と同一の不純物が注入された領域であり、不純物領域１５よりも浅く形成され、不純物領域１５に繋がっており、シリコン窒化膜１６及びシリコン酸化膜１７の下に形成されている。

シリコン窒化膜１６は、制御ゲート電極１４ａを覆う保護絶縁膜である。シリコン窒化膜１６は、シリコン酸化膜１７によって覆われている。シリコン窒化膜１６の膜厚は、１０ｎｍ（１００Å）以上であることが好ましい。１０ｎｍ未満であると、選択ゲート電極１２ａと制御ゲート電極１４ａの間で短絡が発生するおそれがあるからである。つまり、シリコン窒化膜１６の膜厚が１０ｎｍ未満であると、シリコン酸化膜１７のエッチバック（ドライエッチング）や、選択ゲート電極１２ａ上にシリサイド層１８を形成する際の前処理で行われるフッ酸によるウェットエッチング（選択ゲート電極１２ａの表面にできた自然酸化膜の除去）によって、シリコン窒化膜１６が部分的に消失して、制御ゲート電極１４ａの表面が露出して、選択ゲート電極１２ａの表面のシリサイド化によって選択ゲート電極１２ａと制御ゲート電極１４ａの間で短絡してしまうおそれがあるからである。このようなことから、シリコン窒化膜１６とシリコン酸化膜１７の合計の厚さは、選択ゲート電極１２ａと制御ゲート電極１４ａの高さの差以下とすることが好ましい。また、シリコン窒化膜１６の膜厚は、選択ゲート電極１２ａと制御ゲート電極１４ａの高さの差の半分以下の厚さとし、シリコン酸化膜１７の膜厚以下とすることが好ましい。

シリコン酸化膜１７は、シリコン窒化膜１６を介して制御ゲート電極１４ａを覆う保護絶縁膜である。シリコン酸化膜１７には、例えば、ＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate Non Doped Silicate Glass）を用いることができる。シリコン酸化膜１７は、シリコン窒化膜１６がドライエッチングで叩かれたり、後工程のウェットエッチングによって、シリコン窒化膜１６が剥がれるのを防止する保護膜であり、エッチングの緩衝材となる。このようなことから、シリコン酸化膜１７は、最小膜厚となる箇所において、選択ゲート電極１２ａと制御ゲート電極１４ａの高さの差の半分以上の厚さであることが好ましい。

シリサイド層１８は、選択ゲート電極１２ａの上部をシリサイド化した層であり、コンタクトプラグ（図示せず）との接続部分となる。シリサイド層１９は、不純物領域１５上のうちシリコン酸化膜２０ａと隣接する領域をシリサイド化した層であり、コンタクトプラグ（図示せず）との接続部分となる。

次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図３〜図６は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。

まず、半導体基板１０上にゲート絶縁膜（図６の１１ａ、１１ｂ）となるシリコン酸化膜１１を成膜し、当該シリコン酸化膜１１上に選択ゲート電極（図６の１２ａ）及びゲート電極（図６の１２ｂ）となるシリコン層１２を成膜する（ステップＡ１；図３（Ａ）参照）。なお、ステップＡ１では、周辺回路領域４０にもシリコン酸化膜１１及びシリコン層１２が成膜される。

次に、シリコン層１２上に選択ゲート電極（図６の１２ａ）として残す部分を覆うレジスト（図示せず）を形成し、その後、当該レジストをマスクとしてシリコン層１２及びシリコン酸化膜１１をエッチングすることにより、半導体基板１０のチャネル領域上にゲート絶縁膜１１ａ及び選択ゲート電極１２ａを形成する（ステップＡ２；図３（Ｂ）参照）。その後、レジストを除去する。なお、ステップＡ２では、周辺回路領域４０の加工は行われない。

次に、選択ゲート電極１２ａ、シリコン層１２を含む基板１の表面にゲート分離絶縁膜１３を成膜する（ステップＡ３；図３（Ｃ）参照）。なお、ステップＡ３では、周辺回路領域４０にもゲート分離絶縁膜１３が成膜される。

次に、ゲート分離絶縁膜１３の表面に制御ゲート電極（図６の１４ａ）用のシリコン層１４を成膜する（ステップＡ４；図３（Ｄ）参照）。ここでは、シリコン層１４の膜厚は、制御ゲート電極（図６の１４ａ）のゲート長を決定するとともに、ゲート長が書込み・消去速度に依存するため、制御ゲート電極用のシリコン層１４の膜厚をあまり厚くしないようにする。なお、ステップＡ４では、周辺回路領域４０にもシリコン層１４が成膜される。

次に、シリコン層（図３（Ｄ）の１４）をエッチバック（異方性エッチング）することによりサイドウォール状の制御ゲート電極１４ａを形成し、その後、露出したゲート分離絶縁膜１３をエッチング（等方性ドライエッチング）し、その後、選択ゲート電極１２ａの長手方向の両端に形成された制御ゲート電極１３の部分を除去（ポリカットエッチ）する（ステップＡ５；図４（Ａ）参照）。このとき、制御ゲート電極１４ａは、選択ゲート電極１２ａよりも低くなる。なお、ステップＡ５では、周辺回路領域４０においてシリコン層（図３（Ｄ）の１４）及びゲート分離絶縁膜（図３（Ｄ）の１３）が除去される。

次に、選択ゲート電極１２ａ、制御ゲート電極１４ａ、シリコン層１２の表面を酸化し、その後、半導体基板１０に不純物を注入することにより、半導体基板１０のチャネル領域の両側に一対のＬＤＤ領域１５ａを自己整合的に形成する（ステップＡ６；図４（Ｂ）参照）。ここで、選択ゲート電極１２ａ、制御ゲート電極１４ａ、シリコン層１２の表面酸化により、第２シリコン酸化膜（図示せず）が形成される。この第２シリコン酸化膜は、５ｎｍ（５０Å）程度であり、ステップＡ７でシリコン窒化膜１６を成膜する際の緩衝材となる。なお、ステップＡ６では、周辺回路領域４０の加工は行われない。

次に、選択ゲート電極１２ａ、制御ゲート電極１４ａ、シリコン層１２、ＬＤＤ領域１５ａを含む基板上にシリコン窒化膜１６を成膜し、その後、シリコン窒化膜１６上にシリコン酸化膜１７を成膜する（ステップＡ７；図４（Ｃ）参照）。なお、ステップＡ７では、周辺回路領域４０にもシリコン窒化膜１６及びシリコン酸化膜１７が成膜される。

次に、シリコン酸化膜１７をエッチバック（異方性エッチング）することにより制御ゲート電極１４ａの側壁にてシリコン酸化膜１７をサイドウォール状に形成し、その後、露出したシリコン窒化膜１６をエッチング除去する（ステップＡ８；図５（Ａ）参照）。なお、ステップＡ８では、周辺回路領域４０においてシリコン窒化膜１６及びシリコン酸化膜１７が除去される。

ステップＡ８の後、周辺回路領域４０の加工を行う。

周辺回路領域４０の加工では、まず、メモリセル領域３０全体を覆うとともに周辺回路領域４０のシリコン層（図５（Ａ）の１２）上にゲート電極１２ｂとして残す部分を覆うレジスト（図示せず）を形成し、その後、当該レジストをマスクとしてシリコン層（図５（Ａ）の１２）及びシリコン酸化膜（図５（Ａ）の１１）をエッチングすることにより、半導体基板１０のチャネル領域上にゲート絶縁膜１１ｂ及びゲート電極１２ｂを形成する（ステップＡ９；図５（Ｂ）参照）。その後、レジストを除去する。

次に、メモリセル領域３０全体を覆うレジスト（図示せず）を形成し、その後、ゲート電極１２ｂの表面を酸化し、その後、周辺回路領域４０の半導体基板１０に不純物を注入することにより、周辺回路領域４０における半導体基板１０のチャネル領域の両側に一対のＬＤＤ領域２１ａを自己整合的に形成する（ステップＡ１０；図５（Ｃ）参照）。その後、レジストを除去する。

次に、メモリセル領域３０及び周辺回路領域４０を含む基板上にシリコン酸化膜を成膜し、その後、シリコン酸化膜をエッチバック（異方性エッチング）することによりゲート電極１２ｂの側壁にてサイドウォール状のシリコン酸化膜２０ｂを形成する（ステップＡ１１；図６（Ａ）参照）。このとき、サイドウォール状のシリコン酸化膜１７の側壁にもサイドウォール状のシリコン酸化膜２０ａが形成される。

次に、基板上に不純物領域１５、２１となる領域に開口部を有するレジストを形成し、当該レジストをマスクとして半導体基板１０に不純物を注入することにより、メモリセル領域３０における半導体基板１０のチャネル領域の両側に一対の不純物領域１５を自己整合的に形成するとともに、周辺回路領域４０における半導体基板１０のチャネル領域の両側に一対の不純物領域２１を自己整合的に形成する（ステップＡ１２；図６（Ｂ）参照）。その後、不純物領域１５、２１を活性化させる活性化アニールを行う。

次に、基板をフッ酸系の薬液に浸漬して清浄化する（ステップＡ１３）。このとき、シリサイド化しようとする部分に形成された自然酸化膜が除去される。

次に、シリサイド化のための金属（例えば、Ｃｏ）をスパッタ堆積し、その後、熱処理することによってシリサイド層１８、１９、２２、２３を形成する（ステップＡ１４；図６（Ｃ）参照）。

この後、従来技術と同様に層間絶縁膜、ビア、配線の形成を適宜行うことで、半導体装置が完成する。

実施例１によれば、制御ゲート電極１４ａ上をシリコン窒化膜１６で覆い、当該シリコン窒化膜１６上をシリコン酸化膜１７で覆うことにより、選択ゲート電極１２ａの上部と制御ゲート電極１４ａの上部の距離を短くしつつ、選択ゲート電極１２ａと制御ゲート電極１４ａの間の短絡不良を抑制させることができる。選択ゲート電極１２ａの上部に形成されたシリサイド層１８のせり下がりが発生しても、制御ゲート電極１４ａがシリコン窒化膜１６及びシリコン酸化膜１７でカバーされているため、選択ゲート電極１２ａと制御ゲート電極１４ａの間で短絡を起こさないようにすることができる。制御ゲート電極１４ａの側壁を覆う絶縁膜の下層をシリコン窒化膜１６とし、上層をシリコン酸化膜１７とすることで、ドライエッチングやウェットエッチングによってシリコン窒化膜１６の剥がれが防止され、シリコン窒化膜１６と制御ゲート電極１４ａとの密着性を向上しつつ、シリコン窒化膜１６自体は絶縁膜となるため、理論上短絡不良を０にできる。

また、選択ゲート電極１２ａと制御ゲート電極１４ａの間の短絡不良が抑制されることで、半導体装置の歩留まりを向上させることができる。

また、制御ゲート電極１４ａの高さの自由度が広がるため、選択ゲート電極１２ａと制御ゲート電極１４ａの高さの差を小さくし、制御ゲート電極１４ａの大きさを大きくすることで、制御ゲート電極１４ａの抵抗値が下がって、半導体装置の高速動作が可能となる。

さらに、周辺回路領域４０におけるゲート電極１２ｂのサイドウォールとなるシリコン酸化膜２０ｂを形成したときに、メモリセル領域３０における制御ゲート電極１４ａのサイドウォールとなるシリコン酸化膜１７の側壁にサイドウォール状のシリコン酸化膜２０ａが形成されるので、制御ゲート電極１４ａとシリサイド層１９との間のマージン（短絡マージン）が確保されるとともに、制御ゲート電極１４ａとシリサイド層１９との短絡をなくすことができる。

なお、実施例１では半導体装置として半導体記憶装置を例に説明したが、半導体記憶装置以外にも制御ゲート電極部分にトレンチを形成して配線を埋め込んだ構成のトランジスタを有する半導体装置にも適用することができる。

本発明の実施例１に係る半導体装置におけるメモリセルの構成を模式的に示した部分断面図である。 本発明の実施例１に係る半導体装置におけるメモリセルの制御ゲート電極の上部付近の構成を模式的に示した拡大部分断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第４の工程断面図である。 従来例１に係る半導体装置におけるメモリセルの構成を模式的に示した部分断面図である。 従来例２に係る半導体装置におけるメモリセルの構成を模式的に示した部分断面図である。

符号の説明

１０、１１０ 半導体基板
１１ シリコン酸化膜
１１ａ、１１ｂ、１１１ ゲート絶縁膜
１２ シリコン層
１２ａ、１１２ 選択ゲート電極
１２ｂ ゲート電極
１３、１１３ ゲート分離絶縁膜（電荷蓄積膜、ＯＮＯ膜）
１４ シリコン層
１４ａ、１１４ 制御ゲート電極
１５、１１５ 不純物領域
１５ａ、１１５ａ ＬＤＤ領域
１６ シリコン窒化膜（保護絶縁膜）
１７、１１７ シリコン酸化膜（保護絶縁膜）
１８、１１８ シリサイド層
１９、１１９ シリサイド層
２０ａ、２０ｂ シリコン酸化膜
２１ 不純物領域
２１ａ ＬＤＤ領域
２２、２３ シリサイド層
３０ メモリセル領域
４０ 周辺回路領域
２１０ シリコン半導体基板
２１１ ゲート酸化膜
２１２ 絶縁ゲート構造
２１３ ＳｉＯＮ膜
２１４ 不純物拡散層
２１５ シリサイド層
ＭＧ メモリゲート
ＣＧ コントロールゲート
ＳＲ 電荷蓄積領域
ＢＬ ビット線
ＷＬ ワード線

Claims (9)

1. 半導体基板のチャネル領域の両側に形成された不純物領域と、
   前記チャネル領域上にゲート絶縁膜を介して形成された選択ゲート電極と、
   前記選択ゲート電極の両側面乃至チャネル領域の表面にゲート分離絶縁膜を介してサイドウォール状に形成された制御ゲート電極と、
   前記制御ゲート電極の側壁上を覆う保護絶縁膜と、
   前記選択ゲート電極上に形成されたシリサイド層と、
   を備え、
   前記保護絶縁膜は、少なくとも、前記制御ゲート電極の側壁上を覆うシリコン窒化膜と、前記シリコン窒化膜上を覆うシリコン酸化膜との２層構造となっていることを特徴とする半導体装置。
2. 前記シリコン酸化膜は、ＴＥＯＳ−ＮＳＧよりなることを特徴とする請求項１記載の半導体装置。
3. 前記シリコン窒化膜の膜厚は、前記選択ゲート電極と前記制御ゲート電極の高さの差の半分以下の厚さであることを特徴とする請求項１又は２記載の半導体装置。
4. 前記シリコン窒化膜の膜厚は、１０ｎｍ以上であることを特徴とする請求項３記載の半導体装置。
5. 前記シリコン酸化膜の膜厚は、最小膜厚となる箇所にて、前記選択ゲート電極と前記制御ゲート電極の高さの差の半分以上の厚さであることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記シリコン酸化膜の膜厚は、最小膜厚となる箇所にて、１０ｎｍ以上であることを特徴とする請求項５記載の半導体装置。
7. 前記シリコン窒化膜と前記シリコン酸化膜の合計の厚さは、前記選択ゲート電極と前記制御ゲート電極の高さの差以下であることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
8. 前記シリコン酸化膜の側壁の少なくとも一部を覆う第２シリコン酸化膜と、
   前記不純物領域上の前記第２シリコン酸化膜と隣接する領域に形成された第２シリサイド層と、
   を備えることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
9. 前記保護絶縁膜は、前記制御ゲート電極の側壁と前記シリコン窒化膜の間に介在した第２シリコン酸化膜を有することを特徴とする請求項１乃至８のいずれか一に半導体装置。

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