JP2009010230A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】浮遊ゲートの段差に起因する種々の問題を解決し、半導体メモリとしての特性劣化を簡便且つ確実に抑止して、高信頼性の半導体装置を実現する。
【解決手段】ダミーセル２０ａのダミー浮遊ゲート２３ａは、そのインターフェース部１２側における最外端の側面（端部２３ｂ）が緩斜面に形成されており、その傾斜角度が、当該ダミー浮遊ゲート２３ａの他方の側面及び浮遊ゲート２３における側面の傾斜角度よりも小さくなるように形成される。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に浮遊ゲートを備えた半導体メモリに適用して好適である。

従来より、電源を断っても記憶情報が保持される不揮発性の半導体メモリとして、例えば浮遊ゲート及び制御ゲートを有し、両者が誘電体膜を挟んで容量結合するＥＥＰＲＯＭや、浮遊ゲートを有さないＭＮＯＳ等が知られている。ＥＥＰＲＯＭの一種として、１つのメモリセルに１つのトランジスタを有し（１Ｔ１Ｃ型）、更なる集積化を可能とするいわゆるフラッシュメモリ等が汎用されている。

フラッシュメモリのメモリセル（トランジスタを除く）の概略構成を図１２に示す。この図１２は、例えば図１（ｂ）の線分Ｉ−Ｉに沿った断面に対応している。
図示の例では、シリコン基板１００上で素子分離構造、ここではＳＴＩ素子分離構造１０１で活性領域が画定されている。この活性領域上に、極薄のトンネル酸化膜１０２を介して、個々の島状に独立形成された浮遊ゲート１０３と、浮遊ゲート１０３の表面を覆う誘電体膜１０４と、帯状に延在し、複数の浮遊ゲート１０３上に誘電体膜１０４を介して形成された制御ゲート１０５が形成されており、浮遊ゲート１０３と制御ゲート１０５とが誘電体膜１０４により容量結合する。

制御ゲート１０５は、メモリセル部を超えて延在し、当該延在部分がメモリセル部の周囲に配されているその他の回路、例えばメモリセル部の制御回路やロジック回路（周辺回路）等と接続されるためのインターフェース部の一部とされている。

更に、制御ゲート１０５の抵抗値を低減させるために、制御ゲート１０５上に金属シリサイド膜１０６が形成され、これらを覆うように層間絶縁膜１０８が形成されている。
層間絶縁膜１０８内には、インターフェース部を構成する制御ゲート１０５の延在部分の上方に接続プラグ１０７がされており、制御ゲート１０５は接続プラグ１０７を介して延在部分の上方に配された配線１０９と接続されている。
特許文献１には、各浮遊ゲートの両側面にサイドウォール絶縁膜を形成し、制御ゲートの段差を緩和する旨が開示されている。また、特許文献２には、各浮遊ゲートの膜厚を調節することにより、制御ゲートの段差を緩和する旨が開示されている。

特開平２−１０８７５号公報 特開昭６３−１８６４７８号公報

図１２において、規則的に配設されてなる複数の浮遊ゲート１０３のうち、インターフェース部側の一端に位置するものは、浮遊ゲートとして十分な機能を果たすことが困難であるため、敢えて浮遊ゲートとして用いられず、いわゆるダミーパターン（以下、ダミーパターン１０３ａと称する。）とされる。従って、メモリセル部は、複数の浮遊ゲート１０３が配されてなる主メモリセル領域と、ダミーパターン１０３ａが配されてなるダミーセル領域とから構成される。

上記したように、制御ゲート１０５は、ダミーパターン１０３ａを超えてその他の回路へ向かって延在している。そのため、メモリセル部の最外端となるダミーパターン１０３ａの側面（端部１０３ｂ）の急峻な形状を反映して、制御ゲート１０５の当該側面の上方に相当する部分も急峻となる。このことに起因して、制御ゲート１０５上に形成される金属シリサイド膜１０６でこれに相当する部分もまた急峻となり、当該部分に図中円内に示すような金属シリサイド膜１０６の未形成部分１０６ａが生じてしまう。これにより、制御ゲート１０５が均一な抵抗とならずに所期の低抵抗が得られなくなり、半導体メモリとしての特性劣化を招来するという深刻な問題がある。

本発明は、上記の課題に鑑みてなされたものであり、浮遊ゲートの段差に起因する種々の問題を解決し、半導体メモリとしての特性劣化を簡便且つ確実に抑止して、高信頼性を実現する半導体装置及びその製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板の上方において、第１の方向に配列された複数の第１の導電膜と、複数の前記第１の導電膜を覆う第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の方向に帯状に延在する第２の導電膜とを備えた半導体装置の製造方法であって、前記半導体基板の上方に導電材料を堆積する工程と、前記導電材料をエッチングして複数の前記第１の導電膜を形成する工程と
を含み、複数の前記第１の導電膜のうち、一端に位置する前記第１の導電膜の外側の側面が、前記一端に位置する前記第１の導電膜の内側の側面よりも緩斜面となるように制御して前記エッチングを行う。

本発明の半導体装置は、半導体基板と、前記半導体基板の上方において、第１の方向に配列された複数の第１の導電膜と、前記複数の第１の導電膜を覆う第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の方向に帯状に延在する第２の導電膜とを含み、複数の前記第１の導電膜のうち、一端に位置する前記第１の導電膜の外側の側面の傾斜角度が、当該一端に位置する前記第１の導電膜の内側の側面の傾斜角度よりも小さい。

本発明によれば、浮遊ゲートの段差に起因する種々の問題を解決し、半導体メモリとしての特性劣化を抑止して、高信頼性の半導体装置を実現することができる。

−本発明の基本骨子−
本発明では、複数の浮遊ゲートのうち、少なくとも一端に位置する浮遊ゲート、例えばダミーパターンを、その最外端の側面の傾斜角度が、当該一端に位置するダミーパターンの他方の側面の傾斜角度よりも小さくなるように形成する。

浮遊ゲート及びダミーパターンをパターニング形成する際に、規則的に孤立して配列する浮遊ゲートは、隣接する浮遊ゲートとの距離が小さい、いわゆる密パターンを構成している。これに対して、ダミーパターンは、その最外端の側面には近接する構造物が存在しないことから、いわゆる疎パターンとなる。本発明では、このようなパターンの疎密を利用して、エッチング加工時の条件（主にエッチングガス）を工夫することにより、ダミーパターンの他方の側面及び他の浮遊ゲートにおける側面を急峻に加工すると共に、ダミーパターンの最外端の側面のみを緩斜面に形成する。

この構成により、ダミーパターンの他方の側面及び他の浮遊ゲートにおける側面を急峻に加工すると共に、ダミーパターンの最外端の側面のみが緩斜面に形成される。これに伴って、複数の浮遊ゲート及びダミーパターン上に（誘電体膜を介して）形成される制御ゲートでは、ダミーパターンの最外端の側面上に相当する部分の段差が緩和され、制御ゲート上に形成される金属シリサイド膜も未形成領域を生ぜしめることなく全体として均一に形成することができる。これにより、浮遊ゲートの段差に起因する、半導体メモリとしての特性劣化が抑止される。

−本発明を適用した具体的な実施形態−
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、半導体装置としていわゆるフラッシュメモリを開示する。

（フラッシュメモリの構成）
図１は、本実施形態によるフラッシュメモリの構成（トランジスタを除く）を示す概略平面図であり、（ｂ）は（ａ）内の楕円Ｃで囲む一部分を拡大して示す概略平面図である。
図２は図１（ｂ）の線分Ｉ−Ｉに沿った概略断面図である。

このフラッシュメモリでは、図１（ａ）に示すように、メモリチップ１が、メモリセル部１１と、メモリセル１１の周囲を囲むインターフェース部１２と、インターフェース部１２の周囲でメモリセル部１１と混載されるように配されてなるその他の回路１３と、縁部位に配された複数のパッド電極１４とを備えて構成されている。
その他の回路１３は、例えばメモリセル部１１の制御回路やロジック回路（周辺回路）等から構成されている。

メモリセル部１１は、図１（ａ），（ｂ）に示すように、複数のメモリセル２０がマトリクス状に配設されてなる主メモリセル領域１１ａと、当該メモリセル部１１をなす矩形のビットライン方向と平行な（ワードライン方向と垂直な）２辺に位置する各端部、即ちワードライン方向に配されたメモリセル２０の両端部に位置するようにダミーセル２０ａが配設されてなるダミーセル領域１１ｂとを備えて構成されている。

メモリセル部１１及びインターフェース部１２では、図１（ｂ）及び図２に示すように、シリコン基板１０上において素子分離構造、ここではＳＴＩ素子分離構造２１で活性領域が確定されている。この活性領域上に、極薄のトンネル絶縁膜２２を介して個々の島状に独立形成された浮遊ゲート２３と、浮遊ゲート２３の表面を覆う誘電体膜２４と、帯状に延在し、複数の浮遊ゲート２３上に誘電体膜２４を介し、隣接する浮遊ゲート２３間の凹部を埋め込むように形成された制御ゲート２５が形成されており、浮遊ゲート２３と制御ゲート２５とが誘電体膜２４により容量結合する。活性領域の浮遊ゲート２３の両側の部位には、不純物が導入されてなるソース／ドレイン領域３６が形成されている。

メモリセル２０は、シリコン基板１０上で、トンネル絶縁膜２２を介した浮遊ゲート２３と、浮遊ゲート２３上で誘電体膜２４を介した制御ゲート２５と、一対のソース／ドレイン領域３６とを備えて構成される。なお、図示の便宜上、メモリセル２０のトランジスタについては図示を省略する。
ダミーセル２０ａは、各制御ゲート２５の下方において、規則的に隣接配設される複数のメモリセル２０の両端（図２では一端のみを示す。）に配されており、浮遊ゲート２３の代わりにダミー浮遊ゲート２３ａが設けられる以外はメモリセル２０と同様の素子構成を採る。

更に、メモリセル部１１及びインターフェース部１２では、制御ゲート２５の抵抗値を低減させるために、制御ゲート２５上に金属シリサイド膜２６が形成され、これらを覆うように層間絶縁膜２８が形成されている。
層間絶縁膜２８には、インターフェース部１２を構成する制御ゲート２５の延在部分の上方に接続孔２８ａが形成され、この接続孔２８ａを導電材料で充填する接続プラグ２７が形成されており、制御ゲート２５は接続プラグ２７を介して延在部分の上方に配された配線２９と接続されている。配線２９は、その他の回路１３と接続されている。

ここで、ダミーセル２０ａのダミー浮遊ゲート２３ａは、図２に示すように、そのインターフェース部１２側における最外端の側面（端部２３ｂ）が緩斜面に形成されており、その傾斜角度が、当該ダミー浮遊ゲート２３ａの他方の側面及び浮遊ゲート２３における側面の傾斜角度よりも小さくなるように形成されている。

この傾斜角度は、水平面を基準（０°）として、水平面と対象となる面（ここでは側面）とのなす角度であり、ダミー浮遊ゲート２３ａの他方の側面及び浮遊ゲート２３両側面の傾斜角度は約９０°とされている。端部２３ｂの傾斜角度は、浮遊ゲート２３及びダミー浮遊ゲート２３ａの膜厚が４０ｎｍ〜１３０ｎｍ程度、隣接する浮遊ゲート２３間の距離が７０ｎｍ〜２４０ｎｍ程度であることや、端部２３ｂの上部に相当する部分でシリサイド膜２６の形成不具合を抑止できる程度に、端部２３ｂ上で制御ゲート２５を適度に緩やかに形成すること等を勘案して、端部２３ｂの傾斜角度が４０°〜８７°となるようにダミー浮遊ゲート２３ａを形成することが好適であり、ここでは例えば５５°とされる。

（フラッシュメモリの製造方法）
以下、上記の構成のフラッシュメモリの製造方法について説明する。
図３〜図１１は、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。
ここで、図３，図５、図６及び図９の各図において、（ａ）が平面図、（ｂ）が（ａ）の線分Ｉ−Ｉに沿った断面図をそれぞれ示す。図４は、図３（ａ）の線分Ｉ−Ｉに沿った断面に対応する断面図である。図９は、（ａ）が図３（ａ）の線分Ｉ−Ｉに沿った断面に対応する断面図、（ｂ）が図３（ａ）の線分ＩＩ−ＩＩに沿った断面に対応する断面図である。図７，図８，図１０，図１１の各図において、（ａ）が平面図、（ｂ）が（ａ）の線分Ｉ−Ｉに沿った断面図、（ｃ）が（ａ）の線分ＩＩ−ＩＩに沿った断面図をそれぞれ示す。更に図１０及び図１１では、（ｄ）が（ｂ）の矩形破線で囲む部分に対応する図１２の従来例の状態を示す。

先ず、図３に示すように、ＳＴＩ（shallow Trench Isolation）法によりＳＴＩ素子分離構造２１を形成した後、トンネル絶縁膜２２を形成する。
詳細には、先ず、シリコン基板１０の素子分離領域に分離溝１０ａを形成し、当該分離溝１０ａを埋め込むように絶縁膜、例えばシリコン酸化膜を堆積して、このシリコン酸化膜を例えば化学機械研磨（Chemical Mechanical Polishing）法により平坦化し、分離溝１０ａをシリコン酸化物で充填してなるＳＴＩ素子分離構造２１を形成する。このＳＴＩ素子分離構造２１により、シリコン基板１０上で活性領域が画定される。
次に、活性領域に、膜厚１０ｎｍ程度の薄い絶縁膜、ここではシリコン酸化膜からなるトンネル絶縁膜２２を形成する。

続いて、図４に示すように、多結晶シリコン膜３１を形成する。
詳細には、シリコン基板１０の全面に導電材料、ここでは多結晶シリコン膜３１を、例えばＣＶＤ法により膜厚４０ｎｍ〜１５０ｎｍ、ここでは９０ｎｍ程度に堆積する。

続いて、図５に示すように、レジストマスク３２を形成する。
詳細には、多結晶シリコン膜３１を覆うようにレジストを塗布し、図５（ａ）中の線分Ｉ−Ｉに直交する方向が長手方向となるストライプ形状に、フォトリソグラフィーによりレジストを加工し、レジストマスク３２を形成する。

続いて、図６に示すように、多結晶シリコン膜３１を加工する。
詳細には、レジストマスク３２を用いた異方性ドライエッチングにより多結晶シリコン膜３１ａを加工し、図６（ａ）中の線分Ｉ−Ｉに直交する方向（ビットライン方向）に多結晶シリコン膜３１が分断されてなる複数の多結晶シリコン膜３１ａを形成する。

ここで、複数の多結晶シリコン膜３１ａのうち、インターフェース部１２側における両端（ここでは一端のみを図示する。）に位置する多結晶シリコン膜３１ｂの長手方向に沿った最外端の側面（端部３１ｃ）が、多結晶シリコン膜３１ｂの他方の側面及び多結晶シリコン膜３１ａの両側面よりも傾斜角度が小さくなるように、異方性ドライエッチングを行う。端部３１ｃの傾斜角度は４０°〜８７°、例えば５５°が好適である。一方、多結晶シリコン膜３１ｂの他方の側面及び多結晶シリコン膜３１ａの両側面の傾斜角度は略９０°が好適である。

一般的に、異方性ドライエッチングにより側面が全て垂直面（傾斜角度が９０°）となるように多結晶シリコン膜を加工形成するには、エッチング条件を、例えば圧力を１０ｍＴ，ガス流量をＨＢｒ／Ｃｌ₂＝１２０／２０（ｓｃｃｍ）として、異方性ドライエッチングを行えば良い。

これに対して本実施形態では、上記のような傾斜角度となるように、多結晶シリコン膜３１ａ，３１ｂを同時形成すべく、ＨＢｒ及びＯ₂を含み、Ｏ₂の含有率が２％以上２５％以下とされた混合ガス、或いはＨＢｒ及びＮ₂を含み、Ｎ₂の含有率が２％以上２５％以下とされた混合ガスをエッチングガスとして用い、多結晶シリコン膜３１ａを異方性ドライエッチングする。前者の混合ガスを用いる場合には、エッチング条件を、例えば圧力を９ｍＴ，ガス流量をＨＢｒ／Ｃｌ₂／ＣＦ₄／Ｏ₂＝１２０／２０／２０／４（ｓｃｃｍ）として、異方性ドライエッチングを行う。一方、後者の混合ガスを用いる場合には、エッチング条件を、例えば圧力を９ｍＴ，ガス流量をＨＢｒ／Ｃｌ₂／ＣＦ₄／Ｎ₂＝１２０／２０／２０／６（ｓｃｃｍ）として、異方性ドライエッチングを行う。

続いて、図７に示すように、誘電体膜２４、多結晶シリコン膜４１、シリコン窒化膜３３、及びレジストマスク３４を順次形成する。
詳細には、先ず、レジストマスク３２を灰化処理等により除去した後、シリコン基板１０の全面に例えばＯＮＯ膜を例えば膜厚１５ｎｍ程度に形成し、誘電体膜２４を形成する。
次に、シリコン基板１０の全面に、ＣＶＤ法等により、導電材料、例えば膜厚１０ｎｍ程度の多結晶シリコン膜４１と、膜厚３０ｎｍ程度のシリコン窒化膜３３とを順次形成する。
次に、シリコン窒化膜３３を覆うようにレジストを塗布し、図７（ａ）中の線分Ｉ−Ｉに平行な方向が長手方向となるストライプ形状に、フォトリソグラフィーによりレジストを加工し、レジストマスク３４を形成する。

続いて、図８に示すように、シリコン窒化膜３３、多結晶シリコン膜４１、誘電体膜２４、及び多結晶シリコン膜３１ａ，３１ｂを加工する。
詳細には、レジストマスク３４を用いた異方性ドライエッチングにより、図８（ａ）中の線分Ｉ−Ｉに平行な方向（ワードライン方向）にそれぞれ分断するように、多結晶シリコン膜４１、誘電体膜２４、及び多結晶シリコン膜３１ａ，３１ｂを加工する。これにより、多結晶シリコン膜３１ａが各々孤立した形状の浮遊ゲート２３に、多結晶シリコン膜３１ｂが孤立した形状のダミー浮遊ゲート２３ａに、多結晶シリコン膜４１が線分Ｉ−Ｉに平行な方向に延在するストライプ形状の制御ゲート２５に、それぞれ加工形成される。このエッチングにおいては、例えば、ＨＢｒ、Ｃｌ₂、Ｏ₂及びＣＦ₄の混合ガスが用いられる。
レジストマスク３４は、灰化処理等により除去される。

続いて、図９に示すように、第１のシリコン酸化膜３５、ソース／ドレイン領域３６、第２のシリコン酸化膜３７、及びシリコン窒化膜３８を順次形成する。
詳細には、先ず、熱酸化により、浮遊ゲート２３及びダミー浮遊ゲート２３ａ、制御ゲート２５の両側面に第１のシリコン酸化膜３５を形成する。
次に、シリコン窒化膜３３及び制御ゲート２５をマスクとして、制御ゲート２５の両側で露出する活性領域に不純物、ここでは例えば砒素（Ａｓ）をイオン注入し、ソース／ドレイン領域３６を形成する（正確には、その後に適時行われるアニール処理によりイオン注入された不純物が活性化し、ソース／ドレイン領域３６が形成される。）。
次に、熱酸化により、第１のシリコン酸化膜３５を厚くするように第２のシリコン酸化膜３７を形成する。
次に、シリコン基板１０の全面に絶縁膜、ここではシリコン窒化膜３８をＣＶＤ法等により形成する。

続いて、図１０に示すように、サイドウォール絶縁膜３９を形成する。
詳細には、シリコン窒化膜３８の全面を異方性ドライエッチング（エッチバック）する。これにより、浮遊ゲート２３及びダミー浮遊ゲート２３ａ、制御ゲート２５の両側面（第２のシリコン酸化膜３７上）のみにシリコン窒化膜３８のシリコン窒化物を残し、サイドウォール絶縁膜３９を形成する。
このとき、当該エッチバックにより、制御ゲート２５の上面のシリコン窒化膜３３も除去され、当該上面が露出する。

ここで、図１２に示した従来のフラッシュメモリを作製する際には、図１０（ｄ）に示すように、ダミー浮遊ゲート１０３ａの両側面が浮遊ゲート１０３と同様に急峻（傾斜角度が略９０°）に形成されているため、当該形状を反映して制御ゲート１０５の当該側面の上方に相当する部分も急峻となり、この窪んだ部分にシリコン窒化膜３８のシリコン窒化物が一部残存してしまう（ＳｉＮの残渣４０として図示する。）という不都合が生じる。

これに対して本実施形態では、ダミー浮遊ゲート２３ａの端部２３ｂが緩やかに形成されているため、制御ゲート２５の端部２３ｂの上方に相当する部分も同様に緩やかとなる。従って、制御ゲート２５には窪み部分が生じることがなく、シリコン窒化物の一部残存の発生が抑止される。

続いて、図１１に示すように、制御ゲート２５の上面及びソース／ドレイン領域３６上に、金属シリサイド膜２６を形成する。
詳細には、サリサイドプロセスにより、制御ゲート２５の上面及びソース／ドレイン領域３６上に、金属シリサイド膜２６としてここではコバルト・シリサイド膜を形成する。
先ず、シリコン基板の全面に、シリサイド化が可能な金属、ここではコバルト（Ｃｏ）膜を例えばスパッタ法により堆積する。
次に、熱処理により、制御ゲート２５の上面及びソース／ドレイン領域３６のシリコンとコバルトとを反応させ、コバルト・シリサイド膜を形成する。そして、制御ゲート２５の上面及びソース／ドレイン領域３６上以外に存する未反応のコバルト膜をウェットエッチングにより除去する。これにより、制御ゲート２５の上面及びソース／ドレイン領域３６上に、コバルト・シリサイド膜である金属シリサイド膜２６を形成する。

ここで、図１２に示した従来のフラッシュメモリを作製する際には、図１１（ｄ）に示すように、ダミー浮遊ゲート１０３ａの両側面が浮遊ゲート１０３と同様に急峻（傾斜角度が略９０°）に形成されているため、当該形状を反映して制御ゲート１０５の当該側面の上方に相当する部分も急峻となる。このことに起因して、制御ゲート１０５上に形成される金属シリサイド膜１０６でこれに相当する部分もまた急峻となり、当該部分に図中円内に示すような金属シリサイド膜１０６の未形成部分１０６ａが生じてしまう。

これに対して本実施形態では、ダミー浮遊ゲート２３ａの端部２３ｂのみが緩やかに形成されており、制御ゲート２５の端部２３ｂの上方に相当する部分も同様に緩やかとなる。これに伴い、制御ゲート２５上に形成される金属シリサイド膜２６も同様に端部２３ｂの上方に相当する部分の段差が緩和され、制御ゲート２５上に形成される金属シリサイド膜２６を不連続な未形成領域を生ぜしめることなく全体として均一に形成することができる。

続いて、図２に示すように、層間絶縁膜２８、接続プラグ２７及び配線２９を順次形成する。
詳細には、先ず、シリコン基板１０の全面を覆うように、絶縁膜、ここではシリコン酸化膜をＣＶＤ法により例えば膜厚４００ｎｍに堆積し、層間絶縁膜２８を形成する。
次に、インターフェース部１２を構成する制御ゲート２５の延在部分（又はその上の金属シリサイド膜２６）の一部を露出させるように、層間絶縁膜２８に接続孔２８ａを形成する。

次に、接続孔２８ａを埋め込むように、層間絶縁膜２８上に導電材料、ここではタングステン（Ｗ）を堆積する。そして、このタングステンをＣＭＰにより層間絶縁膜２８の表面が露出するまで研磨し、接続孔２８ａをタングステンで充填する接続プラグ２７を形成する。
次に、接続プラグ２７上を含む層間絶縁膜２８上に導電材料、例えばアルミニウム（Ａｌ）合金を堆積し、このアルミニウム合金をフォトリソグラフィー及びドライエッチングにより加工して、接続プラグ２７を介して制御ゲート２５と電気的に接続されてなる配線２９を形成する。
次に、配線２９を埋め込むように、再び層間絶縁膜２８を形成する。

しかる後、上層配線や層間絶縁膜の形成等の諸工程を経て、フラッシュメモリを完成させる。

以上説明したように、本実施形態によれば、ダミー浮遊ゲート２３ａの段差に起因する種々の問題を解決し、半導体メモリとしての特性劣化を簡便且つ確実に抑止して、高信頼性のフラッシュメモリを実現することができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）半導体基板と、
前記半導体基板の上方において、第１の方向に配列された複数の第１の導電膜と、
複数の前記第１の導電膜を覆う第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の方向に帯状に延在する第２の導電膜と
を備えた半導体装置の製造方法であって、
前記半導体基板の上方に導電材料を堆積する工程と、
前記導電材料をエッチングして複数の前記第１の導電膜を形成する工程と
を含み、
複数の前記第１の導電膜のうち、一端に位置する前記第１の導電膜の外側の側面が、前記一端に位置する前記第１の導電膜の内側の側面よりも緩斜面となるように制御して前記エッチングを行うことを特徴とする半導体装置の製造方法。

（付記２）ＨＢｒ及びＯ₂を含む混合ガスを用いて、前記エッチングを行うことを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）前記ＨＢｒ及びＯ₂を含む混合ガスのＯ₂の含有率が２％以上２５％以下であることを特徴とする付記２に記載の半導体装置の製造方法。

（付記４）ＨＢｒ及びＮ₂を含む混合ガスを用いて、前記エッチングを行うことを特徴とする付記１に記載の半導体装置の製造方法。

（付記５）前記ＨＢｒ及びＮ₂を含む混合ガスのＮ₂の含有率が２％以上２５％以下であることを特徴とする付記２に記載の半導体装置の製造方法。

（付記６）前記導電材料を、４０ｎｍ以上１５０ｎｍ以下の膜厚に形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。

（付記７）前記一端に位置する前記第１の導電膜の前記外側の側面の傾斜角度が４０°以上８７°以下となるように形成することを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。

（付記８）前記第の導電膜上に金属シリサイド膜を形成することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。

（付記９）前記第２の導電膜を、隣接する前記第１の導電膜間に形成された凹部を埋め込むように形成することを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）前記第２の導電膜を、前記一端に位置する前記第１の導電膜を越えて第１の方向に延在するように形成することを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。

（付記１１）前記第１の導電膜の側面にサイドウォール絶縁膜を形成することを特徴とする付記１〜１０のいずれか１項に記載の半導体装置の製造方法。

（付記１２）半導体基板上に第１の多結晶シリコン膜を堆積する工程と、
前記第１の多結晶シリコン膜を、ＨＢｒ及びＯ₂を含む混合ガス、又はＨＢｒ及びＮ₂を含む混合ガスを用いてエッチングして、複数の浮遊ゲートを形成する工程と、
前記複数の浮遊ゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の多結晶シリコン膜を堆積する工程と、
前記第２の多結晶シリコン膜をエッチングして、制御ゲートを形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記１３）前記エッチングに、前記ＨＢｒ及びＯ₂を含む混合ガスを用いる場合には、Ｏ₂の含有率が２％以上２５％以下であり、前記ＨＢｒ及びＮ₂を含む混合ガスを用いる場合には、Ｎ₂の含有率が２％以上２５％以下であることを特徴とする付記１２に記載の半導体装置の製造方法。

（付記１４）半導体基板と、
前記半導体基板の上方において、第１の方向に配列された複数の第１の導電膜と、
前記複数の第１の導電膜を覆う第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の方向に帯状に延在する第２の導電膜と
を含み、
複数の前記第１の導電膜のうち、一端に位置する前記第１の導電膜の外側の側面の傾斜角度が、当該一端に位置する前記第１の導電膜の内側の側面の傾斜角度よりも小さいことを特徴とする半導体装置。

（付記１５）前記一端に位置する前記第１の導電膜は、その前記外側の側面の傾斜角度が４０°以上８７°以下であることを特徴とする付記１４に記載の半導体装置。

（付記１６）前記第２の導電膜上に形成されてなる金属シリサイド膜を更に含むことを特徴とする付記１４又は１５に記載の半導体装置。

（付記１７）前記第２の導電膜は、隣接する前記第１の導電膜間に形成された凹部を埋め込むように形成されていることを特徴とする付記１４〜１６のいずれか１項に記載の半導体装置。

（付記１８）前記第２の導電膜は、前記一端に位置する前記第１の導電膜を越えて前記第１の方向に延在することを特徴とする付記１４〜１７のいずれか１項に記載の半導体装置。

（付記１９）前記第１の導電膜の側面に形成されたサイドウォール絶縁膜を更に含むことを特徴とする付記１４〜１８のいずれか１項に記載の半導体装置。

（付記２０）前記第１の導電膜は浮遊ゲートであり、前記第２の導電膜は制御ゲートであり、前記一端に位置する前記第１の導電膜はダミー浮遊ゲートであることを特徴とする付記１４〜１９のいずれか１項に記載の半導体装置。

本実施形態によるフラッシュメモリの構成（トランジスタを除く）を示す概略平面図である。 図１（ｂ）の線分Ｉ−Ｉに沿った概略断面図である。 本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図３に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図４に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図５に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図６に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図７に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図８に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図９に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 図１０に引き続き、本実施形態によるフラッシュメモリ（トランジスタを除く）の製造方法を工程順に示す概略図である。 フラッシュメモリのメモリセル（トランジスタを除く）の概略構成を示す断面図である。

符号の説明

１ メモリチップ
１０ シリコン基板
１１ メモリセル部
１１ａ 主メモリセル領域
１１ｂ ダミーセル領域
１２ インターフェース部
１３ その他の回路
１４ パッド電極
２１ ＳＴＩ素子分離構造
２２ トンネル絶縁膜２２
２３ 浮遊ゲート
２３ａ ダミー浮遊ゲート
２４ 誘電体膜
２５ 制御ゲート
２６ 金属シリサイド膜
２７ 接続プラグ
２８ 層間絶縁膜
２８ａ 接続孔
２９ 配線
３１，３１ａ，３１ｂ,４１
３２,３４ レジストマスク
３３，３８ シリコン窒化膜
３５ 第１のシリコン酸化膜
３６ ソース／ドレイン領域
３７ 第２のシリコン酸化膜
３９ サイドウォール絶縁膜
４０ ＳｉＮの残渣

Claims (10)

1. 半導体基板と、
   前記半導体基板の上方において、第１の方向に配列された複数の第１の導電膜と、
   複数の前記第１の導電膜を覆う第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記第１の方向に帯状に延在する第２の導電膜と
   を備えた半導体装置の製造方法であって、
   前記半導体基板の上方に導電材料を堆積する工程と、
   前記導電材料をエッチングして複数の前記第１の導電膜を形成する工程と
   を含み、
   複数の前記第１の導電膜のうち、一端に位置する前記第１の導電膜の外側の側面が、前記一端に位置する前記第１の導電膜の内側の側面よりも緩斜面となるように制御して前記エッチングを行うことを特徴とする半導体装置の製造方法。
2. ＨＢｒ及びＯ₂を含む混合ガスを用いて、前記エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. ＨＢｒ及びＮ₂を含む混合ガスを用いて、前記エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記一端に位置する前記第１の導電膜の前記外側の側面の傾斜角度が４０°以上８７°以下となるように形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第の導電膜上に金属シリサイド膜を形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 半導体基板上に第１の多結晶シリコン膜を堆積する工程と、
   前記第１の多結晶シリコン膜を、ＨＢｒ及びＯ₂を含む混合ガス、又はＨＢｒ及びＮ₂を含む混合ガスを用いてエッチングして、複数の浮遊ゲートを形成する工程と、
   前記複数の浮遊ゲート上に絶縁膜を形成する工程と、
   前記絶縁膜上に第２の多結晶シリコン膜を堆積する工程と、
   前記第２の多結晶シリコン膜をエッチングして、制御ゲートを形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
7. 前記エッチングに、前記ＨＢｒ及びＯ₂を含む混合ガスを用いる場合には、Ｏ₂の含有率が２％以上２５％以下であり、前記ＨＢｒ及びＮ₂を含む混合ガスを用いる場合には、Ｎ₂の含有率が２％以上２５％以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 半導体基板と、
   前記半導体基板の上方において、第１の方向に配列された複数の第１の導電膜と、
   前記複数の第１の導電膜を覆う第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記第１の方向に帯状に延在する第２の導電膜と
   を含み、
   複数の前記第１の導電膜のうち、一端に位置する前記第１の導電膜の外側の側面の傾斜角度が、当該一端に位置する前記第１の導電膜の内側の側面の傾斜角度よりも小さいことを特徴とする半導体装置。
9. 前記一端に位置する前記第１の導電膜は、その前記外側の側面の傾斜角度が４０°以上８７°以下であることを特徴とする請求項８に記載の半導体装置。
10. 前記第２の導電膜上に形成されてなる金属シリサイド膜を更に含むことを特徴とする請求項８又は９に記載の半導体装置。

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