JP2010186773A - 半導体集積回路 - Google Patents
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Abstract
【課題】マスクROMを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。
【解決手段】この半導体集積回路は、マスクROMを内蔵した半導体集積回路であって、該マスクROMが、第1の方向において隣接する2つのNチャネルトランジスタのソースが共通化され、第1の方向と直交する第2の方向において隣接する複数のNチャネルトランジスタのソースが分離されているようにした複数のメモリセルと、各々のポリシリコンが第2の方向に並んだ1行のメモリセルに含まれている全てのNチャネルトランジスタのゲートを構成すると共に、所定の位置において第1の方向及び第1の方向と反対の方向に凸部を有するようにした複数のワード線とを具備する。
【選択図】図3
【解決手段】この半導体集積回路は、マスクROMを内蔵した半導体集積回路であって、該マスクROMが、第1の方向において隣接する2つのNチャネルトランジスタのソースが共通化され、第1の方向と直交する第2の方向において隣接する複数のNチャネルトランジスタのソースが分離されているようにした複数のメモリセルと、各々のポリシリコンが第2の方向に並んだ1行のメモリセルに含まれている全てのNチャネルトランジスタのゲートを構成すると共に、所定の位置において第1の方向及び第1の方向と反対の方向に凸部を有するようにした複数のワード線とを具備する。
【選択図】図3
Description
本発明は、一般に、マスクROM(リードオンリーメモリ)を内蔵した半導体集積回路に関し、特に、半導体集積回路におけるマスクROMのレイアウトに関する。
マスクROMのメモリセルアレイに含まれている各々のメモリセルは、1つのトランジスタ(以下においては、NチャネルMOSトランジスタとする)によって構成されており、各トランジスタのゲートにはワード線が接続され、各トランジスタのソースには電源電位VSS(一般的には、接地電位)が接続される。例えば、各トランジスタのドレインをビット線に接続するか否かによって、データ「1」又は「0」が格納される。
図7は、従来のマスクROMのレイアウトを示す図である。図7においては、半導体基板内に形成され、各トランジスタのソース及びドレインとなる不純物拡散領域31と、半導体基板上に絶縁膜を介して形成され、ワード線の一部及び各トランジスタのゲートとなるポリシリコン32と、不純物拡散領域31又はポリシリコン32とメタル配線層とを接続するためのコンタクト33〜35と、電源電位VSSとなる不純物拡散領域と半導体基板とを接続するためのタップ36とが示されている。
例えば、トランジスタQN21のドレインには、ビット線コンタクト33が接続されており、トランジスタQN22のドレインには、ビット線コンタクト34が接続されている。各ビット線は、メタル配線層において、第1の方向(図中のY軸方向)に形成される。また、第1の方向に隣接する2つのトランジスタQN21及びQN22のソースが共通化されており、さらに、第1の方向と直交する第2の方向(図中のX軸方向)に隣接する複数のトランジスタのソースが、連続して共通化されている。それらのトランジスタのソースは、タップ36上に形成されたコンタクトを介して、電源電位VSSを供給するメタル配線に接続される。
このマスクROMにおいては、第2の方向において、8ビット分のメモリセル毎にポリシリコン32が分離されており、ポリシリコン32とメタル配線層におけるワード線とを接続するためのワード線コンタクト35が、8ビット分のメモリセル毎に配置されている。そのために、隣接する2つのメモリセル間の間隔が広くなるので、それによって生じるスペースを利用して、半導体基板の電位を固定するためのタップ36が設けられている。しかしながら、そのような配置によれば、メモリセルアレイのレイアウト面積が増加してしまう。
ところで、ステッパを用いてフォトマスクからウエハにパターンを転写する際に、パターンが疎になっている領域(疎部)とパターンが密集している領域(密部)とが混在していると、精度良くパターンを転写することができないという問題が生じている。これは、紫外線や電子線等の露光光の波長とパターン密度との関係によって生じる光近接効果に起因するものである。
光近接効果とは、露光光の干渉やフォトマスク等の被照射材料における後方散乱によって、近接した透過光の光強度分布が歪んでしまい、疎部と密部との間においてパターンの寸法差が生じたり、パターン端部の形状が歪む現象のことをいう。光近接効果により、パターンの線幅が、疎部においては密部におけるよりも細くなる傾向がある。疎部と密部とにおける線幅の差は、デザインルールの微細化に伴ってますます顕著になっている。
図8は、従来のマスクROMのレイアウトの一部を拡大して示す図である。図8の(a)においては、不純物拡散領域31及びポリシリコン32が示されている。不純物拡散領域31のパターンには、パターンが疎になっている領域(疎部)と、パターンが密集している領域(密部)との両方が含まれている。その結果、理想的には、図8の(a)に示すような不純物拡散領域31が形成されるはずであるが、実際には、光近接効果によって、図8の(b)に示すような不純物拡散領域31aが形成されてしまう。
即ち、従来のマスクROMのレイアウトにおいては、第2の方向に隣接する複数のトランジスタのソースを共通としているので、半導体集積回路の製造プロセスにおける光近接効果によって不純物拡散領域の形状が丸まり、ゲート幅が大きくなって、トランジスタのリーク電流が増加する。
また、不純物拡散領域とポリシリコンとが併走して設けられているので、マスクずれによって両者の領域が重なるとポリシリコンの下側に不純物がドープされなくなり、第2の方向に隣接する複数のトランジスタのソースを連結して電源電位VSSを供給する不純物拡散領域の抵抗値が高くなって、不純物拡散領域とポリシリコンとの間の容量との間で時定数を持ち、読み出し動作の高速化が妨げられてしまう。
関連する技術として、特許文献1には、ビット線間のカップリング容量を低減して誤動作を削減することを目的とする半導体記憶装置が開示されている。この半導体記憶装置は、マトリクス状に配列された複数のメモリセルと、それぞれ縦方向に配列されたメモリセルに沿って延びる複数のビット線とを有して構成され、各ビット線が上層の配線部と下層の配線部とを有し、隣接するビット線間では互いに隣接する部位において異なる層の配線部が配置されることを特徴とする。
しかしながら、特許文献1においては、図7及び図8に示すのと同様に、横方向(図7及び図8におけるX軸方向)に隣接する複数のメモリセルのトランジスタのソースが共通とされているので、上記と同じ問題が発生する。
そこで、上記の点に鑑み、本発明は、マスクROMを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減することを目的とする。
以上の課題を解決するため、本発明の1つの観点に係る半導体集積回路は、マスクROMを内蔵した半導体集積回路であって、該マスクROMが、(i)半導体基板内に形成された不純物拡散領域を有する複数のNチャネルトランジスタをそれぞれ含む複数のメモリセルであって、第1の方向において隣接する2つのNチャネルトランジスタのソースが共通化され、第1の方向と直交する第2の方向において隣接する複数のNチャネルトランジスタのソースが分離されている、複数のメモリセルと、(ii)半導体基板上に絶縁膜を介して形成された複数のポリシリコンをそれぞれ含む複数のワード線であって、各々のポリシリコンが、第2の方向に並んだ1行のメモリセルに含まれている全てのNチャネルトランジスタのゲートを構成すると共に、所定の位置において第1の方向及び第1の方向と反対の方向に凸部を有する、複数のワード線とを具備する。
ここで、各々のポリシリコンが、第2の方向に並んだ1行の両端のメモリセルに隣接する領域において、第1の方向及び第1の方向と反対の方向に凸部を有するようにしても良い。また、マスクROMが、第2の方向に並んだ1行の両端のメモリセルに隣接する領域における各々のポリシリコンの凸部の外側に設けられたダミーセルをさらに具備することが望ましい。さらに、各々のポリシリコンが、ダミーセルの不純物拡散領域の外側に延在していることが望ましい。
本発明の1つの観点によれば、第2の方向において隣接する複数のNチャネルトランジスタのソースを分離すると共に、第2の方向に並んだ1行のメモリセルに含まれている全てのNチャネルトランジスタのゲートを構成するように各々のポリシリコンを形成することにより、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減することができる。
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクROMのメモリセルアレイの構成を示す回路図である。図1においては、8行×8列のメモリセルと、8本のワード線WL0〜WL7と、8本のビット線BL0〜BL7とが示されている。
図1は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクROMのメモリセルアレイの構成を示す回路図である。図1においては、8行×8列のメモリセルと、8本のワード線WL0〜WL7と、8本のビット線BL0〜BL7とが示されている。
各メモリセルは、1つのNチャネルMOSトランジスタを含んでいる。各トランジスタのゲートにはワード線が接続され、各トランジスタのソースには電源電位VSS(一般的には、接地電位)が接続される。ここで、各トランジスタのドレインをビット線に接続するか否かによって、データ「1」又は「0」が格納される。あるいは、各トランジスタの不純物拡散領域に不純物をドープするか否かによって、データ「1」又は「0」を格納するようにしても良い。
本実施形態においては、複数の層間絶縁膜をそれぞれ介して形成される複数のメタル配線層間において、メモリセルのトランジスタのドレインをビット線に接続するために層間絶縁膜にビアホールを形成するか否かによって、データ「1」又は「0」が格納される。ビアホールには、下層の配線パターンと上層の配線パターンとを接続するためのコンタクトが形成される。
様々なデータを格納する機種を短期間で製造するためには、なるべく上層においてビアホールの形成を変更することが望ましい。例えば、4層の層間絶縁膜をそれぞれ介して4層のメタル配線層を形成する場合には、第3層目のメタル配線層の配線パターンと第4層目のメタル配線層の配線パターンとを接続するために第4層目の層間絶縁膜にビアホールを形成するか否かが変更される。
図2は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクROMの行デコーダの構成を示す回路図である。この行デコーダは、3ビットのアドレス信号を入力する3入力のNAND回路1と、インバータ2及び3と、8系統の回路ブロック4とによって構成される。
回路ブロック4は、8ビットのアドレス信号の内の1ビットをゲートに入力するNチャネルMOSトランジスタQN1及びPチャネルMOSトランジスタQP1と、トランジスタQN1のソース又はトランジスタQP1のドレインから出力される信号を反転するインバータINVと、インバータINVの出力端子から出力される信号を反転してインバータINVの入力端子に帰還させるPチャネルMOSトランジスタQP2とを含んでいる。
トランジスタQN1のドレインはインバータ3の出力端子に接続されており、トランジスタQP1のソースは電源電位VDDに接続されている。また、トランジスタQP2のゲートはインバータINVの出力端子に接続されており、ソースは電源電位VDDに接続されており、ドレインはインバータINVの入力端子に接続されている。
NAND回路1に入力される3ビットのアドレス信号の全てがハイレベルになると、インバータ3の出力信号がローレベルに活性化されて、回路ブロック4に入力される8ビットのアドレス信号に従って、ワード線WL0〜WL7のいずれかが選択される。
例えば、図中最上段の回路ブロック4に入力されるアドレス信号がハイレベルであるときには、トランジスタQN1がオン状態となり、トランジスタQP1がオフ状態となる。その結果、インバータINVの入力端子がローレベルとなり、インバータINVの出力端子(ワード線WL7)がハイレベルに活性化される。
なお、図中最上段の回路ブロック4に入力されるアドレス信号がローレベルであるときには、トランジスタQN1がオフ状態となり、トランジスタQP1がオン状態となる。その結果、インバータINVの入力端子がハイレベルとなり、インバータINVの出力端子(ワード線WL7)がローレベルに非活性化される。
一方、NAND回路1に入力される3ビットのアドレス信号のいずれかがローレベルになると、インバータ3の出力信号がハイレベルに非活性化されて、ワード線WL0〜WL7のいずれも選択されない。
例えば、図中最上段の回路ブロック4に入力されるアドレス信号がハイレベルであるときには、トランジスタQN1がオン状態となり、トランジスタQP1がオフ状態となる。その結果、インバータINVの入力端子がハイレベルとなり、インバータINVの出力端子(ワード線WL7)がローレベルに非活性化される。
図3及び図4は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクROMのレイアウトを示す図である。図3は、行デコーダ側におけるマスクROMのレイアウトを示しており、図4は、行デコーダの反対側におけるマスクROMのレイアウトを示している。
図3においては、半導体基板内に形成され、各メモリセルを構成するNチャネルMOSトランジスタのソース及びドレインとなる不純物拡散領域11と、半導体基板上に絶縁膜を介して形成され、ワード線の一部及び各トランジスタのゲートとなるポリシリコン12と、ポリシリコン12に形成されたアンカー13と、不純物拡散領域11又はポリシリコン12とメタル配線層とを接続するためのコンタクト14〜17と、電源電位VSSとなる不純物拡散領域と半導体基板とを接続するためのタップ18とが示されている。
例えば、トランジスタQN11のドレインには、ビット線コンタクト14が接続されており、トランジスタQN12のドレインには、ビット線コンタクト15が接続されている。各ビット線は、メタル配線層において、第1の方向(図中のY軸方向)に形成される。また、第1の方向に隣接する2つのトランジスタQN11及びQN12のソースが共通化されている。トランジスタQN11及びQN12の共通ソースには、メタル配線層から電源電位VSSを供給するコンタクト16が接続されている。
各ワード線は、ポリシリコン12と、メタル配線層において第1の方向と直交する第2の方向(図中のX軸方向)に形成された配線パターンとを含んでいる。各々のポリシリコン12は、第2の方向に並んだ1行のメモリセルに含まれている全てのNチャネルトランジスタのゲートを構成する。また、各々のポリシリコン12が、所定の位置において第1の方向の正の向きと不の向きとに凸部を有することにより、アンカー13が形成されている。
ここで、第1の方向と直交する第2の方向において隣接する複数のNチャネルトランジスタのソースは分離されている。第2の方向において隣接する複数のNチャネルトランジスタのソースが分離されていることにより、半導体集積回路の製造プロセスにおいて、光近接効果の影響を受け難くなる。
図5は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクROMのレイアウトの一部を拡大して示す図である。図5の(a)においては、不純物拡散領域11及びポリシリコン12が示されている。理想的には、図5の(a)に示すような不純物拡散領域11が形成されるはずであるが、実際には、光近接効果によって、図5の(b)に示すような不純物拡散領域11aが形成されてしまう。
しかしながら、本実施形態におけるマスクROMのレイアウトにおいては、第2の方向に隣接する複数のトランジスタのソースが分離されているので、ゲート幅が大きくなり難く、トランジスタのリーク電流が増加しない。また、電源電位VSSの供給はメタル配線を介して行われるので、従来のマスクROMのレイアウトにおけるように、マスクずれによって、トランジスタのソースに電源電位VSSを供給する不純物拡散領域の抵抗値が高くなることもない。
本実施形態によれば、電源電位VSSを供給するメタル配線の抵抗値と、ポリシリコンと不純物拡散領域との間の容量との間で形成される時定数が十分小さいので、読み出し動作の高速化が妨げられることはない。従って、各々のポリシリコン12を、第2の方向に並んだ1行のメモリセルの全てに渡って延在させることが可能となった。その結果、図3と図7とを比較すれば明らかなように、第2の方向のレイアウト寸法が短縮されている。
また、アンカー13は、第2の方向に並んだ1行のメモリセルの両端に隣接する領域に少なくとも形成されることが望ましい。本実施形態においては、第2の方向において16ビット分のメモリセル毎にアンカー13が配置されている。所定の間隔でアンカー13を配置することにより、半導体集積回路の製造プロセスにおいて、長い直線部を有するポリシリコン12が倒れることを防止できる。
図3及び図4に示すように、アンカー13は、トランジスタのソース側(内側)とトランジスタのドレイン側(外側)とで異なる大きさの凸部を有している。外側の凸部には、併走するメタル配線にポリシリコン12を接続するためのコンタクト17が形成されている。アンカー13の形状が上下非対称となっているのは、コンタクト17の位置を外側に寄せることにより、メタル配線層において、電源電位VSSを供給する配線とコンタクト17との間のスペースを確保するためである。
図6は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクROMの第1層目のメタル配線層のレイアウトの一部を拡大して示す図である。図6には、図3に示すトランジスタQN11のドレインに接続されたコンタクト14と、図3に示すトランジスタQN12のドレインに接続されたコンタクト15と、図3に示すトランジスタQN11及びQN12の共通ソースに接続されたコンタクト16と、それらの上にそれぞれ形成された配線パターン21〜23が示されている。
配線パターン21及び22は、第2の方向よりも第1の方向に伸びた縦長形状を有している。これは、第2の方向に隣接する2つのメモリセル間における配線間容量によるクロストークを低減するためである。一方、第1の方向において配線パターン21及び22が隣接するのは、電源電位VSSを供給する配線パターン23、又は、読み出し時に同時に動作しない他の行のメモリセルの配線パターンであるので、第1の方向における配線間容量の影響は受け難い。
再び図3及び図4を参照すると、第2の方向に並んだ1行の両端のメモリセルに隣接する領域におけるアンカー13の外側には、ダミーセルが設けられている。このようにダミーセルを設けることにより、半導体集積回路の製造プロセスにおいて、第2の方向に並んだ1行の両端のメモリセルの形状が変形することを防止している。
ダミーセルにおいては、各々のポリシリコン12が、ダミーセルの不純物拡散領域の外側に所定の長さだけ延在している。これにより、製造プロセスにおける縮退によってポリシリコン12の長さが減少しても、ポリシリコン12が不純物拡散領域の外側に届くようにしている。
また、第2の方向において、メモリセルの行と並行して、半導体基板の電位を固定するためのタップ18の行が形成されている。半導体基板の周囲にも複数のタップが形成されるので、メモリセル領域にタップを形成する必要性は必ずしもないが、例えば、512行のメモリセルの間に3行程度のタップ18を配置することにより、半導体基板の抵抗値を大幅に下げて半導体基板の電位を安定化することができる。
1 NAND回路、 2、3 インバータ、 4 回路ブロック、 11 不純物拡散領域、 12 ポリシリコン、 13 アンカー、 14〜17 コンタクト、 18 タップ、 21〜23 配線パターン、 WL0〜WL7 ワード線、 B0〜B7 ビット線、 QP1〜QP2 PチャネルMOSトランジスタ、 QN1〜QN12 NチャネルMOSトランジスタ
Claims (4)
- マスクROM(リードオンリーメモリ)を内蔵した半導体集積回路であって、前記マスクROMが、
半導体基板内に形成された不純物拡散領域を有する複数のNチャネルトランジスタをそれぞれ含む複数のメモリセルであって、第1の方向において隣接する2つのNチャネルトランジスタのソースが共通化され、第1の方向と直交する第2の方向において隣接する複数のNチャネルトランジスタのソースが分離されている、前記複数のメモリセルと、
前記半導体基板上に絶縁膜を介して形成された複数のポリシリコンをそれぞれ含む複数のワード線であって、各々のポリシリコンが、第2の方向に並んだ1行のメモリセルに含まれている全てのNチャネルトランジスタのゲートを構成すると共に、所定の位置において第1の方向及び第1の方向と反対の方向に凸部を有する、前記複数のワード線と、
を具備する、半導体集積回路。 - 前記各々のポリシリコンが、第2の方向に並んだ1行の両端のメモリセルに隣接する領域において、第1の方向及び第1の方向と反対の方向に凸部を有する、請求項1記載の半導体集積回路。
- 前記マスクROMが、第2の方向に並んだ1行の両端のメモリセルに隣接する領域における前記各々のポリシリコンの凸部の外側に設けられたダミーセルをさらに具備する、請求項2記載の半導体集積回路。
- 前記各々のポリシリコンが、前記ダミーセルの不純物拡散領域の外側に延在している、請求項3記載の半導体集積回路。
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130823 |
|
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