KR20010021446A

KR20010021446A - 더미 셀을 이용한 셀 어레이 특성을 유지하면서, 최소의셀 어레이 면적으로 구성된 반도체 장치

Info

Publication number: KR20010021446A
Application number: KR1020000050242A
Authority: KR
Inventors: 홋따미쯔히로
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-08-30
Filing date: 2000-08-29
Publication date: 2001-03-15
Also published as: US6376884B1; KR100430206B1; JP3274664B2; JP2001068636A

Abstract

반도체 장치는 셀 및 더미 셀을 포함한다. 상기 셀은 제2 도전형의 반도체 영역 내에 형성된 제1 도전형의 확산층을 갖는다. 제2 도전형은 제1 도전형과 반대이다. 상기 더미 셀은 반도체 영역 내에 형성된 제2 도전형의 더미 확산층을 갖는다. 상기 더미 셀은 상기 셀에 인접한다.

Description

더미 셀을 이용한 셀 어레이 특성을 유지하면서, 최소의 셀 어레이 면적으로 구성된 반도체 장치{SEMICONDUCTOR APPARATUS, WHICH IS CONSTITUTED IN MINIMUM CELL ARRAY AREA, WHILE CELL ARRAY PROPERTY IS MAINTAINED IN WHICH DUMMY CELL IS USED}

본 발명은 반도체 장치에 관한 것으로 특히 셀 어레이 외측에 더미 셀을 갖는 CMOS형 SRAM(Static Random Access Memory)에 관한 것이다.

이하, 통상의 반도체 메모리의 메모리 셀 어레이 및 그 주변에 대한 전형적인 구성에 대하여 설명한다. 반도체 메모리에는 복수의 메모리 셀 어레이 및 복수의 주변 회로가 제공된다. 메모리 셀 어레이에서, 정보를 저장하기 위한 메모리 셀이 라인 및 행에 연속적으로 배열된다. 주변 회로는 감지 증폭기, 어드레스 디코더, 그들의 구동 회로 등으로 구성된다.

메모리 셀 어레이는 반도체 메모리 내의 대부분의 칩 면적을 차지한다. 따라서, 칩 면적을 줄이기 위해서, 메모리 셀은 제조 공정의 최소 가공 치수에 근접한 미세 치수 정밀도로 고집적되어 있다. 메모리 셀 어레이와 주변 회로 사이의 경계에서는 메모리 셀 어레이를 형성하는 데 사용되는 마스크 패턴의 광학적인 연속성이 상실된다.

이 때문에, 메모리 셀 어레이의 내측에서 마스크 패턴을 보면, 경계에서는 조밀한 마스크 패턴에서 거친 마스크 패턴으로 이행된다. 따라서, 레지스트에 의해 수신된 노출 강도는 거칠기와 밀도간의 차이에 따라 다르다. 이는 레지스트 패턴으로 형성된 패턴들간에 차이가 생기게 한다. 예를 들면, MOS 트랜지스터의 게이트 전극, 소스 및 드레인 확산층, 및 접속 홀의 직경은 메모리 셀 어레이의 내측과 주변 회로의 경계에 인접한 메모리 셀 어레이의 단부 사이에서 상이한 치수로 각각 제조된다.

노출 및 확산 조건의 변동 이유에 대하여 더욱 상세히 설명한다. 메모리 셀 어레이의 단부에서의 메모리 셀의 각각의 패턴들은 복잡하고 미세하다. 그러나, 메모리 셀에 비해, 메모리 셀 어레이의 단부에 인접한 주변 회로의 패턴은 미세하지 않다. 따라서, 메모리 셀 어레이의 단부에 인접한 주변 회로에서는, 레지스트 노출시 광에 대한 우회 및 반사 등의 규칙성이 메모리 셀 어레이의 내부와 다르다. 이러한 차이 때문에, 레지스트막은 패턴에 따라 정밀하게 노출될 수 없다. 따라서, 극단의 경우, 패턴 파괴에 의해 생긴 결함이 메모리 셀 어레이의 단부에서의 메모리 셀에 포함된다. 이는 칩의 수율 저하를 일으킨다.

통상, 메모리 셀과 형상이 동일하고 저장 동작을 행하지 않는 하나 이상의 더미 셀이 상기한 문제점을 회피하기 위해 메모리 셀 어레이의 단부에 배치된다. 따라서, 저장 동작을 수행하기 위한 메모리 셀의 패턴 파괴가 억제되어 수율 저하가 방지될 수 있다. 메모리 셀 어레이가 CMOS형 메모리 셀로 구성된 본 발명의 대상인 반도체 장치에 관하여 그의 문제점에 대하여 이하에 설명한다.

p형 트랜지스터는 양의 전원 전위가 공급되는 n웰의 영역에 형성된다. n형 트랜지스터는 접지 전위가 공급되는 p웰의 영역에 형성된다. 메모리 셀 내의 웰에 전위를 공급하기 위한 확산층이 메모리 셀 어레이의 단부에서의 더미 셀 외측의 주변 회로의 경계에 배치된다. 양의 전원 전위는 n형 확산층을 통해 n웰에 공급되고, 접지 전위는 p형 확산층을 통해 p웰에 공급된다.

도 1은 메모리 셀 어레이의 상술한 종래의 단부에서의 확산층 구조의 평면도를 나타낸다. 참조 번호 60은 메모리 셀 어레이이다. CMOS 트랜지스터(48)는 메모리 셀 어레이(60)에 규칙적으로 배열된다. 참조 번호 61은 주변 회로를, 62는 더미 셀 영역을 나타낸다. 참조 번호 53은 웰 전위를 각각 공급하기 위한 확산층 영역을 나타낸다. n형 확산층(44)은 웰 전위 공급용 확산층으로서 n웰(42) 내에 형성된다. p형 확산층(46)은 웰 전위 공급용 확산층으로서 p웰(51) 내에 형성된다.

p형 확산층(43)은 n웰 영역(42) 내의 더미 셀 영역(62) 및 메모리 셀 어레이(60) 내에 형성된다. n형 확산층(45)은 p웰 영역(51) 내의 더미 셀 영역(62) 및 메모리 셀 어레이(60) 내에 형성된다.

도 2는 도 1의 n웰 영역(42) 내의 더미 셀 영역(62) 및 메모리 셀 어레이(60)를 교차하는 직선 Z-Z'으로 나타낸 부분의 단면도이다. 참조 번호 41은 p형 반도체 기판을 나타낸 것으로서, 통상 접지 전위에 고정된다.

반도체 메모리에서는, 통상 메모리 셀에 저장된 데이터를 입출력하기 위한 디지트선의 프리차지 전류의 제한 및 메모리 셀들을 선택하기 위한 워드 신호선의 지연 때문에 메모리 셀 어레이가 분할되어 있다.

종래의 반도체 메모리 회로에서는, 웰 전위 공급용 확산층 및 더미 셀이 메모리 셀 어레이와 주변 회로 사이의 경계에 배치된다. 따라서, 메모리 셀 어레이와 주변 회로 사이의 경계에 필요한 면적이 메모리 셀 어레이의 분할에 비례하여 증가된다. 이는 반도체 메모리 회로의 면적 증가를 초래한다.

일본 특개평5-226615호에는 다음의 반도체 메모리가 개시되어 있다. 더미 셀을 구성하는 축적 노드들이 서로 총체적으로 접속되어 있다. 그리고, 구동 전위 Vcc가 이들에 공급된다. 또한, 선택 트랜지스터의 드레인을 형성하기 위한 확산층이 비트선을 형성하기 위한 도전층을 이용하여 접속된다. 그리고, 구동 전위 Vcc가 이 선택 트랜지스터에 공급된다. 따라서, 전위 Vcc는 선택 트랜지스터의 소스 및 드레인을 구성하는 n형 확산층에 공급된다.

일본 특개평10-84087호에는 다음의 반도체 메모리 회로가 개시되어 있다. 통상, 감지 증폭기 및 메모리 셀은 메모리 셀 어레이의 중심에 선택적으로 배치된다. 메모리 셀 어레이의 양단에서, n웰 영역이 메모리 셀 어레이와 주변 사이의 경계의 한 측면에 배치되고, p웰 영역이 배치되는 종단 감지 증폭기가 거기에 배치된다. 그리고, 깊은 n웰 영역이 메모리 셀 어레이 내의 n웰 영역 및 p웰 영역의 하부층에 형성되고, 그 단부는 주변의 p웰 영역의 하부층의 중간까지 연장된다. 또한, 서브 컨택트 영역, 웰 컨택트 영역 및 서브 컨택트 역역이 칩 외측으로부터 순서대로 배열된다.

본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 본 발명의 목적은 더미 셀을 이용한 셀 어레이 특성을 유지하면서, 최소 셀 어레이 면적으로 구성되는 반도체 장치를 제공하는 것에 있다.

본 발명의 한 형태를 달성하기 위해, 반도체 장치는, 제2 도전형의 반도체 영역에 형성된, 상기 제2 도전형과는 반대인 제1 도전형의 확산층을 갖는 셀; 및 상기 반도체 영역 내에 형성된 상기 제2 도전형의 더미 확산층을 가지며 상기 셀에 인접한 더미 셀을 포함한다.

본 발명의 다른 형태를 달성하기 위해, 반도체 장치는, 제2 도전형의 반도체 영역 내에 형성된, 상기 제2 도전형과는 반대인 제1 도전형의 메모리 확산층을 갖는 메모리 셀; 및 상기 반도체 영역 내에 형성된 상기 제2 도전형의 더미 확산층을 가지며 상기 메모리 셀에 인접한 더미 셀을 포함한다.

이 경우, 소정 전압이 더미 확산층을 통해 반도체 영역에 공급된다.

또한, 이 경우, 소정 전압이 셀을 구동하는 데 사용된다.

또한, 이 경우, 더미 확산층이 n형일 때 소정 전압은 양의 전압이고, 더미 확산층이 p형일 때 소정 전압은 접지 전압이다.

이 경우, 더미 셀은 셀과 동일한 형상으로 형성된다.

또한, 이 경우, 더미 확산층은 확산층과 동일한 형상으로 형성된다.

또한, 이 경우, 더미 셀은 반도체 영역의 단부에 형성된다.

본 발명의 또 다른 형태를 달성하기 위해, 반도체 장치는, 복수의 셀들이 서로 실질적으로 동일한 간격으로 배치되어 있는 셀 어레이를 더 포함하며, 상기 더미 셀 및 상기 복수의 셀들은 서로 실질적으로 동일한 간격으로 배열된다.

이 경우, 반도체 장치는, 셀어레이 내측에 형성되는 특정 더미 확산층을 갖는 특정 더미 셀을 더 포함하며, 프리셋 전압이 특정 더미 확산층을 통해 반도체 영역에 공급되고, 특정 더미 확산층이 확산층과 동일한 형상으로 형성된다.

또한, 이 경우, 특정 더미 셀 및 복수의 셀들은 서로 실질적으로 동일한 간격으로 배열된다.

또한 이 경우, 소정 전압이 더미 확산층을 통해 반도체 영역에 공급되고, 소정 전압은 프리셋 전압과 실질적으로 동일하다.

또한 이 경우, 반도체 장치는, 더미 셀에 인접하게 제공된 주변 회로부를 더 포함한다.

본 발명의 또 다른 형태를 달성하기 위해, 반도체 장치는, 제2 도전형의 제2 반도체 영역 내에 형성된 상기 제2 도전형과는 반대인 제1 도전형의 제1 확산층을 갖는 제1 트랜지스터; 상기 제1 도전형의 제1 반도체 영역 내에 형성된 상기 제2 도전형의 제2 확산층을 갖는 제2 트랜지스터 - 상기 제1 및 제2 확산층은 서로 실질적으로 동일한 간격으로 배열되어 셀 어레이를 형성함 -; 상기 제2 반도체 영역 내에 형성되며 상기 제1 확산층에 인접한 상기 제2 도전형의 제1 더미 확산층을 갖는 제1 더미 셀; 및 상기 제1 반도체 영역 내에 형성되며 상기 제2 확산층에 인접한 상기 제1 도전형의 제2 더미 확산층을 갖는 제2 더미 셀을 포함하며, 상기 제1 및 제2 더미 셀은 상기 셀 어레이 외측에 배열되며, 상기 제1 및 제2 확산층 및 상기 제1 및 제2 더미 확산층은 서로 실질적으로 동일한 간격으로 배열된다.

이 경우, 제1 소정 전압은 제2 더미 확산층을 통해 제1 반도체 영역에 공급되고, 제2 소정 전압은 제1 더미 확산층을 통해 제2 반도체 영역에 공급된다.

또한 이 경우, 제1 소정 전압은 제2 트랜지스터를 구동하는 데 사용되고 제2 소정 전압은 제1 트랜지스터를 구동하는 데 사용된다.

또한 이 경우, 제1 더미 확산층은 제1 확산층과 동일한 형상으로 형성되고 제2 더미 확산층은 제2 확산층과 동일한 형상으로 형성된다.

이 경우, 반도체 장치는, 셀 어레이 내측에 형성된 제1 특정 더미 확산층 - 제1 소정 전압이 상기 제1 특정 더미 확산층을 통해 제1 반도체 영역에 공급되고 제1 특정 더미 확산층은 제2 확산층과 동일한 형상으로 형성됨 -; 및 셀 어레이 내측에 형성된 제2 특정 더미 확산층 - 제2 소정 전압이 제2 특정 더미 확산층을 통해 제2 반도체 영역에 공급되고 제2 특정 더미 확산층은 제1 확산층과 동일한 형상으로 형성됨 -을 더 포함한다.

이 경우, 제1 및 제2 특정 더미 확산층, 제1 및 제2 확산층 및 제1 및 제2 더미 확산층은 서로 실질적으로 동일한 간격으로 배열된다.

또한 이 경우, 반도체 장치는, 제1 및 제2 더미 셀에 인접하여 제공된 주변 회로부를 더 포함한다.

또한 이 경우, 제1 및 제2 트랜지스터는 상보쌍이다.

이 경우, 반도체 장치는 SRAM이다.

또한 이 경우, 제1 및 제2 더미 셀은 제1 및 제2 반도체 영역의 단부에 각각 형성된다.

도 1은 종래의 메모리 셀 어레이의 더미 셀 영역 부근의 상태를 나타낸 확대 평면도.

도 2는 도 1의 Z-Z'선에 따른 단면도.

도 3은 종래의 전형적인 메모리 셀 어레이에 있어서 웰 전위 공급용 확산층 부근의 상태를 나타낸 확대 평면도.

도 4는 본 발명의 반도체 장치의 제1 실시예를 나타낸 확대 평면도.

도 5는 도 4의 X-X'선에 따른 단면도.

도 6a는 통상의 메모리 셀 어레이의 구성을 나타낸 평면도.

도 6b는 또 다른 통상의 메모리 셀 어레이의 구성을 나타낸 평면도.

도 7은 본 발명의 반도체 장치의 제2 실시예를 나타낸 확대 평면도.

도 8은 도 7의 Y-Y'선에 따른 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : p형 반도체 기판

2 : n웰

3 : p형 확산층

4 : n형 확산층

8 : 최외측 셀

20, 30 : 메모리 셀 어레이

21, 31 : 주변 회로부

22, 32 : 더미 셀 영역

24 : 코너부

25 : 내부 영역

이하, 첨부된 도면을 참조하여 본 발명의 반도체 메모리 장치의 실시예를 상세히 설명한다.

우선, 도 4 내지 도 6b를 참조하여 본 발명의 제1 실시예를 설명한다.

도 4는 제1 실시예의 특징을 나타내는 셀 어레이 주변의 내부 셀과 더미 셀 간의 평면적인 관계를 나타낸 평면도이다.

도 5는 도 4의 내부 셀과 더미 셀을 웰의 길이 방향으로 X-X'선을 따라 절단하여 웰 내에 형성된 확산층을 도시하는 단면도이다.

도 6a는 본 실시예에서의 통상의 반도체 메모리와 메모리 셀 어레이의 구성을 모식적으로 나타낸 평면도이다.

도 6b는 본 실시예에서의 통상의 반도체 메모리와 메모리 셀 어레이의 다른 구성을 모식적으로 나타낸 평면도이다.

도 6a의 평면도에 도시된 바와 같이, 반도체 메모리의 개개의 메모리 셀은 메모리 셀 어레이(20)를 구성한다. 서로 인접하는 메모리 셀 어레이들(20) 사이의 부분이 주변 회로부(21)에 의해 분할된다.

주변 회로부(21)는 워드 신호선 선택 디코더로서 기능한다. 더미 셀은 메모리 셀 어레이(20)의 단부인 더미 셀 영역(22)에 배치된다.

메모리 셀 어레이(20)의 분할 수는 디지트선의 프리차지 전류의 제한 및 워드 신호선의 지연에 따라 차이가 있다. 도 6b에 도시된 바와 같이, 메모리 셀 어레이의 분할 수가 증가할수록, 메모리 셀 어레이(30)와 주변 회로(31)의 수가 증가되어, 이에 따라 많은 수의 더미 셀 영역(32)이 요구된다.

도 4는 도 6a(또는, 도 6b)의 더미 셀 영역(22)과 이에 인접한 메모리 셀 어레이(20)의 상태를 나타낸 확대 평면도이다. 즉, 도 4에서는, 메모리 셀 어레이(20)의 코너 영역(24)이 확대되어 있다.

도 4에 도시된 바와 같이, 메모리 셀 어레이(20)를 구성하는 CMOS 트랜지스터(8)가 각각의 n웰(2)과 p웰(11) 내에 규칙적으로 배열된다. 더미 셀 영역(22)을 구성하는 복수의 n형 확산층(4)은 n웰(2)의 단부에 형성된다. 더미 셀 영역(22)을 구성하는 복수의 p형 확산층(6)은 p웰(11)의 단부에 형성된다.

웰들(2, 11)에 전위를 공급할 수 있는 더미 셀(26)은 n형 확산층(4)과 p형 확산층(6)으로 구성된다. 그러나, 웰(2, 11) 전위 공급용 더미 셀(26)이 한 쌍의 n형 확산층(4) 및 p형 확산층(6)으로서 기능하는 셀을 의미하는 것은 아니다. 웰(2, 11) 전위 공급용 더미 셀(26)은 단지 메모리 셀 어레이(20) 내의 셀들 사이의 형상 연속성에서의 셀을 의미한다.

n웰(2)에 수용되지 않는 더미 패턴은 편의상 무바이어스 더미 패턴(27)이라 칭하고, 메모리 셀 어레이(20) 외측에 형성된다. 따라서, 셀과 웰이 형성되지 않은 영역 사이에 걸려 있는 더미 셀도 형성된다. 여기서는, 웰 전위 인가/무바이어스 공통 더미 셀(28)이라 칭한다.

도 5는 메모리 셀 어레이(20)와 더미 셀 영역(22)을 각각 구성하는 확산층들의 상태를 나타낸 단면도이다.

n웰(2)이 p형 반도체 기판(1)에 형성된다. n웰(2)에서, p형 확산층(3) 및 n형 확산층(4)이 형성된다. p형 확산층(3)은 메모리 셀 어레이(20) 내의 CMOS 트랜지스터(8)를 구성한다. n형 확산층(4)은 더미 셀 영역(22) 내의 더미 셀(26)을 구성한다.

마찬가지로, 단면도가 생략됐지만, 메모리 셀 어레이(20) 내의 CMOS 트랜지스터(8)를 구성하는 n형 확산층(5) 및 더미 셀 영역(22) 내의 더미 셀(26)을 구성하는 p형 확산층(6)이 p형 반도체 기판(1) 내에 형성된 p웰에 형성된다.

도시하지 않았지만, 통상의 MOS 트랜지스터의 형성시 소자 형성 영역이 소자 분리 산화막에 의해 구획된다. 이 때, 메모리 셀 어레이 뿐만 아니라, 더미 셀 영역이 형성될 영역이 메모리 셀 어레이와 동일한 형상으로 구획된다.

이어서, 측벽을 포함하는 게이트 전극을 형성할 때, 메모리 셀 어레이 뿐만 아니라 더미 셀 영역에서도, 메모리 셀 어레이에서와 동일한 형상으로 게이트 전극이 형성된다. 이러한 형성은 메모리 셀 어레이(20)의 최외주부 부근의 최외측 셀(9)의 형상을 최외측 셀 내측의 내부 셀과 동일한 조건하에서 형성할 수 있고, 또한 내부 셀로부터 최외측 셀(9)의 형상 변위를 최소로 감소시킬 수 있다.

본 실시예에서는, 소자 분리 산화막 및 게이트 전극 이외에, 이렇게 형성된 소자 형성 영역에 레지스트 패턴이 선택적으로 형성된다. 소자 분리 산화막, 게이트 전극 및 레지스트 패턴은 이온 주입과 같은 방법을 이용하여 불순물을 선택적으로 주입할 때 마스크로서 사용된다. 이러한 방법을 이용하는 경우, 도 4 및 도 5에 도시된 바와 같이, n웰(2) 내에 형성된 메모리 셀 어레이(20)의 확산층이 p형 확산층(3)으로 형성되지만, 더미 셀 영역(22) 내의 셀을 구성하는 확산층은 n웰(2) 내에 n형 확산층(4)으로 형성될 수 있다. 마찬가지로, p형 반도체 기판(1) 내에 실장된 p웰(11)에 형성된 메모리 셀 어레이(20)의 확산층이 n형 확산층(5)으로 형성되지만, 더미 셀 영역(22) 내의 셀을 구성하는 확산층이 p웰(11) 내의 p형 확산층(6)으로 형성될 수 있다.

요약하면, 더미 셀 영역(22)을 구성하는 확산층의 도전형은 메모리 셀 어레이(20) 내의 더미 셀 영역(22)에 인접한 셀의 확산층과는 반대로 설정된다. 더미 셀 영역(22) 내의 확산층의 도전형은 메모리 셀 어레이(20) 내의 셀이 형성되는 웰의 도전형과 동일하다. 따라서, 더미 셀 영역(22) 내의 확산층은 웰 전위 공급용 전극으로서도 기능한다. 예를 들면, 메모리 셀 어레이(20) 내의 셀을 구동하기 위한 양의 전원 전위가 더미 셀 영역(22) 내의 n형 확산층(4)에 공급되고, 접지 전위가 p형 확산층(6)에 공급된다.

더미 셀 및 메모리 셀 어레이 내의 더미 셀에 인접한 내부 셀의 도전형은 서로 반대이다. 그러나, 더미 셀 및 더미 셀에 인접하는 내부 셀 내의 확산층의 도전형이 서로 반대인 것에 기인하는 영향은 무시될 수 있다. 이는, 더미 셀과 내부 셀이 내부 셀의 형상의 패턴 파괴를 보호하는 데 요구되는 간격으로 배열되어 있으므로, 제1 도전형의 불순물이 제2 도전형의 확산층으로 확산되는 것에 따른 영향은 없기 때문이다. 또한, 동일한 이유로 인해, 제2 도전형의 확산층이 내부 셀에 인접해 있는 것에 따른 제1 도전형의 내부 셀의 동작 특성이 변화하지 않는다. 상기 요구되는 간격이란, 예를 들면 반대 도전형을 갖는 확산층들이 형성될 때 제조 기술에서 필요한 최소 간격을 의미한다.

이하, 본 발명의 제2 실시예로서, 메모리 셀 어레이 내측에 제공되는 웰에 전위를 공급하기 위한 확산층에서 본 발명을 적용한 예를 도 7 및 도 8을 참조하여 설명한다. 도 7은 도 6a의 메모리 셀 어레이(20) 내의 웰에 전위를 공급하기 위한 확산층을 구성하는 내부 영역(25)을 확대한 확대 평면도이고, 도 8은 도 7의 Y-Y'선에 따른 단면도이다.

본 발명의 제2 실시예를 설명하기 전에, 종래의 메모리 셀 어레이 내에 제공된 웰에 전위를 공급하기 위한 확산층의 상태를 도 3에 평면도로서 도시한다. 웰 전위 공급용 복수의 확산층 영역(63)이 수십개의 셀마다 배열된다. 웰 전위 공급용 확산층 영역(63)을 구성하는 n형 확산층(54) 및 p형 확산층(56)이 n웰(42) 및 p웰(51) 내에 각각 형성된다. n형 확산층(54) 및 p형 확산층(56)은 내부 셀을 구성하는 p형 확산층(43) 및 n형 확산층(45)과는 각각 다른 형상을 갖는다. 도 3에서 확산층 영역(63)과 내부 셀 사이의 거리가 떨어져 있는 이유는 확산층에 전위를 공급하기 위한 배선의 간격을 확보하기 위한 것이다.

본 실시예에서는, 도 7 및 도 8에 도시된 바와 같이, 웰 전위 공급용 확산층 영역(23)이 메모리 셀 어레이(20) 내의 수십개의 셀들마다 배열되어, 메모리 셀들을 구동한다. 웰 전위 공급용 확산층 영역(23)에는 n형 확산층(14) 및 p형 확산층(16)이 제공된다. n형 확산층(14) 및 p형 확산층(16)은 각각 n웰(2) 및 p웰(11) 내에 형성된다. n형 확산층(14) 및 p형 확산층(16)은 내부 더미 셀(29)을 구성한다.

내부 더미 셀(29)의 n형 확산층(14) 및 p형 확산층(16)은 내부 셀를 각각 구성하는 p형 확산층(3) 및 n형 확산층(5)과 각각 동일한 형상을 갖는다. 확산층 영역(23)의 도전형을 확산층 영역(23)에 인접한 내부 셀 내의 확산층의 도전형과 다르게 하기 위해서는 제1 실시예에서 설명된 방법을 사용해도 된다. 이 경우, 메모리 셀 어레이(20)를 둘러싸는 더미 셀의 구성은 제1 실시예와 동일하다.

본 실시예에서는, 제1 실시예로부터 얻어진 효과 이외에, 동일한 형상을 갖는 셀들이 메모리 셀 어레이의 내측 전체에 형성되므로, 더욱 균일한 형상을 갖는 셀로 구성된 셀 어레이를 형성할 수 있다.

상술한 실시예들에서는, 메모리 셀 어레이를 예로 들어 설명했지만, 이에 한정되는 것은 아니다. CMOS 구성의 규칙적인 반복 패턴을 이용하는 반도체 장치에 본 발명의 구성을 적용한 경우에도 동일한 면적 감소 효과가 달성될 수 있는 것은 당연하다.

제1 효과는, 상술한 종래의 메모리 셀 어레이의 단부에 필요했던 웰 전위 공급용 확산층을 제거하는 것에 있다. 그 이유는 다음과 같다. 상술한 바와 같이, 메모리 셀의 형상 파괴를 보호하기 위해 실장된 더미 셀은, 더미 셀을 구성하는 확산층의 도전형이 더미 셀에 인접한 메모리 셀의 확산층의 도전형과는 반대로 되어 있기 때문에, 웰 전위 공급용 확산층으로서 사용될 수 있다.

제2 효과로서, 종래 메모리 셀 어레이 내측에 실장된 메모리 셀과는 다른 형상을 갖는 웰 전위 공급용 확산층이 본 발명에서는 메모리 셀의 패턴으로 구성될 수 있어, 모든 메모리 셀 어레이는 동일한 셀 패턴으로 형성될 수 있다. 따라서, 메모리 셀 어레이 내의 패턴의 거칠기와 밀도 간의 차가 없으므로, 메모리 셀 어레이의 내측 전체에 걸쳐 더욱 균일한 형상을 갖는 셀로 구성된 셀 어레이를 형성할 수 있다.

Claims

반도체 장치에 있어서,

제2 도전형의 반도체 영역에 형성된, 상기 제2 도전형과는 반대인 제1 도전형의 확산층을 갖는 셀; 및

상기 반도체 영역 내에 형성된 상기 제2 도전형의 더미 확산층을 가지며 상기 셀에 인접한 더미 셀

을 포함하는 반도체 장치.
제1항에 있어서, 소정 전압이 상기 더미 확산층을 통해 상기 반도체 영역에 공급되는 반도체 장치.
제2항에 있어서, 상기 소정 전압은 상기 셀을 구동하는 데 사용되는 반도체 장치.
제2항에 있어서, 상기 소정 전압은, 상기 더미 확산층이 n형일 때 양의 전압이고, 상기 더미 확산층이 p형일 때 접지 전압인 반도체 장치.
제1항에 있어서, 상기 더미 셀은 상기 셀과 동일한 형상으로 형성되는 반도체 장치.
제1항에 있어서, 상기 더미 확산층은 상기 확산층과 동일한 형상으로 형성되는 반도체 장치.
제1항에 있어서, 상기 더미 셀은 상기 반도체 영역의 단부에 형성되는 반도체 장치.
제1항 내지 제7항 중 어느 한 항에 있어서,

복수의 상기 셀들이 서로 실질적으로 동일한 간격으로 배치되어 있는 셀 어레이를 더 포함하며,

상기 더미 셀 및 상기 복수의 셀들은 서로 실질적으로 동일한 간격으로 배열되는 반도체 장치.
제8항에 있어서,

상기 셀 어레이 내측에 형성되는 특정 더미 확산층을 갖는 특정 더미 셀을 더 포함하며,

프리셋 전압이 상기 특정 더미 확산층을 통해 상기 반도체 영역에 공급되고, 상기 특정 더미 확산층은 상기 확산층과 동일한 형상으로 형성되는 반도체 장치.
제9항에 있어서, 상기 특정 더미 셀 및 상기 복수의 셀들은 서로 실질적으로 동일한 간격으로 배열되는 반도체 장치.
제9항에 있어서, 소정 전압이 상기 더미 확산층을 통해 상기 반도체 영역에 공급되고, 상기 소정 전압은 상기 프리셋 전압과 실질적으로 동일한 반도체 장치.
제1항에 있어서, 상기 더미 셀에 인접하게 제공된 주변 회로부를 더 포함하는 반도체 장치.
반도체 메모리 장치에 있어서,

제2 도전형의 반도체 영역 내에 형성된, 상기 제2 도전형과는 반대인 제1 도전형의 메모리 확산층을 갖는 메모리 셀; 및

상기 반도체 영역 내에 형성된 상기 제2 도전형의 더미 확산층을 가지며 상기 메모리 셀에 인접한 더미 셀

을 포함하는 반도체 메모리 장치.
반도체 장치에 있어서,

제2 도전형의 제2 반도체 영역 내에 형성된, 상기 제2 도전형과는 반대인 제1 도전형의 제1 확산층을 갖는 제1 트랜지스터;

상기 제1 도전형의 제1 반도체 영역 내에 형성된 상기 제2 도전형의 제2 확산층을 갖는 제2 트랜지스터 - 상기 제1 및 제2 확산층은 서로 실질적으로 동일한 간격으로 배열되어 셀 어레이를 형성함 -;

상기 제2 반도체 영역 내에 형성되며 상기 제1 확산층에 인접한 상기 제2 도전형의 제1 더미 확산층을 갖는 제1 더미 셀; 및

상기 제1 반도체 영역 내에 형성되며 상기 제2 확산층에 인접한 상기 제1 도전형의 제2 더미 확산층을 갖는 제2 더미 셀

을 포함하며,

상기 제1 및 제2 더미 셀은 상기 셀 어레이 외측에 배열되며, 상기 제1 및 제2 확산층과 상기 제1 및 제2 더미 확산층은 서로 실질적으로 동일한 간격으로 배열되는 반도체 장치.
제14항에 있어서, 제1 소정 전압이 상기 제2 더미 확산층을 통해 상기 제1 반도체 영역에 공급되고, 제2 소정 전압이 상기 제1 더미 확산층을 통해 상기 제2 반도체 영역에 공급되는 반도체 장치.
제15항에 있어서, 상기 제1 소정 전압은 상기 제2 트랜지스터를 구동하는 데 사용되고, 상기 제2 소정 전압은 상기 제1 트랜지스터를 구동하는 데 사용되는 반도체 장치.
제14항에 있어서, 상기 제1 더미 확산층은 상기 제1 확산층과 동일한 형상으로 형성되고, 상기 제2 더미 확산층은 상기 제2 확산층과 동일한 형상으로 형성되는 반도체 장치.
제14항에 있어서,

상기 셀 어레이 내측에 형성된 제1 특정 더미 확산층 - 상기 제1 소정 전압이 상기 제1 특정 더미 확산층을 통해 상기 제1 반도체 영역에 공급되고, 상기 제1 특정 더미 확산층은 상기 제2 확산층과 동일한 형상으로 형성됨 -; 및

상기 셀 어레이 내측에 형성된 제2 특정 더미 확산층 - 상기 제2 소정 전압이 상기 제2 특정 더미 확산층을 통해 상기 제2 반도체 영역에 공급되고, 상기 제2 특정 더미 확산층은 상기 제1 확산층과 동일한 형상으로 형성됨 -

을 더 포함하는 반도체 장치.
제18항에 있어서, 상기 제1 및 제2 특정 더미 확산층, 상기 제1 및 제2 확산층 및 상기 제1 및 제2 더미 확산층은 서로 실질적으로 동일한 간격으로 배열되는 반도체 장치.
제14항에 있어서, 상기 제1 및 제2 더미 셀에 인접하여 제공된 주변 회로부를 더 포함하는 반도체 장치.
제14항에 있어서, 상기 제1 및 제2 트랜지스터는 상보쌍인 반도체 장치.
제14항에 있어서, 상기 반도체 장치는 SRAM(Static Random Access Memory)인 반도체 장치.
제14항 내지 제22항 중 어느 한 항에 있어서, 상기 제1 및 제2 더미 셀은 상기 제1 및 제2 반도체 영역의 단부에 각각 형성되는 반도체 장치.