JP2001068636A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】従来の半導体記憶回路ではメモリセルアレイ部
と周辺回路部の境界部にはダミーセルとウェル電位供給
用拡散層が配置されていたため、メモリセルアレイ部の
分割に比例してメモリセルアレイ部と周辺回路部の境界
に要する面積が増大し、結果的に半導体記憶回路の面積
増大を招いていた。 【解決手段】ダミーセル領域２２の拡散層の導電型をそ
れと隣接するメモリセルのセルの拡散層と逆にすれば、
ダミーセル領域２２に形成される拡散層をウェル電位供
給用拡散層として兼用することができ、メモリセルアレ
イ部の分割数が増大することによるチップ面積の増大を
抑制することができる。
と周辺回路部の境界部にはダミーセルとウェル電位供給
用拡散層が配置されていたため、メモリセルアレイ部の
分割に比例してメモリセルアレイ部と周辺回路部の境界
に要する面積が増大し、結果的に半導体記憶回路の面積
増大を招いていた。 【解決手段】ダミーセル領域２２の拡散層の導電型をそ
れと隣接するメモリセルのセルの拡散層と逆にすれば、
ダミーセル領域２２に形成される拡散層をウェル電位供
給用拡散層として兼用することができ、メモリセルアレ
イ部の分割数が増大することによるチップ面積の増大を
抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、セルアレイの外側にダミーセルを有するＣＭ
ＯＳ型のＳＲＡＭに関する。
し、特に、セルアレイの外側にダミーセルを有するＣＭ
ＯＳ型のＳＲＡＭに関する。
【０００２】
【従来の技術】一般の半導体記憶装置のメモリセルアレ
イ部及びその周辺部の一般的な構成について、以下に述
べる。半導体記憶装置は通常、情報を記憶するメモリセ
ルを行及び列に連続的に配列したメモリセルアレイ部
と、センスアンプやアドレスデコーダおよびそれらを駆
動する回路などから構成される周辺回路部とが複数個集
まって構成されている。
イ部及びその周辺部の一般的な構成について、以下に述
べる。半導体記憶装置は通常、情報を記憶するメモリセ
ルを行及び列に連続的に配列したメモリセルアレイ部
と、センスアンプやアドレスデコーダおよびそれらを駆
動する回路などから構成される周辺回路部とが複数個集
まって構成されている。
【０００３】メモリセルアレイ部は半導体記憶装置のチ
ップ面積の大部分を占める。従って、チップ面積縮小の
ために、メモリセルは製造工程における最小加工寸法に
近い微細な寸法精度で高集積化されている。このメモリ
セルアレイ部と、周辺回路部との境界では、メモリセル
アレイを形成するために使用されるマスクパターンの光
学的な連続性が失われる。このため、上記の境界部にお
いては、メモリセルアレイ内部からマスクパターンを見
た場合、密なマスクパターンから粗なマスクパターンへ
と移行するのでその疎密差によりレジストが受ける露光
強度が異なり、レジストパターンにより形成されるパタ
ーンに差異が生じる。例えば、ＭＯＳトランジスタのゲ
ート電極、ソース・ドレイン拡散層、接続孔径が、周辺
回路部との境界に隣接するメモリセルアレイ部端部とメ
モリセルアレイ内部とで異なる寸法で製造されてしま
う。
ップ面積の大部分を占める。従って、チップ面積縮小の
ために、メモリセルは製造工程における最小加工寸法に
近い微細な寸法精度で高集積化されている。このメモリ
セルアレイ部と、周辺回路部との境界では、メモリセル
アレイを形成するために使用されるマスクパターンの光
学的な連続性が失われる。このため、上記の境界部にお
いては、メモリセルアレイ内部からマスクパターンを見
た場合、密なマスクパターンから粗なマスクパターンへ
と移行するのでその疎密差によりレジストが受ける露光
強度が異なり、レジストパターンにより形成されるパタ
ーンに差異が生じる。例えば、ＭＯＳトランジスタのゲ
ート電極、ソース・ドレイン拡散層、接続孔径が、周辺
回路部との境界に隣接するメモリセルアレイ部端部とメ
モリセルアレイ内部とで異なる寸法で製造されてしま
う。
【０００４】露光、拡散条件の変動の原因についてもう
少し詳しく説明する。メモリセルアレイ端部のメモリセ
ルの各パターンは複雑でかつ微細であるが、メモリセル
アレイ端部に隣接する周辺回路部にはメモリセルに比べ
て微細なパターンがないため、レジスト露光時の光の回
り込みや反射等の規則性がメモリセルアレイ内部と異な
り、それに起因してレジスト膜がパターン通りに正確に
露光できない。これにより、極端な場合にはメモリセル
アレイ端部のメモリセルにパターン崩れによる欠陥が発
生し、チップの歩留まり低下を招く。
少し詳しく説明する。メモリセルアレイ端部のメモリセ
ルの各パターンは複雑でかつ微細であるが、メモリセル
アレイ端部に隣接する周辺回路部にはメモリセルに比べ
て微細なパターンがないため、レジスト露光時の光の回
り込みや反射等の規則性がメモリセルアレイ内部と異な
り、それに起因してレジスト膜がパターン通りに正確に
露光できない。これにより、極端な場合にはメモリセル
アレイ端部のメモリセルにパターン崩れによる欠陥が発
生し、チップの歩留まり低下を招く。
【０００５】上記の問題点を回避するために、通常、メ
モリセルアレイ端部にはメモリセルと同形状で、記憶動
作を行わないダミーセルを１個または複数配置し、動作
を行うメモリセルのパターン崩れを抑えることにより、
歩留りの低下を防いでいる。次に、本発明の対象とす
る、メモリセルアレイ部がＣＭＯＳ型メモリセルにより
構成される半導体装置に関して、その問題点を説明す
る。
モリセルアレイ端部にはメモリセルと同形状で、記憶動
作を行わないダミーセルを１個または複数配置し、動作
を行うメモリセルのパターン崩れを抑えることにより、
歩留りの低下を防いでいる。次に、本発明の対象とす
る、メモリセルアレイ部がＣＭＯＳ型メモリセルにより
構成される半導体装置に関して、その問題点を説明す
る。
【０００６】ｐ型トランジスタは正の電源電位が供給さ
れたｎウェル、ｎ型トランジスタは接地電位が供給され
たｐウェルの領域にそれぞれ形成され、メモリセルアレ
イ端部のダミーセルの外側である周辺回路部との境界部
にはメモリセルのウェル電位供給用拡散層が配置されて
いる。ｎウェルにはｎ型拡散層を通して正の電源電位、
ｐウェルにはｐ型拡散層を通して接地電位が供給され
る。
れたｎウェル、ｎ型トランジスタは接地電位が供給され
たｐウェルの領域にそれぞれ形成され、メモリセルアレ
イ端部のダミーセルの外側である周辺回路部との境界部
にはメモリセルのウェル電位供給用拡散層が配置されて
いる。ｎウェルにはｎ型拡散層を通して正の電源電位、
ｐウェルにはｐ型拡散層を通して接地電位が供給され
る。
【０００７】図６に、上述した従来のメモリセルアレイ
端部の拡散層構造の平面図を示す。６０はメモリセルア
レイ部で、ＣＭＯＳトランジスタ４８が規則的に配列さ
れている。６１は周辺回路部、６２はダミーセル領域、
５３はウェル電位供給用拡散層領域であり、ウェル電位
供給用拡散層としてｎウェル４２にはｎ型拡散層４４
が、ｐウェル５１にはｐ型拡散層４６がそれぞれ形成さ
れている。又、ｎウェル領域４２におけるメモリセルア
レイ部６０及びダミーセル領域６２にはｐ型拡散層４３
が、ｐウェル領域４２におけるメモリセルアレイ部５０
及びダミーセル領域５２にはｎ型拡散層４５が、それぞ
れ形成されている。
端部の拡散層構造の平面図を示す。６０はメモリセルア
レイ部で、ＣＭＯＳトランジスタ４８が規則的に配列さ
れている。６１は周辺回路部、６２はダミーセル領域、
５３はウェル電位供給用拡散層領域であり、ウェル電位
供給用拡散層としてｎウェル４２にはｎ型拡散層４４
が、ｐウェル５１にはｐ型拡散層４６がそれぞれ形成さ
れている。又、ｎウェル領域４２におけるメモリセルア
レイ部６０及びダミーセル領域６２にはｐ型拡散層４３
が、ｐウェル領域４２におけるメモリセルアレイ部５０
及びダミーセル領域５２にはｎ型拡散層４５が、それぞ
れ形成されている。
【０００８】又、図７に、図６中のｐウェル領域４２に
おけるメモリセルアレイ部５０及びダミーセル領域５２
を横断する直線Ｚ−Ｚ’で示した部分の断面図を示す。
４１はｐ型半導体基板であり、通常接地電位に固定され
ている。
おけるメモリセルアレイ部５０及びダミーセル領域５２
を横断する直線Ｚ−Ｚ’で示した部分の断面図を示す。
４１はｐ型半導体基板であり、通常接地電位に固定され
ている。
【０００９】
【発明が解決しようとする課題】半導体記憶装置は、通
常、メモリセル選択用ワード信号線の遅延、メモリセル
記憶データを入出力するディジット線のプリチャージ電
流の制限によりメモリセルアレイが分割され、分割され
たメモリセルアレイ間にはワード信号線制御のデコーダ
等の周辺回路部が配置されている。従来の半導体記憶回
路ではメモリセルアレイ部と周辺回路部の境界部にはダ
ミーセルとウェル電位供給用拡散層が配置されていたた
め、メモリセルアレイ部の分割に比例してメモリセルア
レイ部と周辺回路部の境界に要する面積が増大し、結果
的に半導体記憶回路の面積増大を招いていた。
常、メモリセル選択用ワード信号線の遅延、メモリセル
記憶データを入出力するディジット線のプリチャージ電
流の制限によりメモリセルアレイが分割され、分割され
たメモリセルアレイ間にはワード信号線制御のデコーダ
等の周辺回路部が配置されている。従来の半導体記憶回
路ではメモリセルアレイ部と周辺回路部の境界部にはダ
ミーセルとウェル電位供給用拡散層が配置されていたた
め、メモリセルアレイ部の分割に比例してメモリセルア
レイ部と周辺回路部の境界に要する面積が増大し、結果
的に半導体記憶回路の面積増大を招いていた。
【００１０】本発明の目的は、従来のダミーセルを用い
たセルアレイ特性を維持しつつ、最小のセルアレイ面積
で構成される半導体装置を提供することにある。
たセルアレイ特性を維持しつつ、最小のセルアレイ面積
で構成される半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体領域内に形成された逆導電型電界効果ト
ランジスタと逆導電型半導体領域内に形成された一導電
型電界効果トランジスタとから成る内部セルを所定の間
隔で規則的に繰り返し配置することにより形成される内
部セルアレイと、前記内部セルアレイを包囲すべく形成
されたダミーセルとから成り、前記ダミーセルは少なく
とも前記内部セルアレイが収容される前記一導電型半導
体領域内及び前記逆導電型半導体領域内に形成されてお
り、かつ、前記一導電型半導体領域内及び前記逆導電型
半導体領域内に形成された前記ダミーセルを構成する拡
散層が前記内部セルアレイを構成する電界効果トランジ
スタの拡散層と逆の導電型であることを特徴とし、前記
ダミーセルが、前記内部セルの形状と同じであって、か
つ、前記ダミーセルに隣接する内部セルと前記所定の間
隔をおいて配置されており、又、前記ダミーセルを構成
する拡散層が、前記一導電型半導体領域及び前記逆導電
型半導体領域をバイアスする電位供給層であり、具体的
には、前記電位供給層が、前記内部セルアレイを駆動す
る電源電位に接続され、さらに具体的には、前記ダミー
セルを構成する拡散層が、ｎ型拡散層であるときは、前
記電源電位が正の電源電位であり、ｐ型拡散層であると
きは、前記電源電位が接地電位である、というものであ
る。
一導電型半導体領域内に形成された逆導電型電界効果ト
ランジスタと逆導電型半導体領域内に形成された一導電
型電界効果トランジスタとから成る内部セルを所定の間
隔で規則的に繰り返し配置することにより形成される内
部セルアレイと、前記内部セルアレイを包囲すべく形成
されたダミーセルとから成り、前記ダミーセルは少なく
とも前記内部セルアレイが収容される前記一導電型半導
体領域内及び前記逆導電型半導体領域内に形成されてお
り、かつ、前記一導電型半導体領域内及び前記逆導電型
半導体領域内に形成された前記ダミーセルを構成する拡
散層が前記内部セルアレイを構成する電界効果トランジ
スタの拡散層と逆の導電型であることを特徴とし、前記
ダミーセルが、前記内部セルの形状と同じであって、か
つ、前記ダミーセルに隣接する内部セルと前記所定の間
隔をおいて配置されており、又、前記ダミーセルを構成
する拡散層が、前記一導電型半導体領域及び前記逆導電
型半導体領域をバイアスする電位供給層であり、具体的
には、前記電位供給層が、前記内部セルアレイを駆動す
る電源電位に接続され、さらに具体的には、前記ダミー
セルを構成する拡散層が、ｎ型拡散層であるときは、前
記電源電位が正の電源電位であり、ｐ型拡散層であると
きは、前記電源電位が接地電位である、というものであ
る。
【００１２】又、上記の半導体装置は、以下のような形
態もとり得る。即ち、上記の半導体装置において、前記
内部セルアレイは、前記内部セルアレイの内側の前記一
導電型半導体領域内及び前記逆導電型半導体領域内にお
いて、所定のセル数毎に設けられた内部電位供給セルを
有しており、前記内部電位供給セルが、前記内部セルの
形状と同じであって、かつ、前記内部電位供給セルに隣
接する内部セルと前記所定の間隔をおいて配置された内
部ダミーセルであり、前記内部電位供給セルは、前記ダ
ミーセルと同じ導電型の拡散層で構成され、かつ、前記
ダミーセルと同じ電位にバイアスされる、というもので
ある。
態もとり得る。即ち、上記の半導体装置において、前記
内部セルアレイは、前記内部セルアレイの内側の前記一
導電型半導体領域内及び前記逆導電型半導体領域内にお
いて、所定のセル数毎に設けられた内部電位供給セルを
有しており、前記内部電位供給セルが、前記内部セルの
形状と同じであって、かつ、前記内部電位供給セルに隣
接する内部セルと前記所定の間隔をおいて配置された内
部ダミーセルであり、前記内部電位供給セルは、前記ダ
ミーセルと同じ導電型の拡散層で構成され、かつ、前記
ダミーセルと同じ電位にバイアスされる、というもので
ある。
【００１３】最後に、上記半導体装置においては、前記
内部セルアレイ及び前記ダミーセルは、他の内部セルア
レイ及びダミーセルと共に周辺回路部を挟んでセルアレ
イ群を構成する、というものである。
内部セルアレイ及び前記ダミーセルは、他の内部セルア
レイ及びダミーセルと共に周辺回路部を挟んでセルアレ
イ群を構成する、というものである。
【００１４】
【発明の実施の形態】本発明の第１の実施形態について
図１〜３を参照して詳細に説明する。図１は、本実施形
態の特徴を示すセルアレイ周辺部のダミーセルと内部セ
ルとの平面的な関係を示す平面図であり、図２は、図１
のダミーセル及び内部セルをウェルに形成された拡散層
を通ってウェルの長さ方向に切断する切断線Ｘ−Ｘ’に
沿った断面図である。又、図３は、本実施形態における
一般的な半導体記憶装置とメモリセルアレイ部の構成を
概略的に示す平面図である。
図１〜３を参照して詳細に説明する。図１は、本実施形
態の特徴を示すセルアレイ周辺部のダミーセルと内部セ
ルとの平面的な関係を示す平面図であり、図２は、図１
のダミーセル及び内部セルをウェルに形成された拡散層
を通ってウェルの長さ方向に切断する切断線Ｘ−Ｘ’に
沿った断面図である。又、図３は、本実施形態における
一般的な半導体記憶装置とメモリセルアレイ部の構成を
概略的に示す平面図である。
【００１５】半導体記憶装置において個々のメモリセル
は、図３（ａ）の平面図に示すように、メモリセルアレ
イ部２０を構成し、隣接するメモリセルアレイ部２０は
周辺回路部２１により分割され、周辺回路部２１はワー
ド信号線選択デコーダとして機能する。ダミーセルはメ
モリセルアレイ部２０の端部であるダミーセル領域２２
に配置されている。メモリセルアレイ部２０の分割数は
ワード信号線の遅延、ディジット、プリチャージ電流の
制限によって異なるが、図３（ｂ）のように分割数が多
くなるに従ってメモリセルアレイ部３０と周辺回路部３
１も増加するため、それに伴いダミーセル領域３２も多
く必要となる。
は、図３（ａ）の平面図に示すように、メモリセルアレ
イ部２０を構成し、隣接するメモリセルアレイ部２０は
周辺回路部２１により分割され、周辺回路部２１はワー
ド信号線選択デコーダとして機能する。ダミーセルはメ
モリセルアレイ部２０の端部であるダミーセル領域２２
に配置されている。メモリセルアレイ部２０の分割数は
ワード信号線の遅延、ディジット、プリチャージ電流の
制限によって異なるが、図３（ｂ）のように分割数が多
くなるに従ってメモリセルアレイ部３０と周辺回路部３
１も増加するため、それに伴いダミーセル領域３２も多
く必要となる。
【００１６】図１は、図３（ａ）（或いは、図３
（ｂ））のダミーセル領域２２とそれに隣接するメモリ
セルアレイ部２０の様子を示す平面拡大図であり、メモ
リセルアレイ部２０の角の領域２４を拡大したものであ
る。同図に示すように、ｎウェル２、ｐウェル１１の内
部には、メモリセルアレイ部２０を構成するＣＭＯＳト
ランジスタ８が規則的に配置され、ｎウェル２、ｐウェ
ル１１の端部には、ダミーセル領域２２を構成するｎ型
拡散層４及びｐ型拡散層６が形成され、ｎ型拡散層４と
ｐ型拡散層６とでウェル電位供給用ダミーセル２６を構
成する。但し、ウェル電位供給用ダミーセル２６といっ
ても、ｎ型拡散層４とｐ型拡散層６とのペアで機能する
セルを意味するのではなく、単に、メモリセルアレイ部
２０のセルとの形状の連続性においてのセルであるとい
うに過ぎない。又、ｎウェル２に収容されないダミーパ
ターンは便宜上、無バイアスダミーパターン２７と呼ぶ
こととし、メモリセルアレイ部２０の外側に形成され
る。従って、ウェルとウェルが形成されていない領域に
またがるダミーセルも形成されることとなり、ここでは
便宜上、ウェル電位供給／無バイアス共通ダミーセル２
８と呼ぶこととする。
（ｂ））のダミーセル領域２２とそれに隣接するメモリ
セルアレイ部２０の様子を示す平面拡大図であり、メモ
リセルアレイ部２０の角の領域２４を拡大したものであ
る。同図に示すように、ｎウェル２、ｐウェル１１の内
部には、メモリセルアレイ部２０を構成するＣＭＯＳト
ランジスタ８が規則的に配置され、ｎウェル２、ｐウェ
ル１１の端部には、ダミーセル領域２２を構成するｎ型
拡散層４及びｐ型拡散層６が形成され、ｎ型拡散層４と
ｐ型拡散層６とでウェル電位供給用ダミーセル２６を構
成する。但し、ウェル電位供給用ダミーセル２６といっ
ても、ｎ型拡散層４とｐ型拡散層６とのペアで機能する
セルを意味するのではなく、単に、メモリセルアレイ部
２０のセルとの形状の連続性においてのセルであるとい
うに過ぎない。又、ｎウェル２に収容されないダミーパ
ターンは便宜上、無バイアスダミーパターン２７と呼ぶ
こととし、メモリセルアレイ部２０の外側に形成され
る。従って、ウェルとウェルが形成されていない領域に
またがるダミーセルも形成されることとなり、ここでは
便宜上、ウェル電位供給／無バイアス共通ダミーセル２
８と呼ぶこととする。
【００１７】図２は、メモリセルアレイ部２０とダミー
セル領域２２をそれぞれ構成する拡散層の様子を断面図
で示したもので、ｐ型半導体基板１に形成されたｎウェ
ル２には、メモリセルアレイ部２０のＣＭＯＳトランジ
スタ８を構成するｐ型拡散層３とダミーセル領域２２の
ウェル電位供給用ダミーセル２６を構成するｎ型拡散層
４とが形成されている。同様に、断面図は省略するが、
ｐ型半導体基板１に形成されたｐウェル１１には、メモ
リセルアレイ部２０のＣＭＯＳトランジスタ８を構成す
るｎ型拡散層５とダミーセル領域２２のウェル電位供給
用ダミーセル２６を構成するｐ型拡散層６とが形成され
ている。
セル領域２２をそれぞれ構成する拡散層の様子を断面図
で示したもので、ｐ型半導体基板１に形成されたｎウェ
ル２には、メモリセルアレイ部２０のＣＭＯＳトランジ
スタ８を構成するｐ型拡散層３とダミーセル領域２２の
ウェル電位供給用ダミーセル２６を構成するｎ型拡散層
４とが形成されている。同様に、断面図は省略するが、
ｐ型半導体基板１に形成されたｐウェル１１には、メモ
リセルアレイ部２０のＣＭＯＳトランジスタ８を構成す
るｎ型拡散層５とダミーセル領域２２のウェル電位供給
用ダミーセル２６を構成するｐ型拡散層６とが形成され
ている。
【００１８】図示はしないが、通常のＭＯＳトランジス
タの形成に当たり、素子形成領域が素子分離酸化膜によ
り区画されるが、この時、メモリセルアレイ部だけでな
くダミーセル領域の形成が予定されている領域も含めて
メモリセルアレイ部と同じ形状に区画する。続いて、サ
イドウォールを含むゲート電極を形成するに当たって
も、同様にして、メモリセルアレイ部だけでなくダミー
セル領域も含めてメモリセルアレイ部と同じ形状にゲー
ト電極を形成する。このようにすることで、メモリセル
アレイ部２０の最外周部に位置する最外周セル９の形状
を、それよりも内側に位置するセルと等しい条件下で形
成することができ、最外周セル９の内部セルからの形状
変位を最小に抑えることができる。
タの形成に当たり、素子形成領域が素子分離酸化膜によ
り区画されるが、この時、メモリセルアレイ部だけでな
くダミーセル領域の形成が予定されている領域も含めて
メモリセルアレイ部と同じ形状に区画する。続いて、サ
イドウォールを含むゲート電極を形成するに当たって
も、同様にして、メモリセルアレイ部だけでなくダミー
セル領域も含めてメモリセルアレイ部と同じ形状にゲー
ト電極を形成する。このようにすることで、メモリセル
アレイ部２０の最外周部に位置する最外周セル９の形状
を、それよりも内側に位置するセルと等しい条件下で形
成することができ、最外周セル９の内部セルからの形状
変位を最小に抑えることができる。
【００１９】本実施形態においては、このようにして形
成された素子形成領域に、素子分離酸化膜とゲート電極
に加えて、レジストパターンを選択的に形成することに
より、それらをマスクとして不純物を選択的にイオン注
入等の方法により導入するのであるが、この方法を用い
ると、図１、２に示すように、ｎウェル２に形成される
メモリセルアレイ部２０の拡散層をｐ型拡散層３とする
のに対して、ダミーセル領域２２のセルを構成する拡散
層をｎ型拡散層４とすることができる。同様にして、ｐ
型半導体基板１に設けられたｐウェル１１に形成される
メモリセルアレイ部２０の拡散層をｎ型拡散層５とする
のに対して、ダミーセル領域２２のセルを構成する拡散
層をｐ型拡散層６とすることができる。
成された素子形成領域に、素子分離酸化膜とゲート電極
に加えて、レジストパターンを選択的に形成することに
より、それらをマスクとして不純物を選択的にイオン注
入等の方法により導入するのであるが、この方法を用い
ると、図１、２に示すように、ｎウェル２に形成される
メモリセルアレイ部２０の拡散層をｐ型拡散層３とする
のに対して、ダミーセル領域２２のセルを構成する拡散
層をｎ型拡散層４とすることができる。同様にして、ｐ
型半導体基板１に設けられたｐウェル１１に形成される
メモリセルアレイ部２０の拡散層をｎ型拡散層５とする
のに対して、ダミーセル領域２２のセルを構成する拡散
層をｐ型拡散層６とすることができる。
【００２０】要するに、ダミーセル領域２２を構成する
拡散層の導電型を、それに隣接するメモリセルアレイ部
２０のセルの拡散層に対し逆とするのである。ダミーセ
ル領域２２の拡散層の導電型は、メモリセルアレイ部２
０のセルを収容するウェルと同じ導電型となるため、ウ
ェル電位供給用の電極としても機能し、例えば、ダミー
セル領域２２のｎ型拡散層４にはメモリセルを動作させ
る正の電源電位を、ｐ型拡散層６には接地電位を供給す
る。
拡散層の導電型を、それに隣接するメモリセルアレイ部
２０のセルの拡散層に対し逆とするのである。ダミーセ
ル領域２２の拡散層の導電型は、メモリセルアレイ部２
０のセルを収容するウェルと同じ導電型となるため、ウ
ェル電位供給用の電極としても機能し、例えば、ダミー
セル領域２２のｎ型拡散層４にはメモリセルを動作させ
る正の電源電位を、ｐ型拡散層６には接地電位を供給す
る。
【００２１】また、ダミーセルと隣接するメモリセルア
レイ部の内部セルの導電型が互いに逆になるが、隣接す
る内部セルとダミーセルの拡散層の導電型が逆となる影
響は無視できる。何故なら、内部セルの形状のパターン
崩れを防止するために必要な間隔を考慮した間隔で内部
セルとダミーセルを配置するため、導電型の異なる不純
物の相互の領域への拡散による影響は無い。又、同様の
理由により、逆導電型の拡散層を隣接させることによる
内部セルの動作特性の変化も起こらない。上記必要な間
隔とは，例えば逆導電型の拡散層を形成するときに製造
技術上必要とする最小の間隔である。
レイ部の内部セルの導電型が互いに逆になるが、隣接す
る内部セルとダミーセルの拡散層の導電型が逆となる影
響は無視できる。何故なら、内部セルの形状のパターン
崩れを防止するために必要な間隔を考慮した間隔で内部
セルとダミーセルを配置するため、導電型の異なる不純
物の相互の領域への拡散による影響は無い。又、同様の
理由により、逆導電型の拡散層を隣接させることによる
内部セルの動作特性の変化も起こらない。上記必要な間
隔とは，例えば逆導電型の拡散層を形成するときに製造
技術上必要とする最小の間隔である。
【００２２】次に、本発明の第２の実施形態として、メ
モリセルアレイ内部のウェル電位供給用拡散層において
本発明を適用した例を図４、５を用いて説明する。図４
は、図３（ａ）におけるメモリセルアレイ部２０のウェ
ル電位供給用拡散層を含む内部領域２５を拡大した拡大
平面図であり、図５は、図４における切断線Ｙ−Ｙ’に
沿った断面図である。
モリセルアレイ内部のウェル電位供給用拡散層において
本発明を適用した例を図４、５を用いて説明する。図４
は、図３（ａ）におけるメモリセルアレイ部２０のウェ
ル電位供給用拡散層を含む内部領域２５を拡大した拡大
平面図であり、図５は、図４における切断線Ｙ−Ｙ’に
沿った断面図である。
【００２３】本発明の第２の実施形態を説明する前に、
図８に従来のメモリセルアレイ部の内部におけるウェル
電位供給用拡散層の様子を平面図で示す。ウェル電位供
給用拡散層７３が数十セル毎に配置されているが、ウェ
ル電位供給用拡散層領域６３を構成するｎ型拡散層５４
及びｐ型拡散層５６はそれぞれｎウェル４２及びｐウェ
ル５１内に形成され、内部セルを構成するそれぞれｐ型
拡散層４３及びｎ型拡散層４５とは形状を異にしてい
た。この図において、内部セルとウェル電位供給用拡散
層領域６３の距離が離れているのは、拡散層に電位を供
給するための上地配線の間隔を確保するためである。
図８に従来のメモリセルアレイ部の内部におけるウェル
電位供給用拡散層の様子を平面図で示す。ウェル電位供
給用拡散層７３が数十セル毎に配置されているが、ウェ
ル電位供給用拡散層領域６３を構成するｎ型拡散層５４
及びｐ型拡散層５６はそれぞれｎウェル４２及びｐウェ
ル５１内に形成され、内部セルを構成するそれぞれｐ型
拡散層４３及びｎ型拡散層４５とは形状を異にしてい
た。この図において、内部セルとウェル電位供給用拡散
層領域６３の距離が離れているのは、拡散層に電位を供
給するための上地配線の間隔を確保するためである。
【００２４】本実施形態では、図４、５に示すように、
メモリセルアレイ部２０の内部で数十セル毎に配置され
るメモリセルを動作させるためのウェル電位供給用拡散
層領域２３を構成するｎ型拡散層１４及びｐ型拡散層１
６は、それぞれｎウェル２及びｐウェル１１内に形成さ
れ、内部ダミーセル２９を構成する。内部ダミーセル２
９を構成するｎ型拡散層１４及びｐ型拡散層１６は、内
部セルを構成するそれぞれｐ型拡散層３及びｎ型拡散層
５と同じ形状となっている。ウェル電位供給用拡散層領
域２３の導電型を隣接する内部セルの拡散層の導電型と
異ならせるには、第１の実施形態で説明した方法を用い
ればよい。この場合、メモリセルアレイ部２０を包囲す
るダミーセルの構成は第１の実施形態と同じである。
メモリセルアレイ部２０の内部で数十セル毎に配置され
るメモリセルを動作させるためのウェル電位供給用拡散
層領域２３を構成するｎ型拡散層１４及びｐ型拡散層１
６は、それぞれｎウェル２及びｐウェル１１内に形成さ
れ、内部ダミーセル２９を構成する。内部ダミーセル２
９を構成するｎ型拡散層１４及びｐ型拡散層１６は、内
部セルを構成するそれぞれｐ型拡散層３及びｎ型拡散層
５と同じ形状となっている。ウェル電位供給用拡散層領
域２３の導電型を隣接する内部セルの拡散層の導電型と
異ならせるには、第１の実施形態で説明した方法を用い
ればよい。この場合、メモリセルアレイ部２０を包囲す
るダミーセルの構成は第１の実施形態と同じである。
【００２５】本実施形態においては、第１の実施形態に
より得られる効果に加えて、メモリセルアレイ部の内側
全体に渡って同じ形状のセルを形成するので、より均一
な形状のセルからなるセルアレイを形成することができ
る。
より得られる効果に加えて、メモリセルアレイ部の内側
全体に渡って同じ形状のセルを形成するので、より均一
な形状のセルからなるセルアレイを形成することができ
る。
【００２６】以上の実施形態においては、メモリセルア
レイを例に挙げて説明したが、メモリセルアレイに限ら
ず、ＣＭＯＳ構成の規則的な繰り返しパターンを用いる
半導体装置に本発明の構成を適用しても同様な面積削減
効果が得られることは言うまでもない。
レイを例に挙げて説明したが、メモリセルアレイに限ら
ず、ＣＭＯＳ構成の規則的な繰り返しパターンを用いる
半導体装置に本発明の構成を適用しても同様な面積削減
効果が得られることは言うまでもない。
【００２７】
【発明の効果】第１の効果は、前述の従来のメモリセル
アレイ端部に必要だったウェル電位供給用拡散層を削除
できることである。その理由は、上述の通りメモリセル
形状崩れを防ぐために配置しているダミーセルを、ダミ
ーセルを構成する拡散層の導電型をそれと隣接するメモ
リセルの拡散層と逆にすることによりウェル電位供給用
拡散層として兼用できるからである。
アレイ端部に必要だったウェル電位供給用拡散層を削除
できることである。その理由は、上述の通りメモリセル
形状崩れを防ぐために配置しているダミーセルを、ダミ
ーセルを構成する拡散層の導電型をそれと隣接するメモ
リセルの拡散層と逆にすることによりウェル電位供給用
拡散層として兼用できるからである。
【００２８】第２の効果として、従来はメモリセル内部
に配置されメモリセルとは異なる形状であったウェル電
位供給用拡散層が、本発明では、メモリセルのパターン
で構成できるため、メモリセルアレイ領域のすべてが同
じセルパターンで形成でき、メモリセルアレイ内のパタ
ーンの疎密差がなくなり、メモリセルアレイ部の内側全
体に渡って、より均一な形状のセルからなるセルアレイ
を形成することができる。
に配置されメモリセルとは異なる形状であったウェル電
位供給用拡散層が、本発明では、メモリセルのパターン
で構成できるため、メモリセルアレイ領域のすべてが同
じセルパターンで形成でき、メモリセルアレイ内のパタ
ーンの疎密差がなくなり、メモリセルアレイ部の内側全
体に渡って、より均一な形状のセルからなるセルアレイ
を形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態を示す平
面拡大図である。
面拡大図である。
【図２】図１の切断線Ｘ−Ｘ’における断面図である。
【図３】一般的なメモリセルアレイの構成を示す平面図
である。
である。
【図４】本発明の半導体装置の第２の実施形態を示す平
面拡大図である。
面拡大図である。
【図５】図４の切断線Ｙ−Ｙ’における断面図である。
【図６】従来のメモリセルアレイのダミーセル領域近傍
の様子を示す平面拡大図である。
の様子を示す平面拡大図である。
【図７】図６の切断線Ｚ−Ｚ’における断面図である。
【図８】従来のメモリセルアレイのウェル電位供給用拡
散層近傍の様子を示す平面拡大図である。
散層近傍の様子を示す平面拡大図である。
１、４１ ｐ型半導体基板 ２、４２ ｎウェル ３、６、１６、４３、４６、５６ ｐ型拡散層 ４、５、１４、４４、４５、５４ ｎ型拡散層 ８、４８ ＣＭＯＳトランジスタ ９ 最外周セル １１、５１ ｐウェル ２０、６０ メモリセルアレイ部 ２１、３１、６１ 周辺回路部 ２２、６２ ダミーセル領域 ２３、５３、６３ ウェル電位供給用拡散層領域 ２４ 角の領域 ２５ 内部領域 ２６ ウェル電位供給用ダミーセル ２７ 無バイアスダミーパターン ２８ ウェル電位供給／無バイアス共通ダミーセル ２９ 内部ダミーセル
Claims (8)
- 【請求項１】 一導電型半導体領域内に形成された逆導
電型電界効果トランジスタと逆導電型半導体領域内に形
成された一導電型電界効果トランジスタとから成る内部
セルを所定の間隔で規則的に繰り返し配置することによ
り形成される内部セルアレイと、前記内部セルアレイを
包囲すべく形成されたダミーセルとから成り、前記ダミ
ーセルは少なくとも前記内部セルアレイが収容される前
記一導電型半導体領域内及び前記逆導電型半導体領域内
に形成されており、かつ、前記一導電型半導体領域内及
び前記逆導電型半導体領域内に形成された前記ダミーセ
ルを構成する拡散層が前記内部セルアレイを構成する電
界効果トランジスタの拡散層と逆の導電型であることを
特徴とする半導体装置。 - 【請求項２】 前記ダミーセルが、前記内部セルの形状
と同じであって、かつ、前記ダミーセルに隣接する内部
セルと前記所定の間隔をおいて配置された請求項１記載
の半導体装置。 - 【請求項３】 前記ダミーセルを構成する拡散層が、前
記一導電型半導体領域及び前記逆導電型半導体領域をバ
イアスする電位供給層である請求項１又は２記載の半導
体装置。 - 【請求項４】 前記電位供給層が、前記内部セルアレイ
を駆動する電源電位に接続される請求項４記載の半導体
装置。 - 【請求項５】 前記ダミーセルを構成する拡散層が、ｎ
型拡散層であるときは、前記電源電位が正の電源電位で
あり、ｐ型拡散層であるときは、前記電源電位が接地電
位である請求項４記載の半導体装置。 - 【請求項６】 前記内部セルアレイは、前記内部セルア
レイの内側の前記一導電型半導体領域内及び前記逆導電
型半導体領域内において、所定のセル数毎に設けられた
内部電位供給セルを有しており、前記内部電位供給セル
が、前記内部セルの形状と同じであって、かつ、前記内
部電位供給セルに隣接する内部セルと前記所定の間隔を
おいて配置された内部ダミーセルである請求項１、２、
３、４又は５記載の半導体装置。 - 【請求項７】 前記内部電位供給セルは、前記ダミーセ
ルと同じ導電型の拡散層で構成され、かつ、前記ダミー
セルと同じ電位にバイアスされる請求項６記載の半導体
装置。 - 【請求項８】 前記内部セルアレイ及び前記ダミーセル
は、他の内部セルアレイ及びダミーセルと共に周辺回路
部を挟んでセルアレイ群を構成する請求項１、２、３、
４、５、６又は７記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24278799A JP3274664B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体装置 |
| US09/639,348 US6376884B1 (en) | 1999-08-30 | 2000-08-16 | Semiconductor apparatus, which is constituted in minimum cell array area, while cell array property is maintained in which dummy cell is used |
| KR10-2000-0050242A KR100430206B1 (ko) | 1999-08-30 | 2000-08-29 | 더미 셀을 이용한 셀 어레이 특성을 유지하면서, 최소의셀 어레이 면적으로 구성된 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24278799A JP3274664B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068636A true JP2001068636A (ja) | 2001-03-16 |
| JP3274664B2 JP3274664B2 (ja) | 2002-04-15 |
Family
ID=17094296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24278799A Expired - Fee Related JP3274664B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3274664B2 (ja) |
| KR (1) | KR100430206B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7199420B2 (en) | 2004-05-31 | 2007-04-03 | Nec Electronics Corporation | Semiconductor device |
| KR100855558B1 (ko) | 2007-07-02 | 2008-09-01 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2010118542A (ja) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | 磁気メモリ装置 |
| US7974137B2 (en) | 2008-03-31 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10051719C2 (de) * | 2000-10-18 | 2003-10-02 | Infineon Technologies Ag | Verfahren zur Herstellung von Schaltkreisstrukturen auf einem Halbleitersubstrat mit Hilfe eines Lithographieprozesses und Anordnung mit funktionalen Schaltkreisstrukturen und Dummy-Schaltkreisstrukturen |
| KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
| CN202783561U (zh) | 2011-08-12 | 2013-03-13 | 斯马特脚踏车制造公司 | 三轮车及其转向轮 |
| US9768182B2 (en) * | 2015-10-20 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method for forming the same |
| US10872641B2 (en) * | 2019-04-22 | 2020-12-22 | Advanced Micro Devices, Inc. | Nwell and subtrate taps in memory layout |
| KR20220053172A (ko) | 2020-10-22 | 2022-04-29 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3045594B2 (ja) | 1992-02-12 | 2000-05-29 | 富士通株式会社 | 半導体記憶装置 |
| KR0121992B1 (ko) * | 1993-03-03 | 1997-11-12 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
| JP3076248B2 (ja) | 1996-09-06 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶回路 |
| JPH10242420A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR19990053720A (ko) * | 1997-12-24 | 1999-07-15 | 김영환 | 더미셀을 이용한 백바이어스 전압 픽업장치 |
| US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
-
1999
- 1999-08-30 JP JP24278799A patent/JP3274664B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-16 US US09/639,348 patent/US6376884B1/en not_active Expired - Fee Related
- 2000-08-29 KR KR10-2000-0050242A patent/KR100430206B1/ko not_active IP Right Cessation
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| US7199420B2 (en) | 2004-05-31 | 2007-04-03 | Nec Electronics Corporation | Semiconductor device |
| KR100855558B1 (ko) | 2007-07-02 | 2008-09-01 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US7847339B2 (en) | 2007-07-02 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions |
| US8227853B2 (en) | 2007-07-02 | 2012-07-24 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions |
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| JP2010118542A (ja) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | 磁気メモリ装置 |
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|---|---|
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| KR20010021446A (ko) | 2001-03-15 |
| US6376884B1 (en) | 2002-04-23 |
| KR100430206B1 (ko) | 2004-05-03 |
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