JP2012134521A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。
【選択図】図５０

Description

この発明は、半導体記憶装置に関し、特に、データをキャパシタに記憶するメモリセルを有する半導体記憶装置に関する。
データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックとメモリ装置とを同一の半導体チップに集積化したシステムＬＳＩ（大規模集積回路）と呼ばれる回路装置が広く用いられている。このシステムＬＳＩにおいては、ロジックとメモリ装置とがチップ上配線で相互接続されるため、以下の利点が得られる：（１）信号配線の負荷が、ボード上配線に比べて小さく、高速でデータ／信号を伝達することができる、（２）ピン端子数の制約を受けないため、データビットの数を多くすることができ、データ転送のバンド幅を広くすることができる、（３）ボード上に個別素子を配置する構成に比べて、半導体チップ上に各構成要素が集積化されるため、システム規模を低減でき、小型軽量のシステムを実現することができる、および（４）半導体チップ上に形成される構成要素として、ライブラリ化されたマクロを配置することができ、設計効率が改善される。
上述のような理由などから、システムＬＳＩが、各分野においても広く用いられてきており、集積化されるメモリ装置として、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）およびフラッシュＥＥＰＲＯＭ（書込／読出専用メモリ）などのメモリが使用されている。また、ロジックとしても、制御および処理を行なうプロセッサ、Ａ／Ｄ変換回路等のアナログ処理回路および専用の論理処理を行なう論理回路などが用いられている。
このシステムＬＳＩにおいてプロセッサとメモリ装置とを集積化する場合、製造工程数を低減してコストを低減するために、できるだけ同一の製造工程でこれらのロジックとメモリ装置とを形成する必要がある。ＤＲＡＭは、データをキャパシタに電荷の形態で記憶しており、このキャパシタは、半導体基板領域上部に、セルプレート電極およびストレージノード電極と呼ばれる電極を有している。このキャパシタ構造は、小占有面積で容量値を大きくするため、中空円筒形などの複雑な形状を有している。したがって、ＤＲＡＭとロジックを同一の製造プロセスで形成するＤＲＡＭ−ロジック混載プロセスにおいて、ロジックのトランジスタおよびＤＲＡＭのトランジスタを同一製造プロセスで形成しても、このＤＲＡＭのキャパシタを形成するための製造ステップ、およびこのＤＲＡＭのキャパシタの立体構造に起因するＤＲＡＭとロジックとの間またはＤＲＡＭメモリアレイと周辺部との段差を低減するための平坦化プロセスが必要となり、製造工程数が大幅に増大し、チップコストが増大するという問題が生じる。
一方、ＳＲＡＭは、メモリセルが、４個のトランジスタと２個の負荷素子で構成される。通常、これらの負荷素子は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で形成され、キャパシタなどは用いられていないため、ＳＲＡＭは、完全なＣＭＯＳロジックプロセスで形成することができる。すなわち、ＳＲＡＭとロジックとは、同一製造プロセスで形成することができる。ＳＲＡＭは、従来、その高速性などの理由から、プロセッサに対するキャッシュメモリおよびレジスタファイルメモリ等として用いられている。
また、ＳＲＡＭは、メモリセルが、フリップフロップ回路であり、電源電圧が供給されている限り、データは保持されるため、ＤＲＡＭと異なり、データを保持するためのリフレッシュが不要である。したがって、携帯情報端末等においては、システム構成を簡略化するために、このＳＲＡＭは、ＤＲＡＭに不可欠なリフレッシュにかかわる複雑なメモリコントロールが不要であり、ＤＲＡＭに比べて制御が簡略化されるため、メインメモリとして広く用いられている。
しかしながら、携帯情報端末においても、最近の高機能化に伴って、音声データおよび画像データなどの大量のデータを取扱う必要があり、大記憶容量のメモリが必要とされている。
ＤＲＡＭでは、微細加工プロセスの進展とともに、メモリサイズのシュリンク（微細化）が進み、たとえば０．１８μｍＤＲＡＭプロセスでは、０．３平方μｍのセルサイズが実現されている。一方、ＳＲＡＭにおいては、フルＣＭＯＳメモリセルは、２個のＰチャネルＭＯＳトランジスタと４個のＮチャネルＭＯＳトランジスタと合計６個のＭＯＳトランジスタで構成されている。したがって、微細化プロセスが進んでも、メモリセルにおけるＰチャネルＭＯＳトランジスタを形成するためのＮウェルとＮチャネルＭＯＳトランジスタを形成するＰウェルとを分離する必要があり、このウェル間分離距離の制約等により、ＳＲＡＭにおいては、ＤＲＡＭほどは、メモリサイズのシュリンクは進んでいない。たとえば、０．１８μｍＣＭＯＳロジックプロセスでのＳＲＡＭのメモリサイズは、７平方μｍ程度と、ＤＲＡＭのメモリサイズの２０倍以上である。したがって、ＳＲＡＭを、大記憶容量のメインメモリとして利用する場合、チップサイズが大幅に上昇するため、４Ｍビット以上の記憶容量のＳＲＡＭを、限られたチップ面積のシステムＬＳＩ内においてロジックと混載するのは極めて困難となる。
それゆえ、この発明の目的は、製造工程数を大幅に増加させることなく、小占有面積でかつ大記憶容量を実現することのできる半導体記憶装置を提供することである。
この発明の他の目的は、小占有面積のアレイ構造を有する、ＣＭＯＳプロセスに近いプロセスで製造することのできる半導体記憶装置を提供することである。
この発明のさらに他の目的は、ＣＭＯＳ製造プロセスに適した小占有面積のメモリセル構造を有する半導体記憶装置を提供することである。
この発明のさらに他の目的は、ＤＲＡＭセルをベースにした小占有面積のメモリセル構造を有する半導体記憶装置を提供することである。
この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルを含む。これら複数のメモリセルの各々は、基準電圧を受けるセルプレート電極と、記憶情報に応じた電荷を蓄積するストレージ電極を有するキャパシタを含む。
この発明の第１の観点に係る半導体記憶装置は、さらに、メモリセルの行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線を含む。これら複数のワード線の各々は、セルプレート電極の配線層と異なる下層の配線層に形成される配線を含む。
この発明の第１の観点に係る半導体記憶装置は、さらに、メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を含む。これらビット線はワード線およびセルプレート電極よりも上層に形成される。メモリセルは、列方向に整列する２個のメモリセルがコンタクトを共有し、かつ行方向において隣接するメモリセルが同時に対応のビット線に結合され、隣接するビット線の対に結合されるメモリセルが１ビットのデータを記憶する単位を構成する。
好ましくは、セルプレート電極は、２行に整列して配置されるメモリセルに対応して行方向に延在して配置される。隣接セルプレート線の間には２行に対応して配置されるワード線が配置される。
また、これに代えて、好ましくは、セルプレート電極は、メモリセル行に対応して個別に配置される。
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルを含む。これら複数のメモリセルの各々は、基準電圧を受けるセルプレート電極と、記憶情報に応じた電荷を蓄積するストレージ電極を有するキャパシタを含む。
この発明の第２の観点に係る半導体記憶装置は、さらに、複数のメモリセルの行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線を含む。これら複数のワード線の各々は、セルプレート電極の配線層と異なる下層の第１の配線層に形成される配線を含む。セルプレート電極は、この第１の配線層の上層の第２の配線層に形成される配線を含む。
この発明の第２の観点に係る半導体記憶装置は、さらに、メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を含む。これらのビット線の各々はワード線およびセルプレート電極よりも上層に形成される。メモリセルは、列方向において２つのメモリセルを単位として１列ずれて配置され、間に１つの別の対のビット線を挟んだビット線が対を構成し、対をなすビット線対に同時にメモリセルが結合され、この対をなすメモリセルが１ビットのデータを記憶する。
好ましくは、第１の配線層は、下層の半導体基板領域へのトランジスタのしきい値電圧調整のために注入される不純物を含むデュアルポリシリコンゲートプロセスで形成されるポリシリコン配線層であり、第２の配線層は、下層の半導体基板表面への不純物領域への注入される不純物と独立に注入される不純物を有する不純物注入ポリシリコン配線層で形成される。
好ましくは、セルプレート電極は、メモリセルが配置される領域にわたってメッシュ状に配置される。
また、好ましくは、セルプレート電極は、メモリセルが配置される領域内に設けられる、選択ワード線を高速で選択状態へ駆動するための領域においてコンタクト孔が形成される。
好ましくは、ワード線およびセルプレート電極は、側壁にサイドウォール絶縁膜を有する。このサイドウォール絶縁膜は、キャパシタのストレージノードに接続する不純物領域を覆う。
メモリセルとして、ＤＲＡＭセルを利用することにより、小占有面積のメモリセルを実現することができ、たとえ１ビットのデータを２個のＤＲＡＭセルにより記憶する構成であっても、１ビット情報を記憶するメモリセル単位の面積は、ＳＲＡＭに比べて十分小さく、小占有面積で大記憶容量のロジックとの混載に適した半導体記憶装置を実現することができる。
ワード線とセルプレート電極とを別々の配線層で形成することにより、セルプレート電極と対応のストレージノード電極との対向面積を大きくすることができ、応じてメモリセルの容量値を大きくでき、メモリセルの微細化に対しても十分な容量値を確保することができる。
この発明の実施の形態１に従うメモリセルアレイのレイアウトを示す図である。 図１に示すメモリセルの断面構造を概略的に示す図である。 この発明の実施の形態１におけるメモリセルとセンスアンプとビット線との接続を示す図である。 （Ａ）は、この発明の実施の形態１に従うメモリセルの電荷保持特性を示す図であり、（Ｂ）は、図４（Ａ）に示す電荷保持特性の示すメモリセルの電気的等価回路を示す図である。 この発明の実施の形態１におけるセルプレート電極の構成を概略的に示す図である。 この発明の実施の形態１におけるセルプレート電極の全体の発生を概略的に示す図である。 この発明の実施の形態２におけるメモリセルアレイのレイアウトを概略的に示す図である。 この発明の実施の形態１および２におけるメモリセルサイズとメモリセルキャパシタサイズを示す図である。 この発明の実施の形態３に従うメモリセルアレイのレイアウトを概略的に示す図である。 図９に示すメモリセルのレイアウトの電気的等価回路を示す図である。 この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。 図１１に示す中央制御ブロックの構成を概略的に示す図である。 図１２に示すラッチ回路の構成の一例を示す図である。 図１２に示すロウローカル制御回路の構成の一例を示す図である。 図１１に示すメモリブロック内の構成を概略的に示す図である。 図１２に示すロウローカル制御回路のセンスアンプ帯指定信号発生部の構成を示す図である。 この発明の実施の形態３におけるメモリセルとセンスアンプとの対応関係を示す図である。 図１７に示すセンスアンプ帯におけるセンスアンプとビット線との接続を示す図である。 この発明の実施の形態３の変更例のセンスアンプとメモリセルとの接続の対応関係を概略的に示す図である。 図１９における配置におけるセンスアンプとビット線との接続を概略的に示す図である。 図１２に示すロウローカル制御回路のセンスアンプ制御部の構成を示す図である。 この発明の実施の形態３における半導体記憶装置のメモリブロックおよびロウローカル制御回路の構成をより具体的に示す図である。 この発明の実施の形態３の変更例２の構成を概略的に示す図である。 この発明の実施の形態４に従うメモリセルアレイのレイアウトを概略的に示す図である。 図２４に示すレイアウトのメモリセルの電気的等価回路を示す図である。 この発明の実施の形態４におけるセンスアンプ帯の配置を概略的に示す図である。 この発明の実施の形態５に従うメモリセルアレイのレイアウトを概略的に示す図である。 図２７に示すメモリセルの電気的等価回路を示す図である。 この発明の実施の形態５における半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態５におけるメインワード線とサブワード線との接続を概略的に示す図である。 （Ａ）は、この発明の実施の形態６に従うメモリセルアレイのレイアウトを概略的に示し、（Ｂ）は、図３１（Ａ）に示すレイアウトの電気的等価回路を示す図である。 図３１（Ａ）および（Ｂ）に示すメモリセルのストレージノードおよびセルプレートノードの電圧の経時変化を示す図である。 この発明の実施の形態７に従うメモリセルアレイのレイアウトを概略的に示す図である。 図３３に示すレイアウトの電気的等価回路を示す図である。 この発明の実施の形態８に従うメモリセルの断面構造を概略的に示す図である。 図３５に示すメモリセルのデータ読出時の信号波形を示す図である。 この発明の実施の形態９に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 図３７に示す線３７Ａ−３７Ｂに沿った断面構造を概略的に示す図である。 サブワード線とセルプレート電極の間隔と反転層形成領域の関係を概略的に示す図である。 図３９に示す構成におけるビット線読出電圧を概略的に示す図である。 この発明の実施の形態９に従う半導体記憶装置の動作を示す信号波形図である。 この発明の実施の形態９に従う半導体記憶装置の要部の構成を概略的に示す図である。 図４２に示すセルプレートドライバの構成の一例を示す図である。 図４２および４３に示すメインセルプレート線を駆動する回路の構成の一例を概略的に示す図である。 メインセルプレート駆動部の変更例を概略的に示す図である。 この発明の実施の形態９に従う半導体記憶装置のサブワードドライバ帯の構成を概略的に示す図である。 セルプレートドライバの変更例を示す図である。 この発明の実施の形態１０に従う半導体記憶装置のメモリセルアレイのレイアウトを概略的に示す図である。 図４８に示す線４８Ａ−４８Ａに沿った断面構造を概略的に示す図である。 この発明の実施の形態１０の変更例１のレイアウトを概略的に示す図である。 この発明の実施の形態１０の変更例２に従うメモリセルアレイのレイアウトを概略的に示す図である。 この発明の実施の形態１１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 この発明の実施の形態１１に従うセルプレート電極の配置を概略的に示す図である。 この発明の実施の形態１２に従う半導体記憶装置のアレイ部のレイアウトを概略的に示す図である。 この発明の実施の形態１３に従うメモリセルの断面構造を概略的に示す図である。 この発明の実施の形態１４に従うメモリセルアレイの構造を概略的に示す図である。 この発明の実施の形態１４に従う半導体記憶装置の動作を示す信号波形図である。 この発明の実施に携帯１４に従うメモリセルの断面構造を概略的に示す図である。 この発明の実施の形態１４におけるセルプレート電極駆動部の構成を概略的に示す図である。 図５９に示すセルプレート電極ドライバの動作を示す信号波形図である。 この発明の実施の形態１４の変更例を概略的に示す図である。 この発明の実施の形態１５に従うメモリセルのレイアウトを概略的に示す図である。 図６２の線６２Ａ−６２Ａに沿った断面構造を概略的に示す図である。 図６２の線６２Ｂ−６２Ｂに沿った断面構造を概略的に示す図である。 この発明の実施の形態１５の変更例のレイアウトを概略的に示す図である。 図６５の線６５Ａ−６５Ａに沿った断面構造を概略的に示す図である。
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１においては、４行２列に配列されるメモリセルのレイアウトを代表的に示す。図１において、行方向に延在してワード線ＷＬ０−ＷＬ３が配設され、またこれらのワード線と平行に、ワード線ＷＬ０−ＷＬ３と同一配線層に、セルプレート電極線ＣＰ０−ＣＰ２が形成される。したがって、このセルプレート電極線ＣＰ０−ＣＰ２は、メモリセルアレイ内においては、２本のワード線ごとに、行方向に延在して配置され、列方向において隣接するセルプレート電極線が、その間のワード線ＷＬにより互いに分離される。
ワード線ＷＬ０-ＷＬ３は、それぞれメモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される。
セルプレート電極線それぞれに、一定の基準電圧（セルプレート電圧）が印加される。
列方向において、メモリセルを形成するための活性領域ＡＲが、所定の間隔で、整列して配置される。１つの活性領域ＡＲにおいて、２つのメモリセルが形成される。この活性領域ＡＲは、２本の隣接して配置されるワード線と交差しかつその一部が、セルプレート電極と平面図において重なるように配置される。
列方向に沿って活性領域ＡＲと整列して、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，および／ＢＬ１が配設される。
隣接ワード線（ＷＬ０およびＷＬ１またはＷＬ２およびＷＬ３）の間に、活性領域をビット線に接続するためのコンタクトＣＮＴが設けられる。図１において、コンタクトＣＮＴ０により、メモリセルＭＣ０の活性領域がビット線ＢＬ０に接続され、コンタクトＣＮＴ１により、メモリセルＭＣ１を構成する活性領域が、ビット線／ＢＬ０に接続される。
これらのメモリセルＭＣ（ＭＣ０，ＭＣ１）は、後に、その構成は詳細に説明するが、ＤＲＡＭセルの構成を有している。メモリセルＭＣ０およびＭＣ１により、１ビットのデータを記憶する。以下、この、１ビットのデータを記憶するメモリセルの組を、ツインセルユニットＭＵと称す。
このメモリセルの行方向についてのピッチ（配置間隔）Ｌｐに、２本のビット線を配設する。ここで、メモリセルピッチは、行方向において隣接するメモリセルを構成する活性領域間の中心線の距離を示す。
この図１に示すメモリセルの配置において、各行および各列に、活性領域ＡＲが配置されており、各行および列の交差部対応してメモリセルが配置される。このメモリセルの配置は、「最密充填セル配置」であり、通常、雑音耐性に弱いオープンビット線構成において用いられている。しかしながら、この図１に示すように、メモリセルピッチＬｐの間に、２本のビット線を配置することにより、「最密充填セル配置」において、雑音に強い「折返しビット線構成」を採用することができる。すなわち、１本のワード線を間に挟んで隣接する２本のワード線、たとえば、ワード線ＷＬ０およびＷＬ２を同時に選択することにより、ビット線ＢＬ０および／ＢＬ０に、相補データが読出され、これを差動増幅することにより、ツインセルユニットＭＵの記憶データを読出すことができる。
図２は、図１に示すメモリセルの配置におけるメモリセルの断面構造を概略的に示す図である。図２において、メモリセルＭＣは、半導体基板領域１表面に間をおいて形成される不純物領域２ａおよび２ｂと、不純物領域２ａおよび２ｂの間の領域の表面上に、図示しないゲート絶縁膜を介して形成される導電層３と、不純物領域２ｂに電気的に結合されるストレージノード領域４と、このストレージノード領域４と対向して配置される導電層５と、不純物領域２ａに電気的に接続される導電層６を含む。
導電層３が、ワード線ＷＬを構成し、導電層５が、セルプレート電極線ＣＰを構成し、導電層６が、ビット線ＢＬを構成する。このセルプレート電極を構成する導電層５は、素子分離領域８を介して隣接メモリセルのストレージノード電極領域と対向して配置される。このストレージノード領域４は、単に半導体基板領域１の表面に形成される反転層であってもよく、また不純物注入された不純物領域であり、その表面に反転層が形成されてもよい。
素子分離領域８において形成される素子分離膜は，できるだけＤＲＡＭ部における段差を小さくするために、例えばＣＭＰ(ケミカル・メカニカル・ポリッシング)プロセスにより表面が平坦化され、その表面は、基板領域表面とほぼ同じ高さにされる。
導電層３および５は、不純物が導入された多結晶シリコン（ドープトポリシリコン）またはタングステンシリサイド（ＷＳｉｘ）およびコバルトシリサイド（ＣｏＳｉｘ）などのポリサイドまたはサリサイド（セルフアラインドシリサイド）などの、シリコンを含む材料を用いて、同一の配線層に形成される。これらの導電層３および５は、ＣＭＯＳロジックプロセスにおけるトランジスタ（ロジックのトランジスタおよび記憶装置の周辺トランジスタ）のゲート電極と同一配線層に形成される。ここで、同一配線層に形成されるとは、同一の製造プロセスステップで製造される事を示す。
導電層３および５のそれぞれの直下には、ゲート絶縁膜およびキャパシタ絶縁膜が形成される。これらのゲート絶縁膜およびキャパシタ絶縁膜は、同一製造プロセスで形成される同一の絶縁膜であってもよい。また、デュアルゲート酸化膜プロセスにより、これらのゲート絶縁膜およびキャパシタ絶縁膜を、膜厚の異なる酸化膜として形成することもできる。ここで、「デュアルゲート酸化膜プロセス」は、２種類の膜厚の酸化膜(絶縁膜)を、酸化膜の選択的エッチングにより形成するプロセスである。
ビット線ＢＬを構成する導電層６は、第１メタル配線層などにより形成され、セルプレート電極線ＣＰの上層に形成され、いわゆるＣＵＢ（キャパシタ・アンダー・ビット線）構造が実現される。
メモリセルのキャパシタは、ストレージノード電極が、半導体基板領域１の表面のたとえば拡散層、または半導体基板領域表面に形成される反転層で構成されるストレージノード電極層により形成され、かつセルプレート電極がワード線と並行に延在する、プレーナ型キャパシタ構造を有している。したがって、このセルプレート電極線およびワード線を同一配線層で同一製造プロセスステップで形成するため、セルプレート電極およびストレージノード電極のための配線層を新たに追加する必要がなく、製造工程を簡略化することができる。
また、プレーナ型キャパシタ構造のため、メモリアレイ部と周辺回路部の間の段差は生じず、この段差緩和のためのＣＭＰ（ケミカル・メカニカル・ポリシング）などによる平坦化プロセスを導入する必要がない。したがって、実質的にＣＭＯＳロジックプロセスで、メモリアレイを形成することができ、ロジックのトランジスタと同一製造工程で、メモリセルアレイを形成することができる。
メモリセル行の選択時には、たとえば行選択を指示するロウアクティブコマンドが与えられたとき、行アドレスの最下位から２番目のビット（ＲＡ＜１＞）を縮退することにより、図１において、間に（サブ）ワード線を１本挟んだ（サブ）ワード線対を同時に選択する。たとえば、ワード線ＷＬ０およびＷＬ２が同時に選択されると、メモリセルＭＣ０およびＭＣ１が、それぞれビット線ＢＬ０および／ＢＬ０に接続される。
図示しないセンスアンプ回路が、各ビット線対に対応して配置されており、各センスアンプが対応のビット線対の電圧を差動増幅する。したがって、メモリセルＭＣ０およびＭＣ１に、相補データ、すなわち一方にＨレベルデータおよび他方のメモリセルにＬレベルデータを記憶し、ツインセルユニットＭＵに１ビットの情報を記憶する。
図３は、ツインセルユニットの電気的等価回路を示す図である。図３において、ツインセルユニットＴＭＵは、２つのメモリセルＭＣａおよびＭＣｂを含む。メモリセルＭＣａがビット線ＢＬに接続され、メモリセルＭＣｂが、ビット線／ＢＬに接続される。メモリセルＭＣａおよびＭＣｂの各々は、情報を記憶するためのキャパシタをＭＳと、対応のワード線上の信号に応答して導通し、キャパシタを対応のビット線に接続するアクセストランジスタＭＴを含む。アクセストランジスタＭＴは、一例としてＮチャネルＭＯＳトランジスタで構成される。
ビット線ＢＬおよび／ＢＬには、これらのビット線ＢＬおよび／ＢＬの電圧を差動増幅するためのセンスアンプＳＡが設けられる。
データアクセス時においては、ワード線ＷＬ０およびＷＬ２を同時に選択状態へ駆動する。これにより、メモリセルＭＣａの記憶データがビット線ＢＬに読出され、メモリセルＭＣｂの記憶データが、ビット線／ＢＬに読出される。次いで、センスアンプＳＡが活性化され、このビット線ＢＬおよび／ＢＬに読出されたデータに対応する電圧を差動増幅する。
ＨレベルデータおよびＬレベルデータを記憶するメモリセルＭＣのストレージノードの電位Ｖ（ＳＮ，Ｈ）およびＶ（ＳＮ，Ｌ）は、それぞれ、近似的に次式で表わされる。
Ｖ（ＳＮ，Ｈ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘｐ（−Ｔ／τａ）
Ｖ（ＳＮ，Ｌ）≒Ｖｂｂ・（１−ｅｘｐ（−Ｔ／τｂ））
ここで、Ｖｂｂは、メモリセルの基板領域に印加される負電圧である。係数τａおよびτｂは、それぞれ、ストレージノード−キャパシタ電極（セルプレート電極）間のリーク電流、ストレージノード−基板領域間リーク電流、およびメモリセルトランジスタのオフリーク電流等によって決定される時定数である。１ビットのデータを２つのメモリセル（ＤＲＡＭセル）で記憶する１ビット／２セルモード（ツインセルモード）でビット線対にメモリセルの記憶データを読出したときの、ビット線対の読出電位差ΔＶｂｌは、次式で表わされる。
ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ（ＳＮ，Ｌ））／（Ｃｓ＋Ｃｂ）
ここで、Ｃｓは、メモリセルキャパシタＭＳの容量を示し、Ｃｂは、ビット線ＢＬおよび／ＢＬそれぞれの寄生容量を示す。
図４（Ａ）は、従来のＤＲＡＭセルとツインセルユニットにおけるビット線対の読出電位差ΔＶｂｌとデータ保持時間の関係をシミュレーションにより求めた結果を示す図である。縦軸にビット線読出電位差を示し、横軸にデータ保持時間を示す。
ＤＲＡＭセル（メモリセル）は、メモリセルキャパシタの容量値Ｃｓは、２０ｆＦであり、一方、ツインセルユニットにおいては、容量値１０ｆＦのキャパシタＣｓを２個使用する。
図４（Ｂ）に示すように、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）においては、セルプレート電極からのリーク電流と基板領域へのリーク電流と対応のビット線へのアクセストランジスタを介したリーク電流とが存在する。一方、Ｈレベルデータを記憶するストレージノードＳＮ（Ｈ）においては、セルプレート電極との間でのリーク電流、基板領域へのリーク電流および対応のビット線へのアクセストランジスタを介したリーク電流が存在する。ビット線のプリチャージ電圧は１Ｖである。
図４（Ｂ）に示すリーク電流の条件で、シミュレーションを行なった場合、図４（Ａ）に示すように、ツインセルユニットの方が、データ保持時間が経過するにつれ、ＤＲＡＭセルに対する読出電圧ΔＶｂｌに対する差が大きくなる。センスアンプが正常に差動増幅することのできるビット線対の最小電位差（センス感度）が小さいほど、ツインセルユニットのデータ保持特性が、ＤＲＡＭセルに比べて優位となることがわかる。したがって、メモリセルキャパシタの容量値が、通常のＤＲＡＭセルの容量値よりも小さい場合に、ツインセルモードでデータを記憶することにより、データ保持特性を十分に確保することができ、小占有面積のデータ保持特性に優れたメモリセルを実現することができる。
図５は、この発明の実施の形態１におけるセルプレート電極線の配置を概略的に示す図である。図５においては、階層ワード線構成のサブワード線の配置単位となる１つのメモリサブアレイに対するセルプレート電極線の配置を示す。行方向に沿って、セルプレート電極線ＣＰとなる導電層５と（サブ）ワード線となる導電層３が、互いに平行に行方向に延在して同一配線層に配置される。このメモリサブアレイの両側に、（サブ）ワード線を駆動するためのサブワードドライバを含むサブワードドライバ帯１２ａおよび１２ｂが配置される。ここで、ワード線は、メインワード線とサブワード線との階層ワード線構成を想定している。以下、サブワード線を、単に、ワード線と称す。
サブワードドライバ帯１２ａおよび１２ｂにおいて、たとえばビット線ＢＬとなる導電層６と同一の第１層メタル配線により形成される導電線１４ａおよび１４ｂが配置される。これらの導電線１４ａおよび１４ｂは、それぞれ、セルプレート電極導電層５にコンタクト１５を介して接続される。ビット線ＢＬとなる導電層６は、センスアンプ帯１０に含まれるセンスアンプに結合される。
セルプレート電圧を伝達する導電線１４ａおよび１４ｂを、サブワードドライバ帯１２ａおよび１２ｂに配置することにより、メモリサブアレイにおいて、セルプレート電極線ＣＰが、列方向において分離されている場合においても、安定に必要な電圧レベルのセルプレート電圧を供給することができる。
図６は、セルプレート電極線の全体の配置を概略的に示す図である。図６において、メモリアレイＭＲＹの外部に沿って、セルプレート電圧発生回路１８からのセルプレート電圧を伝達するセルプレート電圧線２０が配設される。メモリアレイＭＲＹは、複数の行ブロックＲＢ０−ＲＢｍに分割され、これらの行ブロックＲＢ０−ＲＢｍは、それぞれ、サブワードドライバ帯により、複数のメモリサブアレイＳＲＹに分割される。メモリサブアレイＳＲＹに対しては、図５に示すセルプレート線配置が設けられる。
行ブロックＲＢ０−ＲＢｍの間のセンスアンプ帯において、行方向に沿って、セルプレート電圧伝達線２２が配設され、またメモリサブアレイの間のサブワードドライバ帯において列方向に沿って、セルプレート電圧伝達線２１が配設される。これらのセルプレート電圧伝達線２０、２１および２２は交差部においてそれぞれ相互接続される。セルプレート電圧伝達線２１および２２は、それぞれ、メモリサブアレイＳＲＹ内のセルプレート電極線ＣＰに接続される。
この図６に示すように、セルプレート電圧発生回路１８からのセルプレート電圧を、メモリアレイＭＲＹ上においてメッシュ状に配設されたセルプレート電圧伝達線を用いて、各メモリサブアレイＳＲＹ内のセルプレート電極線ＣＰへ伝達することにより、各分割構造のセルプレート電極線ＣＰに対し、安定に、セルプレート電圧を供給することができる。
なお、このメモリアレイＭＲＹ内において配設されるセルプレート電圧伝達線２１および２２は、ビット線ＢＬと同一配線層に形成されてもよい。
以上のように、この発明の実施の形態１に従えば、メモリセルとしてＤＲＡＭセルを使用し、かつワード線とセルプレート電極とを同一配線層に形成しており、プレーナ型キャパシタ構造のメモリセルキャパシタを使用することにより、セルプレート電極層を製造するための専用の製造プロセスステップが不要となり、またメモリアレイ部と周辺回路部との段差を低減するができ、段差低減のためのプロセスステップが不要となり、ＣＭＯＳプロセスにほぼ従ってメモリセルアレイ部を形成することができ、応じてロジックトランジスタと同一製造プロセスでメモリアレイを形成することができる。
［実施の形態２］
図７は、この発明の実施の形態２に従うメモリアレイのレイアウトを概略的に示す図である。この図７に示すレイアウトにおいては、列方向において、メモリセルを形成するための活性領域ＡＲが、メモリセルの行方向のピッチＬｐの１／２ずらせて配置される。他の構成は、図１に示すレイアウトと同じである。したがって、この図７に示すメモリセルの配置においては、列方向において隣接する２つのメモリセルを単位として、このメモリセルレイアウト単位が，１ビット線ピッチずれて列方向に配置される。ビット線ＢＬ（ＢＬ０−／ＢＬ１）は、メモリセルの行方向のピッチＬｐの間に２本配設される。
メモリセル選択時においては、２本のワード線、たとえばワード線ＷＬ０およびＷＬ２を同時に選択する。メモリセルＭＣ０の記憶データが、コンタクトＣＮＴ０を介してビット線ＢＬ０に読出され、メモリセルＭＣ１の記憶データが、コンタクトＣＮＴ１を介してビット線／ＢＬ０に読出される。したがって、ツインセルモードでのデータ読出時、ビット線ＢＬ０および／ＢＬ０が対をなし、ビット線ＢＬ１および／ＢＬ１が対をなす。これらの対をなすビット線には相補データが読出され、対応のセンスアンプにより差動増幅されるため、折返しビット線配置が実現される。
従来のＤＲＡＭにおけるメモリセルは、折返しビット線配置構成においては、一般的に、縦横のサイズ比が２：１に近く、一般に横のサイズが２Ｆ、縦のサイズが４Ｆの８Ｆ2セルが採用されてきている。ここで、Ｆは、設計のフィーチャサイズ（外形寸法）と呼ばれる値であり、設計基準（最小寸法）に製造工程時の写真製版ステップにおける転写プロセスにおける重ね合わせなどに対する余裕度を加えた値である。
図８は、図７に示すメモリセルの配置におけるメモリセルのサイズを示す図である。図８においては、行方向に整列して配置される３つの活性領域ＡＲを示す。行方向の活性領域の間の距離が、フィーチャサイズＦである。今、メモリセルＭＣの行方向のピッチＬｐを、Ｎａ・Ｆとする。列方向において隣接する活性領域ＡＲは、フィーチャサイズＦ離れており、このセルプレート電極線ＣＰの端部と活性領域ＡＲの端部の距離は、０．５Ｆである。
また、ビット線コンタクトＣＮＴから、セルプレート電極線ＣＰの他方端部までの距離を、Ｎｃ・Ｆとし、またメモリセルＭＣの列方向におけるサイズを、Ｎｂ・Ｆとする。この条件下においては、プレーナ型キャパシタの面積Ｓｃａｐは、次式で与えられる。
Ｓｃａｐ＝（Ｎａ・Ｆ−Ｆ）・（Ｎｂ・Ｆ−Ｎｃ・Ｆ−０．５Ｆ）
また、メモリセルＭＣのサイズ（面積）Ｓｃｅｌｌは、次式で与えられる。
Ｓｃｅｌｌ＝Ｎａ・Ｆ・Ｎｂ・Ｆ
データを安定に記憶するための必要とされるキャパシタ容量Ｃｓを確保するために必要なキャパシタ面積Ｓｃａｐに対して、メモリセルサイズＳｃｅｌｌを最小にするメモリセルは、縦横比Ｎｂ：Ｎａを、従来のＤＲＡＭの２：１に比べて十分大きくすることにより実現することができる。
ワード線方向のメモリセルのピッチＬｐが小さい場合においても、活性領域ＡＲを図７に示すように、１ビット線ピッチずれて配置する事により、ビット線コンタクトＣＮＴを、活性領域ＡＲ上に常に形成することができ、ビット線コンタクトを容易にレイアウトすることができる（実施の形態１の場合、活性領域ＡＲに整列して２本のビット線を同様に配設するため、ビット線コンタクトを、行方向に狭い活性領域に配置するためにはレイアウト上の工夫がいる）。
したがって、メモリセルの行方向のピッチの間に２本のビット線を配設する構成において、活性領域ＡＲを、列方向において行方向のメモリセルピッチＬｐの１／２ずらせて配置することにより、ビット線コンタクトを、常に、活性領域に整列して配置することができ、ビット線コンタクトのレイアウトが容易となる。
［実施の形態３］
図９は、この発明の実施の形態３に従うメモリアレイのレイアウトを概略的に示す図である。この図９に示すメモリセルのレイアウトは、図７に示すメモリアレイのレイアウトと同じである。この図９に示す構成においては、隣接ビット線は、別のビット線対を構成する。対をなすビット線は、１つのビット線を間においた２つのビット線により構成される。ワード線選択時においては、１つのワード線を選択する。したがって、メモリセルＭＣ０およびＭＣ３により、ツインセルユニットＴＭＵが構成され、またメモリセルＭＣ１およびＭＣ４により、ツインセルユニットが構成される。他の構成は、図７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図９に示す配置の場合、選択ワード線は１本であり、２本のワード線を同時に選択する必要がなく、消費電流を低減することができる。
メモリセルデータが読出されるビット線対の間には、メモリセルデータが読出されないビット線が配置される。したがって、このメモリセルデータの読出されないビット線対（非選択ビット線対）を、プリチャージ電圧レベルに保持することにより、この非選択ビット線対の各ビット線をシールド配線として使用することでき、ビット線間容量結合ノイズを抑制することができ、ＣＵＢ構造のメモリセルを使用して、ＣＯＢ（キャパシタ・オーバー・ビット線）構造のメモリセルと同程度のビット線間結合ノイズ耐性を有する配置を実現することができる。
図１０は、この発明の実施の形態３の要部の構成を概略的に示す図である。図１０において、ワード線ＷＬとビット線ＢＬａの交差部に対応してメモリセルＭＣａが配置され、ワード線ＷＬとビット線／ＢＬａの交差部に対応してメモリセルＭＣｂが配置される。ビット線ＢＬａおよび／ＢＬａの間に、ビット線ＢＬｂが配置され、またビット線／ＢＬａは、ビット線ＢＬｂおよび／ＢＬｂの間に配置される。ビット線ＢＬａおよび／ＢＬａはセンスアンプＳＡａに結合され、ビット線ＢＬｂおよび／ＢＬｂは、センスアンプＳＡｂに結合される。これらのセンスアンプＳＡａおよびＳＡｂは、ビット線の両側に交互に配置される。
図１０において、ワード線ＷＬが選択された場合には、ビット線ＢＬａおよび／ＢＬａにメモリセルＭＣａおよびＭＣｂのデータが読出される。ビット線ＢＬｂおよび／ＢＬｂには、メモリセルデータは読出されない。この状態においては、ビット線ＢＬｂおよび／ＢＬｂは、図示しないビット線プリチャージ／イコライズ回路により、所定のプリチャージ電圧レベルに維持し、またセンスアンプＳＡｂは非活性状態に保持する。センスアンプＳＡａを活性化し、メモリセルＭＣａおよびＭＣｂで構成されるツインセルユニットＴＭＵのデータを増幅する。
図１１は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図１１において、メモリアレイは、複数のメモリブロックＭＢ０−ＭＢｎに分割される。これらのメモリブロックＭＢ０−ＭＢｎの各々は、行列状に配列されるメモリセル、センスアンプおよびサブワード線を選択するサブワードドライバが配置されるサブワードドライバ帯等を含む。これらのメモリブロックＭＢ０−ＭＢｎは、それぞれ所定数ごとに、バンクＢＮＫ０−ＢＮＫ３に分割される。背骨帯ＢＢＤにおいて、メモリブロックＭＢ０−ＭＢｎそれぞれに対応して、ロウローカル制御回路ＬＲＫ０−ＬＲＫｎが設けられる。これらのロウローカル制御回路ＬＲＫ０−ＬＲＫｎに対しては、中央の制御ブロックＭＣＫからのメイン制御信号およびバンク指定信号が背骨帯ＢＢＤを介して伝達される。
図１１においては、この中央制御ブロックＭＣＫから背骨帯ＢＢＤを介して伝達される信号として、バンク指定信号ＢＫＬＴ０−ＢＫＬＴ３と、各バンク内におけるメモリブロックを選択するブロック選択信号ＢＳと、メインワード線を選択するためのプリデコード信号ＭＷＸと、サブワード線を選択するためのサブワード線プリデコード信号ＳＷＸを代表的に示す。他のセンスアンプを活性化するためのメインセンスアンプ活性化信号などのロウ系制御信号も中央制御ブロックＭＣＫから生成されて、この背骨帯ＢＢＤを介して伝達される。
中央制御ブロックＭＣＫにおいては、外部から行選択に関連するコマンドが与えられると、行選択のためのメイン制御信号およびブロック選択信号が生成される。この場合、他のセンスアンプ活性化信号などのロウ系制御信号は、選択バンクを指定するバンクアドレスに従って、各バンクそれぞれに対して中央制御ブロックＭＣＫにおいて発生される。
この図１１に示す配置において、中央制御ブロックＭＣＫからのバンク別のロウ系制御信号とブロック選択信号ＢＳとに従って、ロウローカル制御回路ＬＲＫ０−ＬＲＫｎが選択的に活性化され、対応のメモリブロック内における行選択に関連する動作を実行する。
図１２は、図１１に示す中央制御ブロックＭＣＫの構成を概略的に示す図である。図１２において、中央制御ブロックＭＣＫは、動作モードを指示するコマンドＣＭＤをデコードし、そのデコード結果に従って動作モード指示信号を生成するコマンドデコーダ３０と、コマンドデコーダ３０からの動作モード指示信号に従って行選択に関連する制御信号を生成するメインロウ系制御回路３２と、メインロウ系制御回路３２の出力信号に従って活性化され、バンクアドレス信号ＢＡＤをデコードするバンクデコーダ３３と、メインロウ系制御回路３２の出力信号に従って活性化され、ブロックアドレス信号ＢＬＡＤをデコードしてブロック選択信号ＢＳ＜ｋ：０＞を生成するブロックデコーダ３４と、メインロウ系制御回路３２の出力信号の制御の下に活性化され、ワード線アドレス信号ＷＡＤをプリデコードし、メインワード線を選択するためのプリデコード信号ＭＷＸ（＝Ｘ＜１９：４＞）とサブワード線選択用のプリデコード信号ＳＷＸ（＝Ｘ＜３：０＞）を生成するプリデコーダ３５と、メインロウ系制御回路３２の出力信号に従って、バンクデコーダ３３の出力信号をラッチしてバンク指定信号ＢＫＬＴ＜３：０＞を生成するラッチ回路３６を含む。
ラッチ回路３６は、バンクＢＮＫ０−ＢＮＫ３それぞれに対応して配置されるラッチ回路（フリップフロップ）を含み、対応のバンクが選択状態にある間バンク指定信号ＢＫＬＴｉを活性状態に維持する。
メインロウ系制御回路３２は、また、コマンドデコーダ３０の出力信号に従って、各バンクごとに、ロウ系制御信号を生成する。プリデコーダ３５の出力するプリデコード信号Ｘ＜１９：４＞（＝ＭＷＸ）は、それぞれが所定数のプリデコード信号を有する複数のグループに分割され、各グループからの１つのプリデコード信号により、２５６本のメインワード線のうち１つのメインワード線を指定する。また、プリデコード信号Ｘ＜３：０＞（＝ＳＷＸ）に従って４本のサブワード線のうち１つのサブワード線が選択される。すなわち、１つのメインワード線に対し４本のサブワード線が配置される４ウェイ階層ワード線構成がメモリブロックＭＢ０−ＭＢｎにおいて採用される。
図１３は、図１２に示すラッチ回路３６の構成の一例を示す図である。図１３においては、バンクＢＮＫｉに対するラッチ回路の部分の構成を示す。図１３において、ラッチ回路３６は、行活性化指示信号ＲＡＣＴと図１２に示すバンクデコーダ３３からのバンク指定信号ＢＡＳｉとを受けるＡＮＤ回路３６ａと、バンク指定信号ＢＡＳｉとプリチャージ指示信号ＰＲＧとを受けるＡＮＤ回路３６ｂと、ＡＮＤ回路３６ａの出力信号の立上がりに応答してセットされかつＡＮＤ回路３６ｂの出力信号の立下がりに応答してリセットされるフリップフロップ３６ｃを含む。このフリップフロップ３６ｃの出力Ｑから、バンク指定信号ＢＫＬＴｉが出力される。
行活性化指示信号ＲＡＣＴは行選択を指示する行アクティブコマンドが印加されると、図１２に示すコマンドデコーダ３０から出力され、また、プリチャージ指示信号ＰＲＧは、バンクをプリチャージ状態に設定するためのプリチャージコマンドが印加されると、図１２に示すコマンドデコーダ３０から出力される。したがって、バンク指定信号ＢＫＬＴｉは、バンクＢＮＫｉにおいて行が選択状態にある間活性状態を維持する。
図１４は、ロウローカル制御回路のワード線選択に関連する部分の構成を概略的に示す図である。図１４においては、メモリブロックＭＢｊに対するロウローカル制御回路ＬＲＫｊの構成を代表的に示す。このメモリブロックＭＢｊは、バンクＢＮＫｉに含まれる。
図１４において、ロウローカル制御回路ＬＲＫｊは、ラッチバンク指定信号ＢＫＬＴｉを受けるインバータ４０と、インバータ４０の出力信号とラッチバンク指定信号ＢＫＬＴｉとに従ってプリデコード信号Ｘ＜１９：４＞をラッチするレベルラッチ回路４２と、ラッチバンク指定信号ＢＫＬＴｉとインバータ４０の出力信号に応答してブロック選択信号ＢＳ＜ｊ＞をラッチしてラッチブロック選択信号ＢＳＬＴｊを生成するレベルラッチ回路４３と、ラッチバンク指定信号ＢＫＴＬｉとインバータ４０の出力信号とに従ってプリデコード信号Ｘ＜３：０＞をラッチして、ラッチプリデコード信号ＸＬＴ＜３：０＞を生成するレベルラッチ回路４４を含む。これらのラッチ回路４２、４３および４４は、同一構成を有するため、図１４においてはラッチ回路４２の構成要素に対してのみ参照番号を付す。
レベルラッチ回路４２は、ラッチバンク指定信号ＢＫＬＴｉとインバータ４０の出力信号に応答して導通するトランスミッションゲート４５と、トランスミッションゲート４５を介して与えられたプリデコード信号Ｘ＜１９：４＞をラッチするインバータラッチ４６を含む。このインバータラッチ４６により、ラッチプリデコード信号ＸＬＴ＜１９：４＞が生成される。
ロウローカル制御回路ＬＲＫｊは、さらに、ラッチプリデコード信号ＸＬＴ＜１９：４＞をデコードし、ワード線活性化タイミング信号ＲＸＴｉに従ってメインワード線ＭＷＬ上にメインワード線駆動信号ＺＭＷＬを伝達するメインロウデコーダ４７と、ラッチブロック選択信号ＢＳＬＴｊを受けるインバータ４８と、ワード線活性化タイミング信号ＲＸＴｉとインバータ４８の出力信号とラッチプリデコード信号ＸＬＴ＜３：０＞を受けるＡＮＤ回路４９と、ＡＮＤ回路４９の出力信号をレベルシフトしてサブデコードファースト信号ＺＳＤＦ＜３：０＞を生成するレベルシフタ５０と、レベルシフタ５０の出力信号を受けて、相補サブデコード信号ＳＤ＜３：０＞およびＺＳＤ＜３：０＞を生成するサブデコーダ５１を含む。
レベルシフタ５０は、振幅が周辺電源電圧ＶＣＣレベルの信号を、アレイ電源電圧ＶＣＣＳよりも高い高電圧ＶＰＰレベルの振幅の信号にレベル変換する。サブデコーダ５１は、レベルシフタ５０からの振幅ＶＰＰのサブデコードファースト信号ＺＳＤＦ＜３：０＞を受けて、振幅ＶＰＰのサブデコード信号ＳＤ＜３：０＞と、振幅ＶＣＣＳの補のサブデコード信号ＺＳＤ＜３：０＞を生成する。対応のサブワード線が選択されるとき、サブデコード信号ＳＤが高電圧ＶＰＰレベルのＨレベルとなり、補のサブデコード信号ＺＳＤがＬレベルとなる。サブデコード信号ＳＤ＜３：０＞は、サブデコードファースト信号ＺＳＤＦ＜３：０＞を反転して生成される。
ワード線活性化タイミング信号ＲＸＴｉは、選択時、周辺電源電圧レベルのＨレベルとなる信号であり、図１１に示す中央制御ブロックＭＣＫから、バンクＢＮＫｉに対して与えられる。
この図１４に示すロウローカル制御回路ＬＲＫｊにおいては、ラッチバンク指定信号ＢＫＬＴｉが選択状態のＨレベルとなると、レベルラッチ回路４２−４４それぞれにおいて、トランスミッションゲート４５が非導通状態となり、レベルラッチ回路４２−４４がラッチ状態となる。このロウローカル制御回路ＬＲＫｊの対応のメモリブロックＭＢｊが選択された場合には、ラッチブロック選択信号ＢＳＬＴｊが選択状態のＬレベルとなり、一方、対応のメモリブロックＭＢｊが非選択状態のときには、ラッチブロック選択信号ＢＳＬＴｊがＨレベルとなる。
このラッチブロック選択信号ＢＳＬＴｊが非選択状態のときには、インバータ４８の出力信号がＬレベルとなり、ＡＮＤ回路４９の出力信号はＬレベルであり、レベルシフタ５０からのサブデコードファースト信号ＺＳＤＦ＜３：０＞はすべて非選択状態（Ｈレベル）を維持する。一方、ラッチブロック選択信号ＢＳＬＴｊが選択状態のときには、インバータ４８の出力信号がＨレベルとなり、ＡＮＤ回路４９が、ワード線活性化タイミング信号ＲＸＴｉに従って、ラッチプリデコード信号ＸＬＴ＜３：０＞をレベルシフタ５０へ与える。
レベルシフタ５０が、これらのラッチプリデコード信号ＸＬＴ＜３：０＞をレベルシフトしてサブデコードファースト信号ＺＳＤＦ＜３：０＞を生成する。ラッチプリデコード信号ＸＬＴ＜３：０＞のうち１つが選択状態にあり、残りのラッチプリデコード信号が非選択状態にある。非選択状態のラッチプリデコード信号は、高電圧ＶＰＰレベルにレベルシフトされ、選択状態のラッチプリデコード信号がＬレベルに駆動される。したがって、サブデコードファースト信号ＺＳＤＦ＜３：０＞において、１つのサブデコードファースト信号が選択状態（Ｌレベル）にある。
所定のタイミングで、ワード線活性化タイミング信号ＲＸＴｉが活性化されると、メインロウデコーダ４７からのメインワード線駆動信号ＺＭＷＬがデコード結果に従って駆動され、またＡＮＤ回路４９のイネーブルされてその出力信号がラッチプリデコード信号ＸＬＴ＜３：０＞に従って変化する。サブデコーダ５１からのサブデコード信号ＳＤ＜３：０＞およびＺＳＤ＜３：０＞とメインロウデコーダ４７からのメインワード線駆動信号ＺＭＷＬとに従って、アドレス指定された行に対応するサブワード線が選択状態へ駆動される。
一方、このバンクＢＮＫｉが非選択状態のときには、ラッチバンク指定信号ＢＫＬＴｉは非選択状態のＬレベルであり、レベルラッチ回路４２−４４は、すべて導通状態にある。ブロック選択信号ＢＳ＜ｋ：０＞を、中央制御ブロックＭＣＫから、背骨帯ＢＢＤを介してロウローカル制御回路ＬＲＫｎ−ＬＲＫ０へ伝達することにより、メインロウデコーダ４７およびサブデコーダ５１のデコーダタイミング時においては、既に、ラッチブロック選択信号ＢＫＬＴｊは確定状態にあり、早いタイミングで、ワード線選択動作を行なうことができる。
なお、プリデコード信号Ｘ＜１９：４＞は、ロウアドレスビットＲＡ＜９：２＞から生成され、プリデコード信号Ｘ＜３：０＞が、ロウアドレスビットＲＡ＜１：０＞から生成される。ブロック選択信号ＢＳ＜ｊ＞は、メモリブロックの数に応じて適当なビット数のロウアドレスから生成される。
図１５は、１つのメインワード線ＭＷＬに関連する部分の構成を概略的に示す図である。図１５に示すように、メインワード線ＭＷＬに対し、４本のサブワード線ＳＷＬ０−ＳＷＬ３が配置される。サブワード線ＳＷＬ０−ＳＷＬ３の各々は、サブワードドライバＳＷＤ０−ＳＷＤ３によりメインワード線ＭＷＬ上のメインワード線駆動信号とサブデコード信号ＳＤ＜３：０＞およびＺＳＤ＜３：０＞とに従って選択状態へ駆動される。サブワードドライバＳＷＤ０−ＳＷＤ３へは、それぞれ、サブデコード信号ＳＤ０，ＺＳＤ０−ＳＤ３，ＺＳＤ３の組が与えられる。
サブワード線ＳＷＬ０およびＳＷＬ１とビット線ＢＬ０および／ＢＬ０の交差部に対応してメモリセルＭＣが配置される。サブワード線ＳＷＬ２およびＳＷＬ３とビット線ＢＬ１および／ＢＬ１の交差部に対応してメモリセルＭＣが配置される。したがって、選択サブワード線を特定することができれば、活性化すべきセンスアンプを特定することができる。また、非選択ビット線対を特定することができるため、この非選択ビット線対に対して設けられるビット線プリチャージ／イコライズ回路を活性状態に保持することにより、非選択ビット線対の各ビット線をシールド配線としてセンス動作を行なうことが容易にできる。
また、センス動作を行なうセンスアンプの数が半減され、センス電流をほぼ半減することができ、低消費電流かつノイズ耐性に優れた半導体記憶装置を実現することができる。
なお、図１４に示すサブデコーダ５１は、これらのサブワードドライバＳＷＤが配置されるサブワードドライバ帯とセンスアンプが配置されるセンスアンプ帯との交差部に、各サブワードドライバ帯に対応して配置される。したがって、センスアンプ帯においては、サブデコードファースト信号ＺＳＤＦ(３：０＞が伝達されるだけであり、相補サブデコード信号ＳＤ＜３：０＞およびＺＳＤ＜３：０＞をセンスアンプ帯を介して伝達する構成に較べて配線数を低減でき、また、サブデコーダにより対応のサブワードドライバ帯に配置されたサブワードドライバにサブデコード信号を伝達するため、高速でサブデコード信号を伝達してサブワード線を選択状態へ駆動する事ができる。
図１６は、ロウローカル制御回路ＬＲＫｊのセンスアンプ識別部の構成の一例を示す図である。図１６において、ロウローカル制御回路ＬＲＫｊは、ラッチプリデコード信号ＸＬＴ＜０＞およびＸＬＴ＜１＞とラッチブロック選択信号ＢＳＬＴｊを受ける複合ゲート５２と、複合ゲート５２の出力信号を反転して上側センスアンプ帯指定信号ＢＳＬＵｊを生成するインバータ５３と、ラッチプリデコード信号ＸＬＴ＜２＞およびＸＬＴ＜３＞とラッチブロック選択信号ＢＳＬＴｊを受ける複合ゲート５４と、複合ゲート５４の出力信号を反転して下側センスアンプ帯指定信号ＢＳＬＬｊを生成するインバータ５５を含む。
複合ゲート５２および５４は同一構成を有し、与えられるラッチプリデコード信号が異なるだけであり、図１６においては、複合ゲート５２に対する構成要素に対し参照番号を付す。複合ゲート５２は、等価的に、ラッチプリデコード信号ＸＬＴ＜０＞およびＸＬＴ＜１＞を受けるＯＲ回路と、このＯＲ回路の出力信号とラッチブロック選択信号ＢＳＬＴｊを受けるＮＡＮＤ回路５２ｂを含む。
ラッチプリデコード信号ＸＬＴ＜０＞およびＸＬＴ＜１＞の一方が選択状態へ駆動された場合には、サブワード線ＳＷＬ０およびＳＷＬ１の一方が選択状態へ駆動される。ラッチプリデコード信号ＸＬＴ＜２＞およびＸＬＴ＜３＞の一方が選択状態へ駆動されたときには、サブワード線ＳＷＬ２およびＳＷＬ３の一方が選択状態へ駆動される。ここで、階層ワード線構成であり、メイン／サブワード線を区別するために、メインワード線およびサブワード線を使用する。また、ラットプリデコード信号ＸＬＴ＜０＞−ＸＬＴ＜３＞が、それぞれサブワード線ＳＷＬ０−ＳＷＬ３に対応する。
図１７は、選択サブワード線とセンスアンプとの対応関係を概略的に示す図である。図１７において、２つの行ブロックＲＢｊおよびＲＢｊ＋１の間に、センスアンプＳＡＢｊ＋１が配置され、また行ブロックＲＢｊの上側に、センスアンプＳＡＢｊが配置される。これらのセンスアンプ帯は、交互配置型のセンスアンプ構成を有し、対応の行ブロックの両側に交互にセンスアンプが各センスアンプ帯において配置される。
行ブロックＲＢｊにおいて、サブワード線ＳＷＬ０またはＳＷＬ１が選択された場合には、上側のセンスアンプ帯ＳＡＢｊによりセンス動作が行なわれる。この状態においては、センスアンプ帯ＳＡＢｊ＋１に含まれるセンスアンプはすべて非活性状態に維持される。また行ブロックＲＢｊにおいて、サブワード線ＳＷＬ２またはＳＷＬ３が選択された場合には、下側のセンスアンプ帯ＳＡＢｊ＋１によりセンス動作が行なわれ、センスアンプ帯ＳＡＢｊのセンスアンプは、非活性状態を維持する。
同様、行ブロックＲＢｊ＋１において、サブワード線ＳＷＬ０またはＳＷＬ１が選択された場合には、上側のセンスアンプ帯ＳＡＢｊ＋１によりセンス動作が行なわれ、下側の図示しないセンスアンプ帯においては、センスアンプは非活性状態を維持する。行ブロックＲＢｊ＋１においてサブワード線ＳＷＬ２またはＳＷＬ３が選択された場合には、この図示しない行ブロックＲＢｊ＋１の下側のセンスアンプ帯のセンスアンプによりセンス動作が行なわれる。
したがって、任意の行ブロックにおいて、選択サブワード線に応じて、センス動作を行なうセンスアンプの位置は一意的に定められており、センスアンプの活性化の制御が容易となる。
図１８は、センスアンプとビット線との接続を概略的に示す図である。図１７に示すように、センスアンプ帯ＳＡＢｊ＋１においては、センスアンプＳＡは、行ブロックＲＢｊのサブワード線ＳＷＬ２またはＳＷＬ３上のメモリセルのセンス動作を行ない、一方、行ブロックＲＢｊ＋１においては、サブワード線ＳＷＬ０またはＳＷＬ１の上のメモリセルのセンス動作を行なう。したがって、図１８に示すように、センスアンプＳＡに対しては、隣接行ブロックにおいて異なるビット線が電気的に結合される。すなわち、センスアンプＳＡは、一方の行ブロックのビット線ＢＬＬ１および／ＢＬＬ１に電気的に結合され、他方の行ブロックにおいては、ビット線ＢＬＲ０および／ＢＬＲ０に電気的に結合される。ビット線ＢＬＬ０および／ＢＬＬ０は、図示しないセンスアンプに結合され、同様、ビット線ＢＬＲ１および／ＢＬＲ１は、別の図示しないセンスアンプに接続される。
この図１８に示すように、行ブロックに応じてセンスアンプＳＡに接続されるビット線が異なる。しかしながら、センスアンプＳＡは、センスアンプ帯ＳＡＢ（ＳＡＢｊ、ＳＡＢｊ＋１）において、４つのビット線に対して１つ配置されるだけであり、センスアンプＳＡに対し、隣接する行ブロックの異なるビット線を容易に電気的に接続することができる。
行ブロックごとに、列アドレスにより選択されるビット線が異なるものの、メモリセルの位置は、バンクアドレスとブロックアドレスと行アドレスと列アドレスとにより指定されるため、外部データアクセスについて何ら問題は生じない。
列選択時において、センスアンプ帯のセンスアンプを列選択信号に従って選択することになる。この列選択時において、活性状態のセンスアンプ帯に対して設けられた列選択ゲートを選択するように構成すればよい。コラムデコーダが、ロウデコーダと整列して各行ブロックごとに配置される場合には、活性化されるセンスアンプ帯に対応して配置されるコラムデコーダをブロックアドレスに従って選択的に活性化する構成が用いられればよい。また、行ブロックに対し共通にコラムデコーダが配置される場合には、各列選択ゲートに対し、センスアンプ活性化信号と列選択信号との論理積の信号を各列選択用のコラム選択ゲートに与えらればよい。または、行ブロックごとに配置されるローカルＩＯ線をブロック選択信号に従って行ブロックに共通に設けられるグローバルＩＯ線に結合する。等価的にページサイズが１／２となっているため、列選択信号を二重化する、すなわち、隣接ビット線対に同一列アドレスを割当てる事により、センスアンプに接続されるビット線の位置が異なっても、列アドレスは同一であり、活性化されたセンスアンプに対し正確に列選択を行なうことができる。
［変更例］
図１９は、この発明の実施の形態３の変更例の構成を概略的に示す図である。図１９において、行ブロックＲＢｊおよびＲＢｊ＋１において、サブワード線ＳＷＬ０−ＳＷＬ１０２３が、鏡映対称に配置される。すなわち、行ブロックＲＢｊにおいては、上側のセンスアンプ帯ＳＡＢｊから下側のセンスアンプ帯ＳＡＢｊ＋１に向かって、サブワード線ＳＷＬ０−ＳＷＬ１０２３がこの順に配置される。一方、行ブロックＲＢｊ＋１においては、上側のセンスアンプ帯ＳＡＢｊ＋１から下側のセンスアンプ帯（図示せず）に向かってサブワード線ＳＷＬ１０２３からサブワード線ＳＷＬ０がこの順に配置される。
この行ブロックＲＢｊおよびＲＢｊ＋１のメモリセルの鏡映対称配置に応じて、メインロウデコーダおよびサブデコーダに対する信号も鏡映対称に配置される。行ブロックＲＢｊにおいてラッチプリデコード信号ＸＬＴ＜１：０＞に従ってサブワード線ＳＷＬ０またはＳＷＬ１が指定されて、センスアンプ帯ＳＡＢｊによりセンス動作が行なわれる。一方、行ブロックＲＢｊにおいて、ラッチプリデコード信号ＸＬＴ＜３：２＞に従ってサブワード線ＳＷＬ１０２２またはサブワード線ＳＷＬ１０２３（ＳＷＬ２またはＳＷＬ３）が指定され、下側のセンスアンプ帯ＳＡＢｊ＋１によりセンス動作が行なわれる。
したがって、行ブロックＲＢｊにおいてラッチプリデコード信号ＸＬＴ＜１：０＞の１つが選択された場合には、図１６に示す構成において、センスアンプ帯識別信号ＢＳＬＵｊが活性化され、一方、ラッチプリデコード信号ＸＬＴ＜３：２＞の一方が選択状態のときには、センスアンプ帯指定信号ＢＳＬＬｊが活性化される。一方、行ブロックＲＢｊ＋１においては、その配置が、鏡映対称となるため、ラッチプリデコード信号ＳＬＴ＜１：０＞の１つが選択され、センスアンプ帯指定信号ＢＳＬＬｊが活性化され、ラッチプリデコード信号ＸＬＴ＜３：２＞の１つが選択され、センスアンプ帯指定信号ＢＳＬＵｊが活性化される。
これにより、図２０に示すように、センスアンプＳＡに対し同一列のビット線を接続して、選択ワード線（サブワード線）において、対応のセンスアンプ帯を活性化することができる。ここで、図２０において、センスアンプＳＡが一方の行ブロックのビット線ＢＬＬ１および／ＢＬＬ１が接続され他方の行ブロックのビット線ＢＬＲ１および／ＢＬＲ１が接続される。ビット線ＢＬＬ０および／ＢＬＬ０が、図示しないセンスアンプに接続され、またビット線ＢＬＲ０および／ＢＬＲ０も、図示しないセンスアンプに電気的に接続される。
したがって、この構成の場合、センスアンプＳＡに対しては、隣接行ブロックの同一列のビット線が電気的に結合される。したがって、列アドレスとして、センスアンプに対して接続される列選択ゲートを同一の列選択信号により選択する事ができる。
この構成においても、コラムデコーダは、行デコーダと整列して各行ブロックごとに配置されても良く、また行ブロックにより共有される用に配置されても良い。
図２１は、ロウローカル制御回路のセンスアンプ制御部の構成を示す図である。図２１において、センスアンプ帯ＳＡＢｊに対しロウローカル制御回路ＬＲＫｊ−１が配置され、センスアンプ帯ＳＡＢｊ＋１に対しロウローカル制御回路ＬＲＫｊが配置される。センスアンプ帯ＳＡＢｊは行ブロックＲＢｊ−１およびＲＢｊにより共有され、センスアンプ帯ＳＡＢｊ＋１は、行ブロックＲＢｊと図示しない行ブロックＲＢｊ＋１により共有される。
ロウローカル制御回路ＬＲＫｊ−１は、センスアンプ帯指定信号ＢＳＬＬｊ−１およびＢＳＬＵｊを受けるＯＲ回路６０と、ＯＲ回路６０の出力信号とメインセンスアンプ活性化信号ＳＯＭｉを受けるＡＮＤ回路６１を含む。このＡＮＤ回路６１からセンスアンプ活性化信号ＳＯＥｊがセンスアンプ帯ＳＡＢｊのセンスアンプに与えられる。
ロウローカル制御回路ＬＲＫｊは、センスアンプ帯指定信号ＢＳＬＬｊおよびＢＳＬＵｊ＋１を受けるＯＲ回路６２と、このＯＲ回路６２の出力信号とメインセンスアンプ活性化信号ＳＯＭｉを受けるＡＮＤ回路６３を含む。ＡＮＤ回路６３からセンスアンプ帯ＳＡＢｊ＋１に対するセンスアンプ活性化信号ＳＯＥｊ＋１が出力される。
行ブロックＲＢｊにおいて行選択が行なわれた場合、ロウローカル制御回路ＬＲＫｊにおいて、センスアンプ指定信号ＢＳＬＵｊおよびＢＳＬＬｊの一方が活性化される。したがって、メインセンスアンプ活性化信号ＳＯＭｉが活性化されると、ＡＮＤ回路６１および６３からのセンスアンプ活性化信号ＳＯＥｊおよびＳＯＥｊ＋１の一方が活性化され、センスアンプ帯ＳＡＢｊおよびＳＡＢｊ＋１の一方が活性化される。
ここで、メインセンスアンプ活性化信号ＳＯＭｉは、図１１に示す中央制御ブロックＭＣＫから選択バンクＢＮＫｉに対して発生される信号である。
図２２は、ロウローカル制御回路のより具体的な構成を示す図である。図２２においては、３つの行ブロックＲＢａ、ＲＢｂ、およびＲＢｃに対するロウローカル制御回路の構成を示す。図２２において、行ブロックＲＢａにおいて、ビット線ＢＬＬａおよび／ＢＬＬａに対し、ビット線プリチャージ／イコライズ回路ＢＰＥａが設けられる。ビット線ＢＬＬａおよび／ＢＬＬａは、ビット線分離ゲートＢＩＧＬａを介してセンスアンプＳＡａに結合される。
行ブロックＲＢｂにおいて、ビット線ＢＬａおよび／ＢＬａが、ビット線分離ゲートＢＩＧＵｂを介してセンスアンプＳＡａに結合され、またビット線ＢＬｂおよび／ＢＬｂが、ビット線分離ゲートＢＩＧＬｂを介してセンスアンプＳＡｂに結合される。ビット線ＢＬａおよび／ＢＬａには、ビット線プリチャージ／イコライズ回路ＢＰＥＵｂが設けられ、ビット線ＢＬｂおよび／ＢＬｂには、ビット線プリチャージ／イコライズ回路ＢＰＥＬｂが設けられる。
行ブロックＲＢｃにおいては、ビット線ＢＬＲｂおよび／ＢＬＲｂが、ビット線分離ゲートＢＩＧＵｃを介してセンスアンプＳＡｂに結合される。ビット線ＢＬＲｂおよび／ＢＬＲｂに対して、ビット線プリチャージ／イコライズ回路ＢＰＥＵｃが設けられる。
行ブロックＲＢｂにおいて、サブワード線ＳＷＬａが選択されたときには、メモリセルデータがビット線ＢＬａおよび／ＢＬａに読出され、サブワード線ＳＷＬｂが選択されたときには、メモリセルＭＣのデータは、ビット線ＢＬｂおよび／ＢＬｂに読出される。
ビット線プリチャージ／イコライズ回路ＢＰＥａに対するイコライズ指示信号ＢＥＱＬａは、ラッチバンク指定信号ＢＫＬＴｉとセンスアンプ帯指定信号ＢＳＬＬａとを受けるＮＡＮＤ回路７０から出力される。ビット線分離ゲートＢＩＧＬａに対する分離指示信号ＢＬＩＬａは、ラッチバンク指定信号ＢＫＬＴｉとセンスアンプ帯指定信号ＢＳＬＵｂを受けるＮＡＮＤ回路７１から出力される。このＮＡＮＤ回路７１は、周辺電源電圧ＶＣＣレベルの信号を、高電圧ＶＰＰレベルに変換するレベル変換機能を有する。
センスアンプＳＡａに対するセンスアンプ活性化信号ＳＯＥａは、センスアンプ帯指定信号ＢＳＬＬａおよびＢＳＬＵｂを受けるＯＲ回路７２と、このＯＲ回路７２の出力信号とメインセンスアンプ活性化信号ＳＯＭｉを受けるＮＡＮＤ回路７３により生成される。
ビット線分離ゲートＢＩＧＵｂに対する分離指示信号ＢＬＩＵｂは、センスアンプ帯指定信号ＢＳＬＬａとラッチバンク指定信号ＢＫＬＴｉを受けるＮＡＮＤ回路７４により生成される。このＮＡＮＤ回路７４も、周辺電源電圧レベルの信号を高電圧ＶＰＰレベルの信号に変換するレベル変換機能を有している。
ビット線プリチャージ／イコライズ回路ＢＰＥＵｂに対するイコライズ指示信号ＢＥＱＵｂは、センスアンプ帯指定信号ＢＳＬＵｂとラッチバンク指定信号ＢＫＬＴｉを受けるＮＡＮＤ回路７５により生成される。
ビット線プリチャージ／イコライズ回路ＢＰＥＬｂに対するイコライズ指示信号ＢＥＱＬｂは、センスアンプ帯指定信号ＢＳＬＬｂとラッチバンク指定信号ＢＫＬＴｉを受けるＮＡＮＤ回路７６により生成される。
ビット線分離ゲートＢＩＧＬｂに対する分離指示信号ＢＬＩＬｂは、ラッチバンク指定信号ＢＫＬＴｉとセンスアンプ帯指定信号ＢＳＬＵｃを受けるＮＡＮＤ回路７７により生成される。このＮＡＮＤ回路７７も、周辺電源電圧レベルの信号を高電圧レベルの信号に変換するレベル変換機能を有している。
センスアンプＳＡｂに対するセンスアンプ活性化信号ＳＯＥｂは、センスアンプ帯指定信号ＢＳＬＬｂおよびＢＳＬＵｃを受けるＯＲ回路７８と、そのＯＲ回路７８の出力信号とメインセンスアンプ活性化信号ＳＯＭｉを受けるＡＮＤ回路７９により生成される。
ビット線分離ゲートＢＩＧＵｃに対する分離指示信号ＢＬＩＵｃは、センスアンプ帯指定信号ＢＳＬＬｂとラッチバンク指定信号ＢＫＬＴｉを受けるＮＡＮＤ回路８０により生成される。
ビット線プリチャージ／イコライズ回路ＢＰＥＵｃに対するイコライズ指示信号ＢＥＱＵｃは、ラッチバンク指定信号ＢＫＬＴｉとセンスアンプ帯指定信号ＢＳＬＵｃを受けるＮＡＮＤ回路８１により生成される。
なお、ビット線イコライズ指示信号を生成するＮＡＮＤ回路７０、７５、７６、および８１は、それぞれレベル変換機能を有していて、高電圧レベルのビット線プリチャージ／イコライズ指示信号を生成してもよい。
この図２２に示す構成において、センスアンプ帯指定信号ＢＳＬＬａは、行ブロックＲＢａが選択されたときに、センスアンプＳＡａを含むセンスアンプ帯が使用されることを示す。センスアンプ帯指定信号ＢＳＬＵｂは、行ブロックＲＢｂが選択され、センスアンプＳＡａを含むセンスアンプ帯においてセンス動作が行われることを示す。センスアンプ帯指定信号ＢＳＬＬｂは、行ブロックＲＢｂが選択され、センスアンプＳＡｂを含むセンスアンプ帯においてセンス動作が行われることを示す。センスアンプ帯指定信号ＢＳＬＵＣは、行ブロックＲＢｃが選択されて、センスアンプＳＢｂに含むセンスアンプ帯によりセンス動作が行なわれることを示す。
今、行ブロックＲＢｂにおいてサブワード線ＳＷＬａが選択された状態を考える。この状態においては、ビット線ＢＬａおよび／ＢＬａにメモリセルデータが読出されるため、センスアンプＳＡａによりセンス動作が行なわれる。したがって、この場合、センスアンプ帯指定信号ＢＳＬＵｂが活性状態のＨレベルとなり、残りのセンスアンプ帯指定信号ＢＳＬＬａ、ＢＳＬＬｂ、およびＢＳＬＬｃはすべて非活性状態のＬレベルである。ＮＡＮＤ回路７５からのイコライズ指示信号ＢＥＱＵｂがＬレベルとなり、ビット線プリチャージ／イコライズ回路ＢＰＥＵｂが非活性される。
一方、ＮＡＮＤ回路７４は、センスアンプ帯指定信号ＢＳＬＬａがＬレベルの非選択状態であるため、分離指示信号ＢＬＩＵｂをＨレベル（高電圧レベル）に維持する。一方、ＮＡＮＤ回路７１は、センスアンプ帯指定信号ＢＳＬＵｂがＨレベルとなるため、ラッチバンク指定信号ＢＫＬＴｉの活性化とともに、分離指示信号ＢＬＩＬａをＬレベルに駆動し、ビット線分離ゲートＢＩＧＬａを非導通状態とする。センスアンプＳＡａは、ビット線ＢＬＬａおよびおよび／ＢＬＬａから分離され、一方、ビット線ＢＬａおよび／ＢＬａはセンスアンプＳＡａに接続される。
また、ＮＡＮＤ回路７０は、センスアンプ帯指定信号ＢＳＬＬａが非選択状態のＬレベルであるため、イコライズ指示信号ＢＥＱＬａをＨレベルに維持し、ビット線プリチャージ／イコライズ回路ＢＰＥａは、ビット線ＢＬＬａおよび／ＢＬＬａに対するプリチャージ動作を継続する。
一方、センスアンプ帯指定信号ＢＳＬＬｂがＬレベルであるため、イコライズ指示信号ＢＥＱＬｂが、Ｈレベルを維持し、ビット線ＢＬｂおよび／ＢＬｂは、ビット線プリチャージ／イコライズ回路ＢＰＥＬｂによりプリチャージ状態を維持する。また、分離指示信号ＢＬＩＬｂが、センスアンプ帯指定信号ＢＳＬＵｃがＬであるため、Ｈレベル（高電圧レベル）を維持し、ビット線分離ゲートＢＩＧＬｂは、導通状態を維持する。また、同様、ＮＡＮＤ回路８０は、センスアンプ帯指定信号ＢＳＬＬｂがＬレベルであるため、分離指示信号ＢＬＩＵｃをＨレベル（高電圧レベル）に維持し、ビット線分離ゲートＢＩＧＵｃは導通状態を維持する。
さらに、ＮＡＮＤ回路８１は、センスアンプ帯指定信号ＢＳＬＵｃがＬレベルであるため、イコライズ指示信号ＢＥＱＵｃをＨレベルに維持し、ビット線ＢＬＲｂおよび／ＢＬＲｂは、ビット線プリチャージ／イコライズ回路ＢＰＥＵｃによりプリチャージされかつイコライズされる状態を維持する。
この状態において、メインセンスアンプ活性化信号ＳＯＭｉに従ってセンスアンプ活性化信号ＳＯＥａが活性化され、センスアンプＳＡａによるデータの検知、増幅およびラッチが行なわれる。このとき、ビット線プリチャージ／イコライズ回路ＢＰＥＬｂは、活性状態を維持しており、ビット線ＢＬｂおよび／ＢＬｂは、その電圧レベルがプリチャージ電圧レベルに固定され、シールド配線として機能する。
この図２２に示すロウローカル制御回路の構成を利用することにより、メモリセルデータが読出されたビット線対とセンスアンプを共有するビット線対のみが対応のセンスアンプから切離されて、メモリセルのデータのセンス動作が行なわれる。
なお、この図２２に示すメモリセルのビット線の配置において、センスアンプに対しては同一列のビット線が接続されてもよく、また１列ずれた列のビット線対がセンスアンプを共有してもよい。
［変更例］
図２３は、この発明の実施の形態３の変更例の構成を概略的に示す図である。図２３において、行ブロックＲＢＡの列方向の一方側にバンクＡセンスアンプ帯ＳＡＢＡが配置され、行ブロックＲＢＡと行ブロックＲＢＢの間にバンクＢセンスアンプ帯ＳＡＢＢが配置される。行ブロックＲＢＡのビット線対ＢＬＰａとサブワード線ＳＷＬＡの交差部に配置されるメモリセルは、バンクＡセンスアンプ帯ＳＡＢＡのセンスアンプに結合される。一方、行ブロックＲＢＡにおいて、サブワード線ＳＷＬＢとビット線対ＢＬＰｂの交差部に対応して配置されるメモリセルのデータは、バンクＢセンスアンプ帯ＳＡＢＢにより検知、増幅される。
バンクＡセンスアンプ帯ＳＡＢＡに対してローカル制御回路８５が設けられ、バンクＢセンスアンプ帯ＳＡＢＢに対しては、ローカル制御回路８６が設けられる。ローカル制御回路８５に対しては、ラッチバンク指定信号ＢＳＬＴＡとこのバンクＡセンスアンプ帯ＳＡＢＡを共有するメモリブロックを特定するラッチブロック選択信号ＢＳＡとが与えられる。ローカル制御回路８６に対しては、バンクＢを指定するラッチバンク指定信号ＢＳＬＴＢと、このバンクＢセンスアンプ帯ＳＡＢＢを共有するメモリブロックを特定するブロック選択信号ＢＳＢが与えられる。
この図２３に示すようにローカル制御回路８５および８６に対し、バンク指定信号ＢＳＬＴＡおよびＢＳＬＴＢを与えることにより、この１つの行ブロックＲＢＡを２つのバンクに分割することができ、容易にマルチバンク構成の半導体記憶装置を実現することができる。
このローカル制御回路８５および８６の構成においては、図２２に示すローローカル制御回路の構成において、センスアンプ帯特定信号ＢＳＬＬａ、ＢＳＬＵｂ、ＢＳＬＬｂ、ＢＳＬＵｃに代えて、ブロック選択信号が用いられ、それぞれのブロック選択信号と対応のバンクを特定するラッチバンク指定信号に従ってセンス動作に関連する回路の制御が行なわれる。
また、ワード線構成として、非階層ワード線構成であっても、同様の効果を得ることができる。
以上のように、この発明の実施の形態３に従えば、１本別の対のビット線を間においてビット線対を構成しており、１つのワード線選択で、ツインセルモードでデータの読出／書込を行なうことができる。また、活性化されるセンスアンプの数を半減することができ、応じて消費電流を低減することができる。
［実施の形態４］
図２４は、この発明の実施の形態４に従うメモリセルアレイのレイアウトを概略的に示す図である。この図２４において、列方向に沿って活性領域ＡＲが整列して配置される。この活性領域ＡＲにおいては、先の実施の形態３と同様、列方向に隣接する２ビットのメモリセルが形成される。この活性領域ＡＲと整列して、列方向に沿って、ビット線ＢＬ０および／ＢＬ０が配置される。したがって、メモリセルピッチで、１本のビット線が配置されるため、ビット線のピッチ条件を緩和することができる。
メモリセルＭＣ０が、コンタクトＣＮＴを介してビット線ＢＬ０に接続され、メモリセルＭＣ２が、コンタクトを介してビット線／ＢＬ０に接続される。したがって、ワード線ＷＬ１を選択した場合、これらのメモリセルＭＣ０およびＭＣ２の記憶データがそれぞれ、ビット線ＢＬ０および／ＢＬ０に読出される。したがって、ツインセルモードでデータを記憶する場合、ツインセルユニットは、メモリセルＭＣ０およびＭＣ２で構成される。
セルプレート電極線ＣＰ０−ＣＰ２は、先の実施の形態１から３と同様、ワード線ＷＬ０−ＷＬ３と同一配線層に形成されている。
図２５は、この発明の実施の形態４に従うメモリセルとビット線の接続を示す図である。ツインセルモードでのデータを記憶する場合、ツインセルユニットＴＭＵは、メモリセルＭＣ０およびＭＣ２で構成される。メモリセルＭＣ０がビット線ＢＬに接続され、メモリセルＭＣ２がビット線／ＢＬに接続される。これらのビット線ＢＬおよび／ＢＬは、メモリセルのピッチ当り１つのビット線が配置されるように対をなして配置される。したがって、センスアンプＳＡの行方向のピッチ条件が緩和されるため、余裕を持ってセンスアンプＳＡを配置することができる。
図２６は、この発明の実施の形態４に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図２６においては、４つの行ブロックＲＢ０−ＲＢ３を代表的に示す。行ブロックＲＢ０―ＲＢ３それぞれにおいてビット線対ＢＬＰが配置される。ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬのピッチ条件は、十分に緩和されている。したがって、行ブロックＲＢ０およびＲＢ１により共有されるセンスアンプ帯ＳＡＢ０においては、これらの行ブロックＲＢ０およびＲＢ１に含まれるビット線対ＢＬＰそれぞれに対応してセンスアンプＳＡが配置される。行ブロックＲＢ１およびＲＢ２の間には、センスアンプ帯は配置されない。また行ブロックＲＢ２およびＲＢ３の間にセンスアンプ帯ＳＡＢ１が配置され、このセンスアンプ帯ＳＡＢ１においては、行ブロックＲＢ２およびＲＢ３に含まれるビット線対に対応してセンスアンプが配置される。
したがって、従来のＤＲＡＭにおいて一般的に用いられているように、センスアンプを行ブロックの両側に交互に配置する必要がなくなり、センスアンプ帯の個数を半減することができ、アレイ面積を低減することができる。
なお、この実施の形態４に従うメモリセルの配置においては、隣接ビット線が対をなしており、１行のメモリセルが選択ワード線に従ってすべて選択される。
以上のように、この発明の実施の形態４に従えば、活性領域に整列してビット線を配置しており、ビット線の行方向のピッチ条件が緩和され、余裕をもってセンスアンプを配置することができる。これにより、１つのセンスアンプ帯において、対応の行ブロックのビット線すべてに対してセンスアンプを配置することができ、センスアンプ帯の個数を低減でき、応じてアレイ面積を低減することができる。
［実施の形態５］
図２７は、この発明の実施の形態５に従う半導体記憶装置のアレイ部のレイアウトを概略的に示す図である。図２７において、列方向に連続的に活性領域ＡＲが延在して配置される。これらの活性領域ＡＲそれぞれに対し、２本のビット線が列方向に延在してかつ活性領域ＡＲに整列して配設される。
行方向においては、先の実施の形態と同様、セルプレート電極線ＣＰ０−ＣＰ２とワード線ＷＬとが同一配線層に形成される。
この図２７に示すレイアウトにおいては、活性領域ＡＲが連続的に列方向に延在しており、セルプレート電極線を共有するＤＲＡＭセルは、キャパシタを共有する。そこで、このセルプレート電極線の両側のコンタクトにより取囲まれる領域により、１つの単位メモリセルをＭＣ４およびＭＣ５をそれぞれ形成する。このコンタクトの両側に、それぞれ異なるポートに対応するワード線ＷＬ０ｂおよびＷＬ１ａおよびＷＬ１ｂおよびＷＬ２ａを配置する。したがって、単位メモリセルＭＣは、２トランジスタ／１キャパシタ型構造を有する。
隣接ビット線は、異なるポートのビット線であり、図２７において、ビット線ＢＬａ、ＢＬｂ、／ＢＬａおよび／ＢＬｂが、順次この順に配置される。ツインセルモードでのデータ記憶時において、２ポートツインセルユニットＰＴＭＵの単位メモリセルＭＣ４およびＭＣ５にデータを記憶する。たとえばワード線ＷＬ１ａを選択した場合、メモリセルＭＣ４およびＭＣ５のデータがビット線ＢＬａおよび／ＢＬａ上に読出される。一方ワード線ＷＬ１ｂを選択した場合、メモリセルＭＣ４およびＭＣ５の記憶データが、ビット線ＢＬｂおよび／ＢＬｂ上に読出される。したがって、単位セルとして、２トランジスタ／１キャパシタ型構造の２ポートセルを実現し、かつこの２つの単位セルを用いて相補データを記憶することにより、ツインセルモードでデータを記憶することができる。
図２８は、図２７に示すレイアウトの電気的等価回路を示す図である。図２８において、２ポートツインセルユニットＰＴＭＵは、２つの単位セルＭＣ４およびＭＣ５で構成される。これらの単位セルＭＣ４およびＭＣ５は同一構成を有するため、図２８においては、単位セルＭＣ４に対して、その構成要素に参照番号を付す。単位セルＭＣ４は、キャパシタＣＴと、ワード線ＷＬ１ａ上の信号に応答してキャパシタＣＴビット線ＢＬａに接続するアクセストランジスタＴＲ１と、ワード線ＷＬ１ｂ上の信号に応答してキャパシタＣＴビット線ＢＬｂに接続するアクセストランジスタＴＲ２を含む。
ビット線ＢＬａおよび／ＢＬａに対しては、ポートＡに対するセンスアンプＳＡＰＡが配置され、ビット線ＢＬｂおよび／ＢＬｂに対しては、ポートＢに対するセンスアンプＳＡＰＢが配置される。
ワード線ＷＬ１ａ選択時において、ビット線ＢＬａおよび／ＢＬａに、２ポーとツインセルＰＴＭＵの記憶データが読み出され、この記憶データがセンスアンプＳＡＰＡにより増幅されてラッチされる。この状態において、ワード線ＷＬ１ｂを選択状態へ駆動した場合、この２ポートツインセルユニットＰＴＭＵの記憶データがビット線ＢＬｂおよび／ＢＬｂ上に読出され、ポートＢに対するセンスアンプＳＡＰＢにより増幅されてラッチされる。したがって、このセンスアンプＳＡＰＡおよびＳＡＰＢに対し、それぞれ別々のポートＡおよびポートＢを介してアクセスすることができる。
ＡポートのセンスアンプＳＡＰＡを、データ読出用のリードポートに結合し、ＢポーとのセンスアンプＳＡＰＢを、データ書込を行なうためのライトポートに結合する。データの書込および読出を別々のポートを介して行なうことができ、１つのポート介してデータの書込および読出を時分割的に行なう構成に比べてアクセス時間を大幅に短縮することができる。
図２９は、この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。図２９においては、ポートＡが、データ読出ポートとして用いられ、ポートＢが、データ書込ポートとして用いられる場合の構成を示す。
図２９において、メモリアレイは、行ブロックＲＢ０−ＲＢｎに分割される。この行ブロックＲＢ０−ＲＢｎの間の領域および列方向における外部の領域に、リードポートセンスアンプ帯ＲＰＳＢおよびライトポートセンスアンプ帯ＷＰＳＢが交互に配置される。図２９においては、リードポートセンスアンプ帯ＲＰＳＢ０−ＲＰＳＢｋがおよびライトポートセンスアンプ帯ＷＰＳＢ０−ＷＰＳＢｋが配置される。ここでｋ＝ｎ／２である。１つの行ブロックについて、リードポートセンスアンプ帯とライトポートセンスアンプ帯とが対向して配置される。
行ブロックＲＢ０−ＲＢｎに対応して、ローカル制御回路ＬＣＣＴ０−ＬＣＣＴｎが配設される。これらのローカル制御回路ＬＣＣＴ０−ＬＣＣＴｎは、それぞれリードポート制御回路ＲＣＴＬおよびライトポート制御回路ＷＴＣＴＬの制御の下に選択的に活性化され、メモリセル行の選択およびセンスアンプの活性化を行なう。
同一アドレスに対するデータの書込および読出の競合を仲裁するために、仲裁回路ＡＢＴＲが設けられる。この仲裁回路ＡＢＴＲは、同一アドレスに対しデータ書込とデータ読出が同時に行なわれた場合、データ読出を先に行なうように仲裁を実行する。この仲裁回路ＡＢＴＲは、同一行にアクセスする場合、同時に同一アドレスのワード線が選択されると、２ポートツインセルユニットに記憶されたキャパシタの充電電圧が、ポートＡビット線およびポートＢビット線に同時に読み出されるため、ビット線読出電圧が分散され、ツインセルモードの利点が損なわれる。したがって、同時に同一行に異なるポートがアクセスするのは禁止する必要があり、この同一行アドレスに対する同時アクセスが、仲裁回路により仲裁される。
上述のアクセス競合の仲裁においては、リードポートにおけるセンスアンプのセンス動作が完了してからライトポートからの書き込み動作を開始するように、内部動作のタイミングが制御される。このタイミング制御は、例えば、リードポートのセンス動作完了指示信号(標準ＤＲＡＭにおけるコラムロック信号に対応する)をこのアクセス競合検出時において有効としてライトポートのアクセスを待ち合わせる事により、実現される。
リードポートセンスアンプ帯ＲＰＳＢ０−ＲＰＳＢｋは、読出データバスＲＤＤＢを介してデータ読出回路ＤＲＫに結合され、ライトポートセンスアンプ帯ＷＰＳＢ０−ＷＰＳＢｋは、書込データバスＷＲＤＢを介してデータ書込回路ＤＷＫに結合される。リードポートセンスアンプ帯ＲＰＳＢ０−ＲＰＳＢｋは、それぞれ対応の行ブロックにおいてリードビット線対ＢＬＰＲに結合され、ライトポートセンスアンプ帯ＷＰＳＢ０−ＷＰＳＢｋは、対応の行ブロックにおいて、ライトビット線対ＢＬＰＷに結合される。したがって、この行ブロックＲＢ０−ＲＢｎにおいて、リードポートセンスアンプ帯ＲＰＳＢ１−ＲＰＳＢｋは、隣接行ブロックのリードビット線対ＢＬＰＲにより共有されるシェアードセンスアンプ構成となり、また、ライトポートセンスアンプ帯ＷＰＳＢ０−ＷＰＳＢｋ−１も、隣接行ブロックのライトビット線対ＢＬＰＷにより共有されるシェアードセンスアンプ構成となる。
したがって、ローカル制御回路ＬＣＣＴ０−ＬＣＣＴｎの各々は、通常のシェアードセンスアンプ構成におけるビット線対とセンスアンプ帯との接続と同様の制御を実行する。すなわちリードポート制御回路ＲＰＣＴＬが、動作モードを指示するコマンドＣＭＤに従ってデータ読出の動作制御を行なう場合、ローカル制御回路ＬＣＣＴ０−ＬＣＣＴｎに含まれるリードポート用ローカル制御回路の制御の下に、選択行ブロックのリードビット線対ＢＬＰＲを対応のリードポートセンスアンプ帯ＲＰＳＢに結合し、かつこの選択行ブロックと対をなす行ブロックのリードビット線対を対応のリードポートセンスアンプ帯から分離する。他の非選択行ブロックにおいては、リードビット線対は、すべてプリチャージ状態を維持する。このビット線分離の完了後に選択行ブロックに対して配置されたリードポート用ロウデコーダが活性化されて行選択を行なう。
したがって、このような２ポート構成の場合であっても、ローカル制御回路の構成は、図２２に示す構成と同様の構成を利用することができ、センスアンプ帯指定信号ＢＳＬＬおよびＢＳＬＵに代えて、リードポート制御回路ＲＰＣＴＬおよびライトポート制御回路ＷＰＣＴＬの制御の下に生成されるブロック選択信号（ポート情報を含む）に従って、このセンスアンプ帯と行ブロックの接続およびセンスアンプ帯の活性化の制御が行なわれればよい。
ワード線の選択時においては、それぞれリードポート用ロウデコーダおよびライトポート用ロウデコーダが設けられており、リードポート制御回路ＲＰＣＴＬおよびライトポート制御回路ＷＰＣＴＬの制御により、この選択ポートに応じたロウデコーダが活性化されてワード線が選択される。
仲裁回路ＡＢＴＲは、単に、データを読出する前に、書込データによりデータが破壊されるのを防止する仲裁を行なうだけであり、通常の仲裁回路で構成される。
また、この２ポートメモリに対するアクセスのシーケンスは、仕様で定められてもよく、またこのアクセス競合時の仲裁は、外部のコントローラにより実行されてもよい。
この図２９に示す構成の場合においても、リードアクセスとライトアクセスとが交互にまたは択一的に行なわれる場合、リードポートにアクセスしているときは、リードポート用ビット線対の間に配設されるライト用ビット線対が、対応のビット線プリチャージ／イコライズ回路により所定の電圧レベルに保持される。また、ライトポートにアクセスする場合には、このライトポート用ビット線対の間にあるリード用ビット線対が、対応のプリチャージ／イコライズ回路により所定のプリチャージ電圧レベルに保持される。
また、リードポートワード線とライトポートワード線とがともに選択状態にある場合、リードポートワード線が選択状態に駆動された後にライトポートワード線が選択状態に駆動されるか、またはその逆であり、先にアクセスされたポートのビット線は、対応のセンスアンプによりそれらの電圧レベルはラッチされている。この場合、電圧レベルがラッチされたビット線が後から選択される別ポートのビット線に対するシールド配線として機能する。
したがって、いずれの場合においても、隣接ビット線がシールドビット線として機能し、メモリセルキャパシタがビット線の下層に形成されるＣＵＢ構造のメモリセルを用いて、ＣＯＢ構造並みのビット線ノイズに強いアレイ構成を実現することができる。
また、メモリトランジスタを形成する活性領域は、列方向に連続して直線的に延在しており、行方向においてこの活性領域が突出する領域はなく、高密度で、活性領域を行方向に配設することができる。
今、図２９に示す構成において、ポートＡがリードポート、ポートＢがライトポートとして使用されているが、このポートＡおよびポートＢが、それぞれ、データの入出力を行なうポートとして利用されてもよい。データの書込および読出をそれぞれ別々のポートを介して行なうことにより、データ書込とデータ読出を並行して実行することができ、データアクセスを高速化することができる。
図３０は、この発明の実施の形態５におけるワード線の配置の一例を示す図である。図３０においては、Ａポート用メインワード線ＭＷＬａに対して、Ａポート用サブワード線ＳＷＬ０ａ−ＳＷＬ３ａが配設され、Ｂポート用メインワード線ＭＷＬｂに対して、Ｂポート用サブワード線ＳＷＬ０ｂ−ＳＷＬ３ｂが配設される。したがって、ＡポートおよびＢポートそれぞれに対して４ウェイ階層ワード線構成が利用される。Ａポート用サブワード線ＳＷＬ０ａ−ＳＷＬ３ａとＢポート用サブワード線ＳＷＬ０ｂ−ＳＷＬ３ｂは、列方向において交互に配置される。リードポート用サブワード線ＳＷＬ０ａ−ＳＷＬ３ｂに対して、サブワードドライバＳＷＤａがそれぞれ配設され、また、Ｂポート用サブワード線ＳＷＬ０ｂ−ＳＷＬ３ｂに対してサブワードドライバＳＷＤｂが配設される。
これらのサブワードドライバＳＷＤａおよびＳＷＤｂは、サブワードドライバ帯において交互に配設される。したがって、サブワード線の間隔が小さい場合でも、十分余裕をもってサブワードドライバＳＷＤａおよびＳＷＤｂを配設することができる。
また、この構成においても、ワード線は、８ウェイ階層ワード線構成であってもよく、また、非階層ワード線構成であってもよい。
以上のように、この発明の実施の形態５に従えば、活性領域を列方向に直線的に延在させて、セルプレート電極とワード線とを同一配線層に形成しており、ツインセルモードで動作する２ポートメモリを容易に実現することができる。また、ビット線対の間に別のポートのビット線を配設しており、この間に介挿されるビット線をシールドビット線として利用することができ、ノイズ耐性の優れたメモリアレイ構造を実現することができる。
［実施の形態６］
図３１（Ａ）は、この発明の実施の形態６に従うメモリアレイのレイアウトを概略的に示す図である。この図３１（Ａ）においては、列方向に整列して配置される２ビットのＤＲＡＭセルを形成する活性領域ＡＲが、列方向に整列して配置される。各メモリセルピッチで、ビット線ＢＬ（ＢＬ０，／ＢＬ０）が配置される。ワード線ＷＬ（ＷＬ０−ＷＬ３）とセルプレート電極線ＣＰが同一配線層に形成される。この実施の形態６においては、セルプレート電極線が、ツインセルモード時の記憶単位となるツインセルユニットＴＭＵごとに分離される。すなわち、図３１（Ａ）においてメモリセル（ＤＲＡＭセル）ＭＣ６およびＭＣ７に共通にセルプレート電極線ＣＰａが配設され、このセルプレート電極線ＣＰａは、他のツインセルユニットのＤＲＡＭセルのセルプレート電極線ＣＰと分離される。これらは、他のセルプレート電極線ＣＰｂ−ＣＰｄにおいても同様である。加えて、これらのセルプレート電極線ＣＰａ−ＣＰｄ、およびＣＰは、すべてフローティング状態に保持される。
図３１（Ｂ）は、この図３１（Ａ）に示すツインセルユニットＴＭＵの電気的等価回路を示す図である。図３１（Ｂ）において、ＭＤＲＡＭセル（メモリセル）ＭＣ６が、キャパシタＭＱとアクセストランジスタＴＱとを含む。これらのメモリセルＭＣ６およびＭＣ７のストレージノードＳＮａおよびＳＮｂの間に、これらのメモリセルＭＣ６およびＭＣ７のキャパシタが直列に接続される。セルプレートノードＣＰＮは、したがって、これらのストレージノードＳＮａおよびＳＮｂの電圧を容量分割した電圧レベルに保持される。
今、図３２に示すように、ストレージノードＳＮａにＨレベルデータが書込まれ、ストレージノードＳＮｂにＬレベルデータが書込まれた状態を考える。この場合、セルプレートノードＣＰＮは、この中間電圧レベル（ＶＣＣＳ／２）の電圧レベルである。ストレージノード−基板領域間リーク電流により、ストレージノードＳＮａの電圧レベルが、時間経過とともに低下すると、このストレージノードＳＮａの電圧低下が、容量結合により、セルプレートノードＣＰＮに伝達され、次いでストレージノードＳＮｂに伝達される。したがって、このストレージノードＳＮｂの電圧レベルも、ストレージノードＳＮａの電圧低下に伴って低下する。
したがって、このストレージノードＳＮａおよびＳＮｂの間の電圧差Ｖａは、時間が経過しても、一定である。したがって、ツインセルユニットＴＭＵ選択時ビット線ＢＬ０および／ＢＬ０に現われる電圧差は、このリーク電流が生じても、同じであり、ビット線ＢＬ０ビット線ＢＬ０および／ＢＬ０の間の電圧差（読出電圧）は、一定でありる。原理的に、ストレージノードＳＮｂと基板領域との間が順バイアス状態となるまで、安定にデータを保持し、かつデータを読出してセンス動作を行なうことができる。また、このストレージノードＳＮａおよびＳＮｂの電圧レベルがリーク電流により低下しても、ツインセルユニットＴＭＵを選択して、対応のセンスアンプを動作させることにより、これらのストレージノードＳＮａおよびＳＮｂの電圧レベルは元のＨレベルおよびＬレベルの電圧レベルに復帰する。
したがって、このセルプレート電極線を、ツインセルユニットごとに分割構造とし、かつフローティング状態に保持することにより、データ保持特性が大幅に優れた半導体記憶装置を実現することができる。
［実施の形態７］
図３３は、この発明の実施の形態７に従うメモリセルアレイのレイアウトを概略的に示す図である。この図３３に示すレイアウトにおいては、２ビットのＤＲＡＭセルを形成する活性領域ＡＲが列方向に並列してかつ互いに分離されて配置される。セルプレート電極線ＣＰ０−ＣＰ２およびワード線ＷＬ０−ＷＬ３が同一配線層にそれぞれ形成される。これらのセルプレート電極線ＣＰ０−ＣＰ３は分割構造であっても良く、また行方向に延在して配置されても良い。
活性領域ＡＲと整列して、導電線１０１ａ、１０２ａ、１０２ｂおよび１０１ｂが配設される。導電線１０１ａおよび１０２ｂが列方向に整列して配置され、また導電線１０２ａおよび１０１ｂが、列方向に整列して配置される。
セルプレート電極線ＣＰ１の上部領域において、導電線１０１ａがたとえば第２層メタル配線１００により、導電線１０１ｂにバイアホール１０４ａおよび１０４ｂを介して接続される。導電線１０２ａは、このセルプレート電極線ＣＰ１上に、交差用配線１００と交差するように、この導電線１０２ａおよび１０２ｂと同相の配線１０３により相互接続される。したがって、導電線１０１ａおよび１０１ｂがビット線／ＢＬ０を構成し、導電線１０２ａおよび１０２ｂが、導電線を構成する。
このセルプレート電極線ＣＰ１上において、これらのビット線ＢＬ０および／ＢＬ０が交差部を有し、その位置が交換される。このビット線が交差部において位置を交換する構成はいわゆる「ツイストビット線」構成と呼ばれており、ビット線間結合容量を低減し、また隣接ビット線に同相ノイズを重畳させる事により、ビット線間結合ノイズを低減することができる。
セルプレート電極線ＣＰ０−ＣＰ２は、列方向の幅の広い配線であり、このセルプレート電極線上の領域において、ビット線交差部を余裕をもって形成することができる。
また、セルプレート電極線ＣＰが分割構造を有していて２ポートツインセルユニットが形成されてもよい。２ポ−トツインセルユニット構造の場合、異なる行アドレスに対しほぼ同時にアクセスされてセンス動作が行なわれる場合がある。このような場合において、ツイストビット線構造により、容量結合ノイズを低減して安定にセンス動作を行なうことができる。
図３４は、この発明の実施の形態７に従うメモリアレイの電源等価回路を示す図である。この図３４においては、ビット線対の間に他のビット線対のビット線が配置されるツイストビット線構造を示す。ツインセルユニットの単位メモリセルは、２ポートメモリセルであっても良く、実施の形態３におけるメモリセル構造であっても良い。図３４においては、２ポートツインセルユニットＰＴＭＵに対するツイストビット線構造を一例として示す。
図３４において、２ポートツインセルユニットＰＴＭＵに対し、ビット線ＢＬａおよび／ＢＬａおよびＢＬｂおよび／ＢＬｂが設けられる。ビット線ＢＬａおよび／ＢＬａは、ポートＡ用のセンスアンプＳＡａに結合され、ビット線ＢＬｂおよび／ＢＬｂは、ポートｂ用のセンスアンプＳＡｂに結合される。このセルプレート電極配線領域ＣＰａにおいて、ビット線ＢＬａおよび／ＢＬａに交差部が設けられ、セルプレート電極配線領域ＣＰＢにおいて、ビット線ＢＬｂおよび／ＢＬｂに交差部が設けられる。さらに、セルプレート電極配線領域ＣＰＣ上において、ビット線ＢＬａおよび／ＢＬａに交差部が設けられる。
ポートＡに対するビット線ＢＬａおよび／ＢＬａとポートＢに対するビット線ＢＬｂおよび／ＢＬｂにおいては、交互に交差部が設けられる。したがって、これらのビット線ＢＬａおよび／ＢＬａとビット線ＢＬｂおよび／ＢＬｂにおいて、容量結合ノイズが生じた場合、ビット線ＢＬｂおよび／ＢＬｂまたはビット線ＢＬａおよび／ＢＬａにおいて同相のノイズが両ビット線に重畳されることになり、センス動作時においてノイズを相殺することができる。したがって、２ポートメモリにおいて、両ポートが同時に異なる行アドレスに対してアクセスされて、センスアンプＳＡａおよびＳＡｂがほぼ同様のタイミングでセンス動作を行なう場合においても、安定にセンス動作を行なってセンス動作を行なうことができる。
以上の様に、この発明の実施の形態７に従えば、セルプレート電極線の領域においてビット線に交差部を設けており、交差部を設けるための専用の領域を設ける必要がなく、面積ペナルティなしにもビット線ノイズに強いビット線構造を実現することができる。
［実施の形態８］
図３５は、この発明の実施の形態８に従うメモリセルの断面構造を概略的に示す図である。図３５において、ツインセルユニットを構成するＤＲＡＭセルの断面構造を示す。図３５において、ＤＲＡＭセルは、Ｐ型半導体基板領域１１０表面に間をおいて形成される不純物領域１１１および１１２と、これらの不純物領域１１１および１１２の間の基板領域表面上に図示しないゲート絶縁膜を介して形成される導電線１１３と、不純物領域１１２に隣接する基板領域１１０の表面上に図示しないキャパシタ絶縁膜を介して導電線１１３と同相に形成される導電線１１５を含む。半導体基板領域１１０表面の導電線１１５と対向する部分は、反転層形成領域１１６であり、不純物濃度が調整される低不純物濃度の不純物領域１１１および１１２と同一導電型の不純物領域であっても良く、単に半導体基板領域１１０表面の不純物濃度が調整された領域であっても良い。
導電線１１３がワード線ＷＬを構成し、導電線１１５がメモリセルキャパシタのセルプレート電極を構成する。この導電線１１５に対しては、アレイ電源電圧ＶＣＣＳを与える。不純物領域１１１は、ビット線ＢＬに接続される。この導電線１１３および不純物領域１１１および１１２とで構成されるメモリセルトランジスタは、低しきい値電圧のロジックトランジスタで形成される。同様、導電線１１５は、不純物濃度が調整しされた基板領域１１０の表面領域とで、低しきい値電圧のセルプレートトランジスタを構成する。セルプレート電極線ＣＰに対しアレイ電源電圧ＶＣＣＳを印加する。
したがって、これらのメモリトランジスタおよびセルプレートトランジスタは、ともに、ロジックの構成要素である低しきい値電圧のロジックトランジスタと同一製造プロセスで形成される。
図３６は、図３５に示すメモリセルのデータ読出時の信号波形を示す図である。今、図３６に示すように、ワード線ＷＬ０を１本選択するまたはワード線ＷＬ０およびＷＬ２を２本同時に選択して、ビット線ＢＬおよび／ＢＬに相補データを読出す場合を考える。選択ワード線ＷＬは、アレイ電源電圧ＶＣＣＳレベルにまで駆動される。Ｌレベルデータを書込む場合、ビット線ＢＬが、接地電圧レベルに駆動され、メモリセルトランジスタは、十分にオン状態となり、不純物領域１１１および１１２の間にチャネルが形成され、このＬレベルデータが、不純物領域１１２に伝達される。この不純物領域１１２がＬレベルデータを受けた場合、セルプレートトランジスタ（導電線１１５とその下のキャパシタ絶縁膜と基板表面領域とで構成されるトランジスタ）において、半導体基板領域表面に形成される拡散領域（しきい値電圧調整用の不純物領域）にＬレベルデータが伝達されると、導電線１１５に対しては、アレイ電源電圧ＶＣＣＳが印可されているため、導電線（セルプレート電極）１１５直下の基板表面の反転層形成領域（拡散層）に反転層１１６が形成され、この反転層１１６に、Ｌレベルデータが格納される。
一方、Ｈレベルデータの書込時において、ビット線ＢＬを介して不純物領域１１１に対しアレイ電源電圧ＶＣＣＳレベルの信号が伝達される。選択ワード線ＷＬは、選択時、アレイ電源電圧ＶＣＣＳレベルに駆動される。メモリセルトランジスタにおいては、不純物領域１１１の電圧レベルがそのゲート電極と同一電圧レベルとなり、チャネル領域において反転層は十分に形成されないため、不純物領域１１２に対しては、せいぜい、電圧ＶＣＣＳ−Ｖｔｈの電圧レベルが伝達される。ここで、Ｖｔｈは、メモリセルトランジスタのしきい値電圧を示す。
また、セルプレートトランジスタにおいては、不純物領域１１２から、その電極配線１１５直下の領域に、不純物領域１１２のＨレベルデータ（電圧ＶＣＣＳ−Ｖｔｈレベル）により、空乏層が広がり反転層形成領域において反転層１１６を十分に形成することができない（ＭＯＳキャパシタが形成されない）。したがって、反転層１１６が不十分に形成されるため、反転層１１６を形成するための拡散領域（反転層形成領域）内において、十分に電荷を供給することができず、Ｈレベルデータを、このセルプレートトランジスタ（ＭＯＳキャパシタ）により格納して保持することができなくなる。
このＨレベルデータ書込時においては、不純物領域１１２と半導体基板領域１１０の間の接合容量Ｃｊに、Ｈレベルデータに応じた電荷が蓄積されることになる。
今、図３６に示すように、このメモリセル（ＤＲＡＭセル）のデータを読出す場合を考える。選択ワード線（サブワード線）ＷＬ０単独またはワード線（サブワード線）ＷＬ０およびＷＬ２を同時に選択状態へ駆動する。ビット線ＢＬは、プリチャージ電圧が、アレイ電源電圧ＶＣＣＳレベルである。選択ワード線ＷＬ（ＷＬ０および／またはＷＬ２）がアレイ電源電圧ＶＣＣＳレベルに駆動されると、Ｌレベルデータを格納するメモリセル（ＤＲＡＭセル）においては、不純物領域１１２がソースとなるため、メモリセルトランジスタが十分にオン状態となり、また反転層１１６が十分に形成されているため、このメモリセルキャパシタおよび接合容量Ｃｊに蓄積された電荷が対応のビット線ＢＬ上に読出され、このビット線の電位が低下する。ここで、図３６においては、補のビット線／ＢＬにＬレベルデータが読出された場合の信号波形を示す。
一方、Ｈレベルデータを格納するメモリセル（ＤＲＡＭセル）においては、ビット線ＢＬのプリチャージ電圧レベルがアレイ電源電圧ＶＣＣＳレベルであり、そのゲート電極電圧と同じである。また、不純物領域１１２においても、その電圧レベルはＨレベルであり、さらにセルプレートトランジスタ（ＭＯＳキャパシタ）が形成されていない（反転層１１６が十分に形成されていない）ため、ビット線ＢＬ側からは、不純物領域１１２の接合容量Ｃｊの電位が見えるだけである。データ保持時においてＨレベルデータを記憶するメモリセルのストレージノードの電圧が低下しても、その接合容量Ｃｊの容量値が十分小さければ、流出電荷量は充分に小さい。データ保持時において、このＨレベルデータを記憶するメモリセルのストレージノードの電圧レベルがリーク電流により低下しても、ビット線へのデータ読出時、接合容量Ｃｊのビット線容量に対する比は小さく、ビット線電圧の低下は十分小さくすることができる。
したがって、図３６において示すように、ＨレベルデータおよびＬレベルデータの電圧差を十分に大きくすることができ、正確に、ツインセルモード時においてデータを読出すことができ、データ保持特性の優れた半導体記憶装置を実現することができる。
この接合容量Ｃｊの容量値を十分小さくするために、製造プロセスにおけるソース／ドレイン不純物注入工程において、マスク等を用いて、メモリアレイ領域内においてこの不純物領域１１２に対し、不純物の注入量の低い低濃度Ｎ（Ｎ−）イオン注入のみを行なう。これにより、不純物領域１１２と基板領域１１０の間の接合容量Ｃｊの容量値を十分小さくすることができる。
このとき、セルプレート電極用導電線１１５と対向する基板領域１１０の表面においては、ロジックトランジスタと同様低濃度Ｐ型（Ｐ−型）不純物領域となるようにイオン注入が行なわれ、そのセルプレートトランジスタ（ＭＯＳキャパシタ）のしきい値電圧が小さくされる。この反転層形成領域は、メモリトランジスタのチャネル領域の不純物濃度と同程度とされる。これにより、メモリトランジスタおよび出るプレートトランジスタをともにロジックトランジスタと同程度の低しきい値電圧のＭＯＳトランジスタとする事ができる。これらのメモリトランジスタおよびセルプレートトランジスタは、ストレージノードの不純物領域１１２のイオン注入を除いて、ロジックトランジスタと同一製造プロセスステップで製造される。このロジックトランジスタと同一製造工程で、また、周辺回路のトランジスタも製造される。したがって、不純物領域１１２の不純物濃度は、周辺トランジスタの不純物領域の不純物濃度よりも低くされる。
この実施の形態８に従えば、選択ワード線（サブワード線）の電圧レベルは、アレイ電源電圧ＶＣＣＳレベルであり、セルトランジスタを十分にオン状態とするためのワード線昇圧方式が用いられていない。したがって、メモリセルトランジスタ下のゲート絶縁膜を、セルプレート電極配線１１５下のキャパシタ絶縁膜と同様、ゲート絶縁膜の薄いＣＭＯＳロジックトランジスタで形成することができ、メモリセルアレイを、ほぼ混載ロジックと同一製造プロセスで形成することができる。
また、この発明の実施の形態８においては、ワード線非昇圧方式を用いているため、このワード線昇圧のための回路が不要となり、消費電流を低減することができる。
［実施の形態９］
図３７は、この発明の実施の形態９に従う半導体記憶装置のメモリセルアレイのレイアウトを概略的に示す図である。図３７に示すレイアウトおいては、列方向に活性領域ＡＲが整列して配置される。この活性領域ＡＲにおいては、列方向に隣接する２つのメモリセルが形成される。
列方向に整列して配置される活性領域ＡＲそれぞれに対応してビット線ＢＬ０、／ＢＬ０、ＢＬ１、および／ＢＬ１が配置される。これらのビット線ＢＬ０、／ＢＬ０、ＢＬ１および／ＢＬ１は、それぞれ、対応の列に配置された活性領域ＡＲに、ビット線コンタクトＢＣＴを介して結合される。
行方向に整列するビット線コンタクトＢＣＴを間に挟むように、２つのサブワード線ＳＷＬが配置される。図３７においては、サブワード線ＳＷＬ１およびＳＷＬ２が行方向に整列するビット線コンタクトＢＣＴを間に挟むように配置される。また、サブワード線ＳＷＬ３およびＳＷＬ４が、行方向に整列するビット線コンタクトＢＣＴを間に挟むように配置される。従って、列方向に隣接する活性領域ＡＲの間に２本のサブワード線ＳＷＬが配置される。
これらのサブワード線ＳＷＬ１、ＳＷＬ２、ＳＷＬ３、およびＳＷＬ４それぞれに対応して、セルプレート電極線ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４が、それぞれ行方向に延在して個々に配置される。列方向において隣接するセルプレート電極は、互いに分離される。また、セルプレート電極ＣＰ０およびＣＰ５が図示しないサブワード線に対応して配置される。
これらのセルプレート電極ＣＰ０-ＣＰ５は、後に説明するように、個々にその電圧が制御される。すなわち、選択メモリセルに対して配置されたセルプレート電極ＣＰの電圧レベルが変更されて、ビット線読出電圧が、ワード線非昇圧方式のときにＬレベルデ−タとＨレベルデータとで異なる場合においても、十分なビット線間読出電圧差を確保する。
行方向において隣接する２つのメモリセルＭＣ１およびＭＣ２により、ツインセルユニットＴＭＵが構成され、１ビットのデータを記憶する。この図３７に示すレイアウトの場合、活性領域ＡＲの各列に対応してビット線ＢＬおよび／ＢＬを交互に配置するだけであり、メモリセルピッチに１本のビット線を配置する。ビット線コンタクトＢＣＴを、このビット線ＢＬおよび／ＢＬの直下に形成することができ、図２４に示すレイアウトと同様、最密充填セル配置であり、高密度にメモリセルを配置することができる。またビット線ＢＬおよび／ＢＬを隣接して配置することにより、折返しビット線構成を実現することができる。
本実施の形態９においては、セルプレート電極ＣＰを、サブワード線ＳＷＬそれぞれに対応して分割して配置する。セルプレート電極ＣＰ０−ＣＰ５およびサブワード線ＳＷＬ１−ＳＷＬ４は、それぞれ、不純物が導入された多結晶シリコン（ドープトポリシリコン）、または、ＷＳｉｘ、ＣｏＳｉｘなどのポリサイド、またはサリサイドなどのシリコンを含む材質により、同一の配線層の配線で形成される。セルプレート電極ＣＰ０−ＣＰ５およびサブワード線ＳＷＬ１−ＳＷＬ４と同一層に形成される配線は、この半導体記憶装置と同一半導体チップ上に集積化されるロジックを形成するＣＭＯＳロジックプロセスにおけるトランジスタのゲート電極配線としても利用される。したがって、これらのサブワード線ＳＷＬおよびセルプレート電極ＣＰは、同一半導体チップ上に集積化されるロジックのトランジスタのゲート電極と同一製造プロセスにおいて形成される。
図３８は、図３７に示す線３７Ａ−３７Ｂに沿った断面構造を概略的に示す図である。図３８において、メモリセルは、半導体基板領域１２０表面に形成される。メモリトランジスタＭＴは、この半導体基板領域１２０表面に間をおいて形成される不純物領域（拡散層）１２１および１２２と、これらの拡散層１２１および１２２の間の基板領域１２０表面上にゲート絶縁膜１３０を介して形成されるゲート電極層１２４を含む。このゲート電極層１２４がサブワード線ＳＷＬを構成する。
メモリキャパシタＭＱは、半導体基板領域１２０表面に形成されるストレージノード電極層１２３と、このストレージノード電極層１２３とキャパシタ絶縁膜１３１を介して対向して配置される導電層１２５を含む。隣接メモリセルのストレージノード電極層１２３ａとストレージ電極層１２３は、素子分離領域１２６より互いに分離される。この素子分離領域１２６はトレンチ型分離構造を有していてもよく、また、素子分離酸化膜を形成して、その表面をＣＭＰプロセスなどにより平坦化されてもよい。また、隣接メモリセルのセルプレート電極ＣＰを構成する導電層１２５ａと導電層１２５も、互いに分離される。
不純物領域１２１および１２２の導電型および半導体基板領域１２０の導電型は、メモリセルトランジスタＭＴがＮチャネルトランジスタで構成されるかまたはＰチャネルトランジスタで構成されるかに応じて適宜定められる。図３８においては、メモリトランジスタがＮチャネルＭＯＳトランジスタで構成され、不純物領域１２１および１２２の導電型がＮ型の場合を１例として示す。
不純物領域１２１は、ビット線コンタクトＢＣＴを介してビット線となるたとえば第１層メタル配線で構成される導電層１２７に結合される。
このビット線となる第１メタル配線１２７は、サブワード線ＳＷＬおよびセルプレート電極ＣＰを構成する導電層１２４および１２５の上層に形成される。したがって、このメモリセルでは、いわゆるＣＵＢ構造が実現している。また、メモリセルキャパシタＭＱは、半導体基板領域１２０表面に形成されるストレージノード電極層１２３と、このストレージノード電極層１２３と対向して配置される導電層１２５により形成され、いわゆるプレーナ型キャパシタ構造を有している。ストレージノード電極層１２３は、半導体基板領域１２０表面に形成される不純物拡散層で構成されてもよく、また単に、基板領域１２０で構成されてもよい(基板領域の表面の反転層がキャパシタ電極となる）。
サブワード線ＳＷＬが選択された場合、不純物領域１２１および１２２の間にチャネルが形成され、不純物領域１２２に接続されるストレージノード電極層１２３がビット線コンタクトＢＣＴを介してビット線ＢＬ（導電層１２５）に電気的に結合される。
サブワード線ＳＷＬ直下のゲート絶縁膜１３０の膜厚とセルプレート電極ＣＰ直下のキャパシタ絶縁膜１３１の膜厚を異ならせるために、デュアルゲート酸化膜プロセスを利用した場合、マスクを用いて選択的エッチングを行なう必要があり、このマスクトレランスをとる必要があり、またパターニング時において乱反射などを防止して正確にレジスト膜を露光させる必要があり、サブワード線となる導電層１２４とセルプレート電極ＣＰとなる導電層１２５の間の間隔を大きくする必要がある。したがって、このようなデュアルゲート酸化膜プロセスを利用して、ゲート絶縁膜１３０およびキャパシタ絶縁膜１３１の膜厚を異ならせた場合、メモリセルサイズが増大するため、サブワード線ＳＷＬ直下に形成されるゲート絶縁膜１３０の膜厚と、セルプレート電極層ＣＰ直下に形成されるキャパシタ絶縁膜１３１の膜厚を同じ膜厚とし、同一製造プロセスで形成する。
また、メモリセル間の分離に、その表面が、半導体基板領域１２０の表面と同一にされた分離領域１２６を利用することにより、半導体基板領域１２０の表面に突出する部分を低減でき、セルプレート電極層ＣＰを構成する導電層１２５および１２５ａの高さを低くすることができ、周辺回路部との段差を小さくすることができる。
したがって、この図３８に示すように、セルプレート電極層ＣＰおよびストレージノードのための配線層を新たに追加する必要がなく、また、メモリセルキャパシタとして、プレーナ型キャパシタ構造を用い、セルプレート電極ＣＰとサブワード線（ワード線）ＳＷＬを同一の配線層の配線で形成するため、メモリアレイ部と周辺回路部の間に段差が生じることはない。これにより、キャパシタ電極による段差緩和のためのＣＭＰ等による平坦化プロセスを導入する必要がなく、ＣＭＯＳロジックプロセスを用いてメモリセルアレイを形成することができる。
また、セルプレート電極ＣＰは、サブワード線ＳＷＬと対をなして配置され、セルプレート電極の電圧を各メモリセル行単位で変更する。
たとえば、メモリセルの行を選択するためにロウアクティブコマンドが与えられ、サブワード線が選択されると、２つのメモリセルのキャパシタが対をなすビット線それぞれに同時に接続される。たとえば、図３７において、サブワード線ＳＷＬ１が選択されると、メモリセルＭＣ１およびＭＣ２のストレージノードが、それぞれビット線ＢＬ０および／ＢＬ０に接続されて、これらのメモリセルＭＣ１およびＭＣ２の記憶データが対応のビット線ＢＬ０および／ＢＬ０に読出される。これらのメモリセルＭＣ１およびＭＣ２は、ツインセル単位ＴＭＵを構成し、一方のメモリセルにＨレベルデータを記憶し、他方のメモリセルがＬレベルデータを記憶する。
ビット線対ＢＬおよび／ＢＬに接続されるセンスアンプが、対応のビット線ＢＬ０および／ＢＬ０またはＢＬ１および／ＢＬ１の電位差ΔＶｂｌを差動増幅する。ここで、電位差ΔＶｂｌは次式で表わされる。
ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ（ＳＮ，Ｌ））／（Ｃｓ＋Ｃｂ）
ここで、Ｃｓは、メモリセルキャパシタＭＱの容量値を示し、Ｃｂは、ビット線ＢＬおよび／ＢＬのそれぞれの寄生容量を示す。Ｖ（ＳＮ，Ｈ）は、Ｈレベルデータを記憶するストレージノードの電圧を示し、Ｖ（ＳＮ，Ｌ）は、Ｌレベルデータを記憶するストレージノードの電圧を示す。
このセンスアンプのセンス動作により、Ｈレベルデータを記憶するメモリセルに接続されるビット線は、アレイ電源電圧ＶＣＣＳレベルにまで駆動され、またＬレベルデータを記憶しているメモリセルに接続されるビット線は、接地電圧（０Ｖ）レベルにまで駆動される。
プレーナ型キャパシタは、図３８に示すように、セルプレート電極ＣＰをゲート電極とするＭＯＳキャパシタであり、この半導体基板領域（Ｓｉ：シリコン）表面に反転層を形成することにより、所望の容量値を確保することができる。キャパシタ絶縁膜１３１は、メモリセルトランジスタのゲート絶縁膜１３０と同様薄い絶縁膜であり、そのキャパシタ絶縁膜１３１の信頼性の観点から、セルプレート電極ＣＰに印加することのできる電圧ＶＣＰは、アレイ電源電圧ＶＣＣＳよりも高く設定しないほうが望ましい。ここで、メモリトランジスタがロジックのトランジスタと同一製造工程で製造されるロジックトランジスタで構成されており、ワード線非昇圧方式が採用され、サブワード線電圧は、選択時にはアレイ電源電圧レベルである。
このストレージノード電極層１２３において反転層を容易に形成するために、ストレージノード領域に、ＮＭＯＳ型メモリセルにおいてはＮ型不純物、また、ＰＭＯＳ型メモリセルでは、Ｐ型不純物をそれぞれカウンタドープする「キャパシタドープ」方法を取ることが考えられる。ここで、ＮＭＯＳ型メモリセルは、アクセストランジスタがＮチャネルＭＯＳトランジスタで構成されるメモリセルであり、半導体基板領域がＰ型半導体基板領域である。ＰＭＯＳ型メモリセルは導電型がその反対である。
この半導体記憶装置と同一半導体チップ上に集積化されるロジックにおいてＭＯＳキャパシタが利用される場合、ゲート電極の電圧レベルに応じて不純物領域が所定の電圧（電源電圧または接地電圧）レベルに相互接続され、ゲート−ソース間電圧が、ロジック電源電圧レベルとなるため、反転層は容易に形成される。したがって、このようなロジックを形成する標準のＣＭＯＳロジックプロセスフローにおいては、特に反転層を形成するための「キャパシタドープ」プロセスを行う工程は含まれていない。したがって、このような「キャパシタドープ」プロセスをメモリセルキャパシタに対して適用する場合、ロジックと半導体記憶装置とを同一半導体チップに形成する製造工程において、ロジックを形成するためのＣＭＯＳロジックプロセスフローには含まれていない「キャパシタドープ」プロセスの工程を追加する必要があり、ウェハプロセスコストが上昇するという問題が生じる。
また、このような「キャパシタドープ」を行なう場合、サブワード線を構成する導電層１２４とセルプレート電極を構成する導電層１２５の間の距離を所定値以上に広くすることが以下の理由から要求される。
図３９は、キャパシタドーププロセス時における不純物注入領域を概略的に示す図である。図３９において、図３８に示すメモリセルの構成要素と対応する部分には同一参照番号を付し詳細説明は省略する。
ＮＭＯＳ型メモリセルの場合、メモリセルのアクセストランジスタのしきい値電圧調整のためのチャネルドープは、メモリセルアレイ全面に対して実行される。
しかしながら、キャパシタドープは、メモリセルトランジスタのチャネル領域ではなくストレージノード領域に行なう必要があり、ＮＭＯＳメモリセルトランジスタＭＴの特性に影響を及ぼすのを防止する必要があるという制約が存在する。したがって、サブワード線ＳＷＬを構成する導電層１２４とセルプレート電極ＣＰを構成する導電層１２５は、それぞれの境界間の距離Ｐを所定値以上に維持する必要がある。このストレージノード領域への不純物イオン注入により、不純物領域１２３を介して横方向に熱処理工程時において注入不純物が拡散し、チャネル領域１３３の不純物濃度プロファイルが異なり、アクセストランジスタＭＴの特性が異なるのを防止するためである。
したがって、図３９に示すように、サブワード線ＳＷＬを構成する導電層１２４とセルプレートＣＰを構成する導電層１２５の間の距離を、所定値Ｐよりも小さくした場合、キャパシタドープを行なう場合には、この距離Ｐを維持して不純物注入が行なわれるため、ストレージノード領域において、キャパシタドープが行なわれない領域１３８が存在する。したがって、このストレージノード領域において、カウンタドープされて反転層が形成される領域（キャパシタドープ領域）１３５と、カウンタドープがされず、反転層が形成されにくい領域１３８とが存在し、ＭＯＳキャパシタの容量値を十分高くすることができないという問題が発生する。
一方、このようなキャパシタドープ領域１３５を形成しない場合でも、１ビットデータを２つのメモリセルで記憶するツインセルモードにおいては、Ｌレベルデータを書込むメモリセルに対しては、ノードＮ１（不純物領域１２３）の電圧は、接地電圧（０Ｖ）であり、このメモリセルキャパシタを構成するＭＯＳキャパシタのゲート−ソース間電圧が、セルプレート電圧ＶＣＰ（アレイ電源電圧レベル）となり、半導体基板領域表面には反転層が形成され、このメモリセルキャパシタとして所望の容量値を有する容量が確保される。
一方、Ｈレベルデータを書込むメモリセルにおいては、ノードＮ１の電圧レベルは、ＶＣＣＳ−ΔＶとなる。ここで、ΔＶは、サブワード線ＳＷＬの非昇圧によるアクセストランジスタのしきい値電圧損失による電圧降下を示す。
この場合、メモリセルキャパシタを構成するＭＯＳキャパシタのゲート−ソース間電圧は、ＶＣＰ−（ＶＣＣＳ−ΔＶ）となり、このストレージノード領域１２３において、十分に反転層を形成することができず、所望のメモリセルキャパシタ容量値を確保することができない。したがって、このＨレベルデータを記憶する場合、十分な電荷量をストレージノードに蓄積することができず、図４０に示すように、Ｈレベルデータ読出時のビット線上の読出電圧ΔＶＨは、Ｌレベルデータ読出時の読出電圧ΔＶＬよりもその大きさが小さくなる。ここで、ＨレベルデータおよびＬレベルデータ読出時の読出電圧ΔＶＨおよびΔＶＬは、次式でそれぞれ表わされる。
ΔＶＨ
＝Ｃｓｈ・（Ｖ（ＳＮ，Ｈ）−ＶＣＣＳ／２）／（Ｃｓｈ＋Ｃｂ）…（１）
ΔＶＬ
＝Ｃｓｌ・（ＶＣＣＳ／２−Ｖ（ＳＮ，Ｌ））／（Ｃｓｌ＋Ｃｂ）…（２）
ここで、ＣｓｈおよびＣｓｌは、それぞれＨレベルデータおよびＬレベルデータ読出時のメモリセルキャパシタの容量値を示す。また、ビット線のプリチャージ電圧はアレイ電源電圧ＶＣＣＳの１／２の電圧レベルである。
したがって、メモリセルデータ読出時において、センスアンプに対する実効的な読出電圧ΔＶＨ＋ΔＶＬは、ツインセルモードにおいて期待される読出電圧差よりも小さくなる。このサブワード線非昇圧時においても、十分な大きさの読出電圧差を確保することのできる構成として、本実施の形態９においては、セルプレート電圧を選択行単位で電圧レベルを変化させ、ストレージノードの電圧レベルを変化させる。以下、本実施の形態９におけるセルプレート電圧制御の構成について説明する。
図４１は、この発明の実施の形態９におけるセルプレート電圧制御動作を示す波形図である。サブワード線ＳＷＬ０が選択され、この選択サブワード線ＳＷＬ０の電圧が、電圧ＶＷＬレベルに駆動される。このサブワード線ＳＷＬ０に接続されるメモリセルのデータがビット線ＢＬおよび／ＢＬにメモリセルデータが読出され、センス動作が行なわれる。次に、データの書込が行なわれた場合、このメモリセルのストレージノードＮ１の電圧レベルが、書込データに応じて変化し、Ｈレベルデータを記憶するメモリセルのストレージノードＮ１が、電圧ＳＮ（Ｈ）レベルとなり、一方、Ｌレベルデータを記憶するメモリセルのストレージノードＮ１は、電圧ＳＮ（Ｌ）レベルとなる。
このデータ書込が完了すると、またデータ読出動作時においてはデータの読出完了後、選択サブワード線ＳＷＬ０と対をなすセルプレート電極ＣＰ０の電圧レベルを、所定の電圧ＶＣＰから、予め定められた電圧Ｖａレベルに上昇させる。セルプレート電極ＣＰ０の電圧を上昇させた状態において、対応のメモリセルは、ビット線を介してセンスアンプに接続されており、ストレージノードＮ１の電圧レベルは変化しない。
アクセスサイクルが完了し、サブワード線ＳＷＬ０が非選択状態のたとえば接地電圧レベルに駆動されると、セルプレート電極ＣＰ０の電圧を、元の所定の電圧ＶＣＰに復帰させる。メモリセルにおいては、サブワード線ＳＷＬ０が接地電圧レベルとなり、アクセストランジスタが非導通状態であるため、ストレージノードＮ１は、フローティング状態にある。このセルプレート電極ＣＰ０の電圧低下に応じて、容量結合によりストレージノードＮ１の電圧レベルが低下する。図４１においては、Ｈレベルデータを記憶するストレージノードの電圧レベルは、ΔＶＳＮＨだけ低下し、Ｌレベルデータを記憶するストレージノードＮ１の電圧が、ΔＶＳＮだけ低下する。
サブワード線ＳＷＬ０が選択されたとき、ビット線ＢＬおよび／ＢＬに現われる読出電圧ΔＶＨＡおよびΔＶＬＡは、それぞれ、次式で表わされる。
ΔＶＨＡ＝ΔＶＨ−Ｃｓｈ・ΔＶＳＮＨ／（Ｃｓｈ＋Ｃｂ）
ΔＶＬＡ＝ΔＶＬ＋Ｃｓｌ・ΔＶＳＮＬ／（Ｃｓｌ＋Ｃｂ）
ここで、ΔＶＨおよびΔＶＬは、それぞれ先の式（１）および（２）で示される読出電圧を示す。
したがって、センスアンプに対する実効読出電圧ΔＶＨＡ＋ΔＶＬＡは、次式で表わされる量だけ変化する。
Ｃｓｌ・ΔＶＳＮＬ／（Ｃｓｌ＋Ｃｂ）
−Ｃｓｈ・ΔＶＳＮＨ／（Ｃｓｈ＋Ｃｂ）
Ｃｓｌ＞＞Ｃｓｈであるため、この読出電圧差の第２項を無視することができ、読出電圧ΔＶは、ほぼ次式で表わされる。
ΔＶ＝ΔＶＨ＋ΔＶＬ＋Ｃｓｌ・ΔＶＳＮＬ／（Ｃｓｌ＋Ｃｂ）
したがって、読出電圧を、ほぼＣｓｌ・ΔＶＳＮＬ／（Ｃｓｌ＋Ｃｂ）だけ大きくすることができる。
したがって、キャパシタノンドープのプレーナ型キャパシタをメモリセルキャパシタとして用いる場合でも、このメモリセルキャパシタの実効的な利用効率の低下を防止することができ、十分な大きさの読出電圧差を確保することができる。
なお、図４１に示す動作波形においては、選択メモリセルへのデータ書込動作が示されている。しかしながら、これは、データの読出が行なわれるメモリセルについても同様であり、ツインセル単位のメモリセルのストレージノードＮ１は、記憶データに応じて電圧ＳＮ（Ｈ）またはＳＮ（Ｌ）に設定される。
図４２は、セルプレート電極およびサブワード線を駆動する部分の構成を概略的に示す図である。図４２において、サブワード線ＳＷＬに対しては、サブワードドライバＳＷＤが配置され、セルプレート電極ＣＰに対しては、セルプレート電極ドライバＣＰＤが配置される。サブワードドライバＳＷＤは、サブデコード信号ＳＤおよびＺＳＤと対応のメインワード線ＺＭＷＬ上の信号とに従ってサブワード線ＳＷＬを選択状態へ駆動する。一方、セルプレート電極ドライバＣＰＤは、対応のメインセルプレート線ＺＭＣＰ上の信号とサブデコード信号ＳＤおよびＺＳＤに従ってセルプレート電極ＣＰの電圧レベルを変化させる。サブデコード信号ＳＤおよびＺＳＤは、振幅が、周辺電源電圧またはアレイ電源電圧レベルであり、高電圧ＶＰＰレベルには昇圧されない。すなわち、サブワード線ＳＷＬを駆動する方式として、非昇圧ワード線駆動方式が利用される。
複数行のサブワード線ＳＷＬに対して１つのメインワード線ＺＭＷＬが配置され、同様、複数行のセルプレート電極ＣＰに対し１つのメインセルプレート線ＺＭＣＰが配置される。メインワード線ＺＭＷＬおよびメインセルプレート線ＺＭＣＰが、互いに対応して、たとえば同一配線層に配置される。一方、サブワード線ＳＷＬおよびセルプレート電極ＣＰが、それぞれ同一配線層に形成される。
メインワード線ＺＭＷＬが選択状態へ駆動され、サブデコード信号ＳＤおよびＺＳＤに従ってサブワード線ＳＷＬが選択状態へ駆動されると、このメインセルプレート線ＺＭＣＰが、所定時間遅れて選択状態へ駆動され、セルプレート電極ドライバＣＰＤが、セルプレート電極ＣＰの電圧レベルを変化させる。メインワード線ＺＭＷＬが非選択状態へ駆動されると、応じてメインセルプレート線ＺＭＣＰも非選択状態へ駆動され、このセルプレート電極ドライバＣＰＤは、対応のセルプレート電極ＣＰへ、所定の電圧ＶＣＰを伝達する。選択サブワード線ＳＷＬが非選択状態に駆動された後にセルプレート電極ＣＰが元の電圧レベルに復帰する。応じてストレージノードＮ１の電圧が容量結合により低下する。
なお、メモリセルトランジスタがＰチャネルＭＯＳトランジスタで構成される場合においては半導体基板領域がＮ型基板領域となるため、セルプレート電圧ＶＣＰの駆動方向を逆にする。
図４３は、図４２に示すセルプレート電極ドライバＣＰＤの構成の一例を示す図である。図４３において、セルプレート電極ドライバＣＰＤは、メインセルプレート線ＺＭＣＰ上の信号に従ってサブデコード信号ＳＤを電圧Ｖａレベルにレベル変換したサブデコード信号ＳＤ＊をセルプレート電極ＣＰに伝達するＰチャネルＭＯＳトランジスタＴＱ１と、メインセルプレート線ＺＭＣＰ上の信号電位に応答してセルプレート電圧伝達線１５０上のセルプレート電圧ＶＣＰをセルプレート電極ＣＰに伝達するＮチャネルＭＯＳトランジスタＴＱ２と、補のサブデコード信号ＺＳＤに従ってセルプレート電圧伝達線１５０をセルプレート電極ＣＰに結合するＮチャネルＭＯＳトランジスタＴＱ３を含む。
セルプレート電圧伝達線１５０へは、図１に示すＶＣＰ発生回路からの所定電圧レベルのセルプレート電圧ＶＣＰが伝達される。
対応のサブワード線が選択状態へ駆動された場合にはサブデコード信号ＳＤがＨレベル、補のサブデコード信号ＺＳＤがＬレベルである。この状態においてメインセルプレート線ＺＭＣＰが選択状態のＬレベルに駆動されると、ＰチャネルＭＯＳトランジスタＴＱ１がオン状態となり、セルプレート電極ＣＰへ、レベル変換されたサブデコード信号ＳＤ＊が伝達される。このときには、ＭＯＳトランジスタＴＱ２およびＴＱ３は非導通状態であり、選択行のメモリセルに対して配置されたセルプレート電極ＣＰがセルプレート電圧伝達線１５０から切り離される。セルプレート電圧伝達線１５０が、メモリアレイ上の非選択サブワード線に接続されるメモリセルに対しても共通にセルプレート電圧ＶＣＰを伝達する構成においても、このセルプレート電圧ＶＣＰに何ら悪影響を及ぼすことなく、セルプレート電極ＣＰへ、周辺電源電圧レベルの電圧を伝達することができる。
メインセルプレート線ＺＭＣＰが非選択状態のＨレベルとなると、ＭＯＳトランジスタＴＱ１が非導通状態、ＭＯＳトランジスタＴＱ２が導通状態となり、セルプレート電圧伝達線１５０上のセルプレート電圧ＶＣＰがセルプレート電極ＣＰに伝達される。
メインセルプレート線ＺＭＣＰが非選択状態でＨレベルにあり、かつレベル変換されたサブデコード信号ＳＤ＊がＬレベルのときには、補のサブデコード信号ＺＳＤがＨレベルであり、セルプレート電圧伝達線１５０は、セルプレート電極ＣＰに結合される。したがって、非選択行のメモリセルに対して配置されたセルプレート電極ＣＰに対しては確実に、セルプレート電圧伝達線１５０からセルプレート電圧ＶＣＰが伝達される。
図４３に示すセルプレート電極ドライバＣＰＤの構成において、セルプレート電圧ＶＣＰは、アレイ電源電圧ＶＣＣＳの１／２倍の電圧レベルを想定している。したがって、補のサブデコード信号ＺＳＤが、周辺電源電圧レベルのＨレベルであっても、確実に、セルプレート電圧ＶＣＰをセルプレート電極ＣＰに伝達することができる。
このセルプレート電圧ＶＣＰが、アレイ電源電圧ＶＣＣＳレベルであっても、サブデコード信号ＳＤおよびＺＳＤが、周辺電源電圧ＶＣＣＰの振幅を有する信号であり、このアレイ電源電圧ＶＣＣＳと周辺電源電圧ＶＤＤＰの電圧差が、ＭＯＳトランジスタＴＱ２およびＴＱ３のしきい値電圧の絶対値よりも大きい場合には、確実に、セルプレート電極ＣＰに、アレイ電源電圧ＶＣＣＳを伝達することができる。
サブデコード信号ＳＤ＊およびＺＳＤは、メモリアレイのブロック分割構造において、センスアンプが配置されるセンスアンプ帯とサブワードドライバが配置されるサブワードドライバ帯との交差部（十字帯）に配置されたサブデコードドライバにより駆動される。したがって、レベル変換されたサブデコード信号ＳＤ＊は、サブワード線およびセルプレート電極両者を駆動する必要があり、その駆動力を大きくする必要がある。しかしながら、十字帯に配置されるレベル変換機能を有するサブデコードドライバのドライブ能力を大きくすることにより、十分、この選択行に対応して配置されるセルプレート電極ＣＰも、選択されたサブワード線に応じてその電圧レベルを変化させることができる。特にセルプレート電極ＣＰにはメモリセルが接続されないため、その容量を小さくすることができ、サブデコードドライバに対する駆動力としても、それほど大きな駆動力は要求されない。
メインセルプレート線ＺＭＣＰを駆動するメインセルプレート線ドライバは、メインワード線ＺＭＷＬを駆動するドライバと同様の構成を利用することができる。メインセルプレート線ドライバの駆動タイミングを、メインワード線を駆動するメインワードドライバの活性化タイミングと異ならせるだけで、同様に、メインセルプレート線ＺＭＣＰを、メインワード線ＺＭＷＬと同様に選択状態へ駆動することができる。メインワードドライバ活性化信号の遅延信号をメインセルプレート線ドライバに対する活性化信号として利用することにより、容易に所望のタイミングで、メインセルプレート線を選択状態へ駆動することができる。
図４４は、メインセルプレート線ドライバの他の構成を示す図である。図４４において、メインワード線ＺＭＷＬは、メインワードドライバ１５２により駆動される。一方、メインセルプレート線ＺＭＣＰは、このメインワードドライバ１５２の出力信号を受ける立下がり遅延回路１５４により駆動される。
メインワードドライバ１５２は、対応のメインワード線ＺＭＷＬが選択状態のときには、対応のメインワード線ＺＭＷＬを接地電圧レベルへ駆動する。したがって、立下がり遅延回路１５４を利用することにより、メインワード線ＺＭＷＬが選択状態へ駆動された後、所定時間経過後に、メインセルプレート線ＺＭＣＰが選択状態へ駆動される。メインワードドライバ１５２の出力駆動力を増加する必要があるものの、メインセルプレート線ＺＭＣＰを選択するためのデコード回路をメインワード線アドレスをデコードするメインロウデコーダと別に設ける必要がなく、回路占有面積が低減される。
なお、セルプレート電極ＣＰの電圧レベルを、メモリセルのアクセストランジスタが非導通状態となった後に変化させ、容量結合により、ストレージノードの電圧レベルを変化させる。したがって、メインセルプレート線ＺＭＣＰおよびセルプレート電極に対するサブデコード信号ＳＤ＊およびＺＳＤは、サブワード線に対する信号よりも少し遅れたタイミングで非活性状態へ駆動される。これは、適当な配線遅延またはゲート遅延を利用することにより、容易に実現される。
図４５は、メインセルプレート線選択回路のさらに他の構成を示す図である。この図４５に示す構成においては、図４５において、メインワード線ＺＭＷＬは、メインワードドライバ１５２により駆動され、メインセルプレート線ＺＭＣＰが、メインセルプレートドライバ１５６により駆動される。メインワードドライバ１５２は、メインワード線駆動タイミング信号ＲＸＴの活性化に応答して対応のメインワード線ＺＭＷＬを選択状態へ駆動し、一方、メインセルプレートドライバ１５６は、セルプレート線駆動タイミング信号ＲＸＴＤに従って対応のメインセルプレート線ＺＭＣＰを選択状態へ駆動する。
これらのメインワードドライバ１５２およびメインセルプレートドライバ１５６に対し共通にメインロウデコード回路１５８が設けられる。メインロウデコード回路１５８からのメインワード線指定信号が共通に、これらのメインワードドライバ１５２およびメインセルプレートドライバ１５６へ与えられる。
メインセルプレート駆動タイミング信号ＲＸＴＤは、メインワード線駆動タイミング信号ＲＸＴに比べて、その活性化タイミングが遅延される。これにより正確なタイミングで、メインセルプレート線ＺＭＣＰを、所定期間のみ選択状態へ駆動することができる。また、メインワードドライバ１５２は、メインワード線ＺＭＷＬを駆動することが要求されるだけであるため、高速でメインワード線ＺＭＷＬを選択状態へ駆動することができる。
図４６は、サブワード線およびセルプレート電極の配置の一例を示す図である。図４６において、メインワード線ＺＭＷＬおよびメインセルプレート線ＺＭＣＰが行方向に延在して配置される。これらのメインワード線ＺＭＷＬに対応して、サブワード線ＳＷＬ０−ＳＷＬ３が配置され、メインセルプレート線ＺＭＣＰに対応してセルプレート電極ＣＰ０−ＣＰ３が配置される。サブワード線ＳＷＬ０−ＳＷＬ３それぞれに対応してサブワードドライバＳＷＤ０−ＳＷＤ３が配置され、セルプレート電極ＣＰ０−ＣＰ３に対応して、セルプレート電極ドライバＣＰＤ０−ＣＰＤ３が配置される。対をなして配設されるセルプレート電極およびサブワード線に対して、対応のドライバＳＷＤおよびＣＰＤが隣接して配置される。
図示しないセンスアンプ帯において、サブデコードドライバＳＤＲＥおよびＳＤＲＯがサブワードドライバ帯に対応して配置される。サブデコードドライバＳＤＲＥは、サブデコード信号ＳＤ＊０、ＳＤ＊２、ＺＳＤ０およびＺＳＤ２を生成し、サブデコードドライバＳＤＲＯは、サブデコード信号ＳＤ＊１、ＳＤ＊３、ＺＳＤ１およびＺＳＤ３を生成する。
したがって、この図４６に示す配置の場合、単に、サブワードドライバ帯とセンスアンプ帯との交差部において、セルプレートドライバＣＰＤを配置することが要求されるだけであり、レイアウトを変更することなく容易にセルプレート電極ドライバＣＰＤを配設することができる。
なお、このセルプレート電圧ＶＣＰを伝達するセルプレート電圧伝達線１５０は、メインワード線ＺＭＷＬおよびメインセルプレート線ＺＭＣＰと同一の配線層に配設されてもよい。このセルプレート電圧伝達線の配置としては、センスアンプ帯のセンスアンプに電源電圧を伝達するアレイ電源線と配線のバッティングが生じなければよい。
［変更例１］
図４７は、セルプレート電極ドライバの変更例１の構成を示す図である。図４７において、セルプレート電極ドライバＣＰＤは、メインセルプレート線ＺＭＣＰ上の信号がＨレベルのとき導通し、セルプレート電極ＣＰをセルプレート電圧伝達線１５０に電気的に結合するＮチャネルＭＯＳトランジスタＴＱ４と、セルプレート電極ＣＰに結合される容量素子１６０と、メインセルプレート線ＺＭＣＰ上の信号がＬレベルのとき導通し、導通時レベル変換されたサブデコード信号ＳＤ＊を容量素子１６０に伝達するＰチャネルＭＯＳトランジスタＴＱ５と、補のサブデコード信号ＺＳＤがＨレベルのとき導通し、セルプレート電極ＣＰをセルプレート電圧伝達線１５０に結合するＮチャネルＭＯＳトランジスタＴＱ６を含む。
セルプレート電極ＣＰは、対応のメモリブロックにおいて１行のメモリセルに対応して配置される。しかしながら、このセルプレート電極ＣＰは、メモリセルキャパシタのストレージノードに対向する電極層であり、ゲート容量は接続されず、単に配線寄生容量が存在するだけである。したがって、この容量素子１６０の容量値を適当な大きさに設定することにより、レベル変換されたサブデコード信号ＳＤ＊がＨレベルとなると、この容量素子１６０のチャージポンプ動作により、セルプレート電極線ＣＰの電圧レベルを上昇させることができる。
すなわち、この図４７に示すセルプレート電極ドライバＣＰＤの構成において、メインセルプレート線ＺＭＣＰの信号がＨレベルのときには、ＭＯＳトランジスタＴＱ４が導通し、セルプレート電圧伝達線１５０が、セルプレート電極ＣＰに電気的に結合され、セルプレート電極ＣＰは、所定のセルプレート電圧ＶＣＰレベルに維持される。このときには、ＭＯＳトランジスタＴＱ５は非導通状態であり、レベル変換されたサブデコード信号ＳＤ＊はセルプレート電圧ＣＰに影響は及ぼさない。
一方、メインセルプレート線ＺＭＣＰの信号がＬレベルとなると、ＭＯＳトランジスタＴＱ５が導通状態、ＭＯＳトランジスタＴＱ４が非導通状態となる。このときにサブデコード信号ＳＤがＨレベルとなると、補のサブデコード信号ＺＳＤはＬレベルであり、ＭＯＳトランジスタＴＱ６が非導通状態となり、容量素子１６０のチャージポンプ動作により、セルプレート電極ＣＰの電圧レベルが上昇する。また、サブデコード信号ＳＤ＊がＬレベルとなると、この容量素子１６０のチャージポンプ動作により、セルプレート電極ＣＰが元の電圧レベルに復帰する。レベル変換されたサブデコード信号ＳＤ＊の非活性化はメインワード線の非活性化の後となるようにタイミングを設定すれば、選択メモリセルにおいてメモリトランジスタが非導通状態となった後にストレージノードの電圧レベルを低下させることができる。但し、このときには、メインセルプレート線ＺＭＣＰは選択状態にあることが要求されるが、メインワード線ＺＭＷＬの非選択状態への駆動より遅れて、このメインセルプレート線がＺＭＣＰ非選択状態に駆動されればよい。
一方、メインセルプレート線ＺＭＣＰの信号がＬレベルでありかつサブデコード信号ＳＤがＬレベルのときには、補のサブデコード信号ＺＳＤがＨレベルであり、ＭＯＳトランジスタＴＱ６が導通状態になる。したがって、この状態においては、ＭＯＳトランジスタＴＱ５が非導通状態にあっても、セルプレート電極ＣＰがセルプレート電圧伝達線１５０に電気的に結合され、セルプレート電極ＣＰは、セルプレート電圧ＶＣＰレベルに維持される。
この図４７に示す構成を利用する場合、容量素子１６０の容量値とセルプレート電極ＣＰの配線容量値との関係により、所望の電圧レベルにセルプレート電極ＣＰを上昇させることができる。また、サブデコード信号として、レベル変換されたサブデコード信号ＳＤ＊が使用されているものの、レベル変換前のサブデコード信号ＳＤが利用されてもよい。セルプレート電極ＣＰの容量値と容量素子１６０の容量値とに応じて適宜サブデコード信号の電圧レベルが設定されればよい。
なお、上述の図４７に示す構成においては、セルプレート電極がサブワード線に対応して配置されており、セルプレート電極ドライバＣＰＤは、それぞれ、選択行に接続されるメモリセルに対してセルプレート電極の電圧を変化させている。これにより、必要最小限のメモリセルのストレージノードの電圧を変化させて、消費電流を低減する。選択メモリセルについてのみストレージノードの電圧を変化させているのは、選択メモリセルが有効なデータを記憶するためである。１度もアクセスされないメモリセルは有効なデータを記憶しておらず、これらのメモリセルのデータの電圧レベルを変化させても無効データであり、無駄に電力が消費されるだけであり、このような消費電力を低減するために、選択行のメモリセルに対してセルプレート電圧を変化させる。
しかしながら、メモリアレイが複数のメモリブロックに分割され、メモリブロック単位で選択／非選択状態への駆動が行われるされるブロック分割構成の場合、メモリブロック単位でセルプレート電圧を変化させてもよい。この場合、消費電力が増大する。しかしながら、非選択行に接続されるメモリセルのアクセストランジスタは非導通状態にあるため、セルプレート電圧ＶＣＰが変化し、対応のストレージノードＳＮ（ノードＮ１）の電圧レベルが上昇しても、再びセルプレート電極の電圧が元の電圧レベルに復帰したときに、ストレージノードの電圧は元の電圧レベルに復帰し、その蓄積電荷量に変化は生じない。したがって、このようにブロック単位で、セルプレート電圧を駆動する構成を利用しても、消費電力および応答速度の点を除けば、特に問題は生じない。このメモリブロック単位でセルプレート電圧を駆動する場合、セルプレート電極ドライバを、各メモリブロックごとに設けることが要求されるだけである。メモリブロックを特定するブロック選択信号にしたがってセルプレート電圧を制御することができ、セルプレート電圧制御のための回路構成が簡略化され、回路占有面積を低減することができる。
以上のように、この発明の実施の形態９に従えば、メモリセルのセルプレート電圧を変化させているため、サブワード線非昇圧方式の場合においても、プレーナ型キャパシタ構造のメモリセルにおいてキャパシタの容量値が実効的に低下する場合においても、十分な大きさの読出電圧差を対応のビット線間に生じさせることができる。
［実施の形態１０］
図４８は、この発明の実施の形態１０に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図４８において、列方向において隣接しかつ整列する２ビットのメモリセルを形成するための活性領域ＡＲが列方向に整列して配置される。この活性領域ＡＲの各列に対応して、ビット線ＢＬおよび／ＢＬがそれぞれ配置される。ビット線ＢＬおよび／ＢＬは、対応の列の活性領域とビット線コンタクトＢＣＴを介して電気的に結合される。列方向において隣接する活性領域は素子分離領域により互いに分離される。
行方向に整列するビット線コンタクトＢＣＴを間に挟むように、２つのワード線が対をなして配設される。図４８においては、ワード線ＷＬ０およびＷＬ１が、行方向に整列するビット線コンタクトＢＣＴを間に挟んで配置され、またワード線ＷＬ２およびＷＬ３が、行方向に整列して配置されるビット線コンタクトＢＣＴを間に挟んで行方向に延在して配置される。ワード線ＷＬ（ＷＬ０−ＷＬ３）は、第１層ポリシリコン配線層の配線で形成される。
セルプレート電極ＣＰは、第２層ポリシリコン配線層の配線で形成される。このセルプレート電極ＣＰは、後に説明するように、メモリセルキャパシタとしてプレーナ型キャパシタの一方電極を構成する。
セルプレート電極ＣＰは、メモリセルアレイ内において列方向において分離される分割構造に形成される。しかしながら、このセルプレート電極ＣＰは、ワード線ＷＬ（ＷＬ０−ＷＬ３）と別の配線層の配線で形成されるため、その一部が、対応のワード線ＷＬと重なり合うように形成される。このセルプレート電極ＣＰと対応のワード線ＷＬの一部が重なり合うように形成することにより、セルプレート電極ＣＰに対向するストレージノード領域の面積をできるだけ大きくすることができる。また、セルプレート電極ＣＰとサブワード線ＳＷＬとの間隔を短くすることができる。また、セルプレート電極パターニング時においてサブワード線の境界を考慮する必要がなく、パターニングが容易となる。
行方向において隣接するメモリセルＭＣ１およびＭＣ２により、ツインセル単位が形成され、これらの２つのメモリセルＭＣ１およびＭＣ２により、１ビットのデータを記憶する。
図４９は、図４８に示す線４８Ａ−４８Ａに沿った断面構造を概略的に示す図である。図４９において、メモリセルＭＣは、半導体基板領域１７０表面に間をおいて形成される不純物領域１７１および１７２と、これらの不純物領域１７１および１７２の間のチャネル領域上にゲート絶縁膜１７４を介して形成される導電層１７３と、不純物領域１７２上にキャパシタ絶縁膜１７６を介して形成される導電層１７５を含む。
導電層１７３は、第１層ポリシリコン配線層の配線で構成され、ワード線ＷＬを構成する。一方、導電層１７５は、第２層ポリシリコン配線層の配線で形成され、セルプレート電極ＣＰを構成する。これらの導電層１７３および１７５は、別々の製造プロセスで形成されるため、セルプレート電極ＣＰを、ワード線ＷＬ上に延在して形成することができる。
不純物領域１７１は、ビット線コンタクトＢＣＴを介してたとえば第１層メタル配線の導電層１７７に結合される。この導電層１７７は、ビット線ＢＬ（または／ＢＬ）を構成する。不純物領域１７２は、素子分離領域１７８により、他のメモリセルから分離される。
この図４９に示すメモリセルＭＣの構成において、メモリトランジスタＭＴが不純物領域１７１と導電層１７３とゲート絶縁膜１７４とで構成される。メモリセルキャパシタＭＱが、不純物領域１７２と導電層１７５との間のキャパシタ絶縁膜１７６とで構成される。
この図４９に示すメモリセルＭＣの形成時においては、第１層ポリシリコン配線層でワード線ＷＬとなる導電層１７３を形成する。次いで、このワード線ＷＬに対し自己整合的に不純物注入を行って、メモリセルトランジスタのソース／ドレイン領域およびストレージノードを構成する不純物領域１７１および１７２を形成する。メモリセルのアクセストランジスタがＮチャネルＭＯＳトランジスタの場合、この不純物領域１７１および１７２は、Ｎ型不純物領域である。メモリセルトランジスタはＰチャネルＭＯＳトランジスタで構成されてもよい。
次いで、これらの不純物領域１７１および１７２を形成した後、第２層ポリシリコン配線層の配線でセルプレート電極ＣＰを形成する。したがって、この図４９に示す構成の場合、ワード線ＷＬおよびセルプレート電極ＣＰは、異なる配線層の配線で形成されており、別々の製造工程において形成される。したがって、ワード線ＷＬおよびセルプレート電極ＣＰの間の間隔を十分小さくすることができ、図３８に示す不純物領域１２２の領域を不要とすることができ、メモリサイズを低減することができる。また、セルプレート電極ＣＰ直下には、不純物領域１７２が形成されており、記憶データの論理レベルにかかわらず、このメモリセルキャパシタＭＱの利用効率を１００％とすることができ、セルプレート電極を構成する導電層１７５と不純物領域１７２の対向面積に従ってその容量値を決定することができる。
また、メモリセルトランジスタＭＴのゲート電極を構成する導電層１７３は、ＣＭＯＳロジックプロセスにおける第１のポリシリコン配線層に対するデュアルポリシリコンゲートプロセスで形成する。このデュアルポリシリコンゲートプロセスでトランジスタゲートを形成する場合、ＮチャネルＭＯＳトランジスタに対しては、Ｎ型不純物がチャネル領域に注入される。このとき、トランジスタのゲート電極を介してチャネル領域に対して不純物イオン注入が行なわれるため、メモリセルトランジスタは、Ｎ型ポリシリコン配線でゲート電極が構成される。一方、ＰチャネルＭＯＳトランジスタにおいては、そのしきい値電圧の絶対値を小さくするために、ゲート電極を介してＰ型不純物をチャネル領域に注入するため、メモリセルトランジスタのゲート電極は、Ｐ型ポリシリコン配線で構成される。
セルプレート電極ＣＰを、この（サブ）ワード線ＷＬを構成するトランジスタゲート電極と同じ配線層のポリシリコンで形成した場合、セルプレート電極ＣＰも同様、不純物注入したポリシリコン配線で構成される。しかしながら、この場合、ポリシリコン内において生じる空乏層（ゲート空乏化）により、セルプレート電極ＣＰに印加されるセルプレート電圧ＶＣＰが、空乏層容量により分割され、キャパシタ絶縁膜の実効膜厚が厚くなり、その実効容量値が低下することが考えられる。
しかしながら、この図４９に示すように、セルプレート電極ＣＰを構成する導電層１７５を、ワード線ＷＬを構成する導電層１７３と別の工程で形成する。したがって、このセルプレート電極ＣＰを形成する導電層１７５を、ワード線ＷＬを構成する導電層１７３と独立に、高濃度にＮ型不純物またはＰ型不純物をドープしたドープトポリシリコンで形成することができる。したがって、この高濃度に不純物が注入されたドープトポリシリコンでは、ゲート空乏化は生じないため、メモリセルキャパシタＭＱの実効容量値の低下を防止することができ、所望のメモリセルキャパシタの容量値を確保することができる。
また、このセルプレート電極ＣＰ直下に形成されるキャパシタ絶縁膜１７６が、ワード線ＷＬ直下のゲート絶縁膜１７４と別の工程で製造されるため、このキャパシタ絶縁膜１７６を、たとえばＴａ2Ｏ3などの高誘電体膜で形成することができる。このキャパシタ絶縁膜１７６として、高誘電体膜を利用することにより、メモリセルキャパシタＭＱの面積を低減することができ、応じてメモリセルのサイズを大幅に小さくすることができる。
この高誘電体膜を利用する場合、ワード線ＷＬを構成する導電層１７３とセルプレート電極ＣＰを構成する導電層１７５が重なり合う領域においても高誘電体膜が形成される。したがって、ワード線ＷＬとセルプレート電極ＣＰの間の容量が存在するため、ワード線ＷＬの寄生容量が大きくなり、高速でワード線ＷＬを選択状態へ駆動することができなくなることが考えられる。したがって、このワード線ＷＬとセルプレート電極ＣＰが重なり合う領域においては、できるだけ層間絶縁膜の膜厚を厚くして、ワード線ＷＬの寄生容量を低減する。
この高誘電体膜をキャパシタ絶縁膜１７６として利用する場合、ワード線ＷＬを構成する導電層１７３とセルプレート電極ＣＰを構成する導電層１７５により、キャパシタを形成することができるため、システムＬＳＩに含まれるアナログ回路等において使用されるポリ−ポリキャパシタを製造する工程を、これらの導電層１７３、キャパシタ絶縁膜１７６および導電層１７５を形成する工程として利用することができる。この場合、ワード線ＷＬの寄生容量を低減するためにワード線ＷＬとセルプレート電極ＣＰの間の絶縁膜膜厚をできるだけ厚くする。好ましくは、デュアルキャパシタ絶縁膜プロセスを適用し、セルプレート電極ＣＰと不純物領域１７２が対向する領域のキャパシタ絶縁膜１７６の膜厚と、ワード線ＷＬとセルプレート電極ＣＰが重なり合う領域の層間絶縁膜の膜厚を異ならせる。
なお、上述の説明においては、ワード線ＷＬが説明されている。しかしながら、このワード線ＷＬは、非階層構造のワード線であってもよく、また、階層ワード線構造におけるサブワード線ＳＷＬであってもよい。
［変更例１］
図５０は、この発明の実施の形態１０の変更例１のメモリセルアレイのレイアウトを概略的に示す図である。図５０においては、活性領域ＡＲが、列方向において各行ごとに行方向のメモリセルのピッチの１／２ずれて配置される。列方向に整列する活性領域ＡＲに対応して、ビット線が配置される。図５０においては、ビット線ＢＬ０、／ＢＬ０、ＢＬ１および／ＢＬ１を代表的に示す。
ワード線ＷＬ−ＷＬ３が行方向に延在して配置され、このワード線ＷＬはたとえば第１層ポリシリコン配線で構成される。このワード線ＷＬ−ＷＬ３と平行に、セルプレート電極ＣＰが配設される。このセルプレート電極ＣＰは、その一部が、対応のワード線ＷＬと重なり合うように配置される。このセルプレート電極ＣＰは、たとえば第２層ポリシリコン配線で構成される。セルプレート電極ＣＰは２行のメモリセルに対して共通に配置される。列方向において隣接するセルプレート電極は互いに分離される。
この図５０に示すレイアウトにおいては、行方向のメモリセルのピッチの間に、２本のビット線が配置される。ビット線コンタクトＢＣＴは、行方向において１つおきのビット線に対応して配置される。
メモリセル選択時においては、セルプレート電極ＣＰに関して対向して配置されるワード線を同時に選択状態へ駆動する。たとえば、ワード線ＷＬ１およびＷＬ２を同時に選択状態へ駆動する。この場合、メモリセルＭＣ１がビット線コンタクトＢＣＴを介してビット線ＢＬ０に接続され、またメモリセルＭＣ２の記憶データが、ビット線／ＢＬ０上に読出される。同様、ビット線ＢＬ１および／ＢＬ１においても、メモリセルデータがそれぞれ同時に読出される。したがって、ツインセルユニットは、異なる行に配置される２つのメモリセルＭＣ１およびＭＣ２で構成される。
このようなメモリセルのレイアウトにおいても、セルプレート電極ＣＰとワード線ＷＬとして、別々の製造工程で形成される配線を利用することにより、メモリセルサイズを大幅に低減することができる。また、ストレージノードとして不純物領域を利用するため、メモリセルキャパシタを、常にその記憶データの論理レベルにかかわらず形成することができ、キャパシタの利用効率を改善でき、応じて小占有面積で所望の容量値のメモリセルキャパシタを実現することができる。
［変更例２］
図５１は、この発明の実施の形態１０の変更例２のメモリセルアレイ部の構成を概略的に示す図である。図５１に示すレイアウトにおいては、矩形状の２ビットのメモリセルを形成する活性領域ＡＲが列方向に整列して配置される。活性領域ＡＲの列に対応してビット線ＢＬおよび／ＢＬがそれぞれ交互に配置される。また、この活性領域ＡＲは、ビット線コンタクトＢＣＴを介して対応のビット線ＢＬまたは／ＢＬに結合される。
このビット線コンタクトＢＣＴを間に挟むように２本のワード線の対が、行方向に延在して配置される。
このワード線ＷＬ０−ＷＬ３それぞれに対応して、セルプレート電極ＣＰ０−ＣＰ３が配置される。これらのセルプレート電極ＣＰ０−ＣＰ３は、それぞれその電圧レベルが、互いに独立に設定することができる（実施の形態９参照）。このセルプレート電極ＣＰ０−ＣＰ３とワード線ＷＬ０−ＷＬ３は、それぞれ別々の製造プロセスで形成され、ワード線ＷＬ０−ＷＬ３が、第１層ポリシリコン配線で形成され、セルプレート電極線ＣＰ０−ＣＰ３が第２層ポリシリコン配線で形成される。これらのセルプレート電極ＣＰ０−ＣＰ３は、それぞれ対応のワード線ＷＬ０−ＷＬ３と一部が重なり合うように配置される。
したがって、この図５１に示す構成においても、同様、メモリセルサイズを低減できる。また、アレイ電源電圧より高い昇圧電圧が選択ワード線ＷＬに伝達されない場合においても、十分な大きさの読出電圧差をビット線ＢＬおよび／ＢＬの間に生成することができる。また、メモリセルキャパシタＭＱの電極が、セルプレート電極と半導体基板領域表面に形成された不純物領域とで構成されるため、記憶データの論理レベルにかかわらず、確実に、メモリセルキャパシタを形成でき、記憶データに応じた電荷を蓄積することができる。
以上のように、この発明の実施の形態１０に従えば、ワード線およびセルプレート電極線を、それぞれ別々の配線層の配線で形成しており、ワード線とセルプレート電極の間の距離を短くすることができ、メモリセルサイズを低減することができる。また、セルプレート電極に対向して基板表面に不純物領域を形成することができ、また、セルプレート電極をドープトポリシリコンで形成することができ、キャパシタの利用効率を改善することができる。
ストレージノードとして不純物領域を基板領域表面に形成することにより、記憶データにかかわらずメモリセルキャパシタを形成でき、キャパシタの利用効率が改善され、記憶データに応じて確実に、電荷を蓄積することができる。
［実施の形態１１］
図５２は、この発明の実施の形態１１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図５２においては、２行２列に配列されるメモリセルのレイアウトを概略的に示す。この図５２に示す構成においては、ワード線ＷＬ０−ＷＬ３とセルプレート電極ＣＰは、それぞれ別の配線層で形成される。セルプレート電極ＣＰは、第２のポリシリコン配線ＣＰＬにより相互接続される。したがって、セルプレート電極は、ビット線コンタクトＢＣＴを形成する領域を除いて、メモリセルアレイの所定領域上にわたって延在してメッシュ状に配置される。
他の構成は、図４８に示す構成と同じである。行方向において隣接する２つのメモリセルＭＣ１およびＭＣ２が、ツインセルユニットを構成する。１つのワード線ＷＬを選択することにより、２つのメモリセルがビット線ＢＬおよび／ＢＬの記憶データが読出される。
この図５２に示すように、セルプレート電極ＣＰを相互接続し、ビット線コンタクトＢＣＴを形成する領域を除く領域にわたって延在して配置させることにより、所定の領域内においてセルプレート電極がメッシュ状に配設されるため、数ヵ所においてセルプレート電極に対しセルプレート電圧ＶＣＰを供給するだけで、所定領域内のメモリセルのセルプレート電極に、安定にセルプレート電圧ＶＣＰを供給することができる。各行に対応してセルプレート電圧をセルプレート電極ＣＰに供給する必要がなくなり、セルプレート電圧を供給する回路の占有面積を低減することができる。
図５３は、セルプレート電圧分配の形態の一例を示す図である。図５３においては、セルプレート電極ＣＰが相互接続されており、実質的にメッシュ構造のセルプレート電極層ＣＰＬＹが形成される。このセルプレート電極層ＣＰＬＹにおいて、ビット線コンタクトＢＣＴに対応する領域に孔部が配置される。たとえばサブワードドライバ帯においてセルプレート電圧ＶＣＰを伝達するセルプレート電圧伝達線１８０を配設し、セルプレート電圧分配線１８１を介してこのセルプレート電極層ＣＰＬＹをセルプレート電圧伝達線１８０に結合する。
同様、センスアンプ帯において、セルプレート電圧伝達線１８３を配設し、セルプレート電圧分配線１８４により、セルプレート電極層ＣＰＬＹを、このセルプレート電圧伝達線１８３に結合する。これらのセルプレート電圧ＶＣＰを伝達するセルプレート電圧伝達線１８１および１８３は、たとえば第２層メタル配線で形成される。これらの第２層メタル配線から、セルプレート電圧分配線１８１および１８４を介して、第２層ポリシリコン配線層に形成されるセルプレート電極層ＣＰＬＹを介してセルプレート電圧ＶＣＰを伝達する。したがって、杭打ち構造とされたセルプレート電極（層）に対し個々にセルプレート電圧を供給する必要がなく、センスアンプ帯および／またはサブワードドライバ帯に数カ所のセルプレート電圧分配線を配置するだけでよく、セルプレート電圧供給のための回路の占有面積を低減することができる。
なお、この図５３に示す構成においては、サブワードドライバ帯で分割されるメモリサブアレイのメモリセルに対してセルプレート電極層ＣＰＬＹを共通に配設している。サブワードドライバ帯におけるサブワードドライバのレイアウトに何ら影響を及ぼすことなく、セルプレート電極層ＣＰＬＹを配設することができる。
また、センスアンプ帯に配設されるセンスアンプ回路およびビット線周辺回路に対し悪影響を及ぼすことなく、セルプレート電極層ＣＰＬＹを配設することができる。
また、このセルプレート電極層ＣＰＬＹが、所定の１つのメモリブロック内のメモリサブアレイに共通に、メインワード線と同様に行方向に延在して配設されてもよい。セルプレート電圧伝達線がメインワード線よりも下層の配線層に形成される場合には、セルプレート電圧伝達線は、メインワード線とサブワード線とのコンタクト形成領域において、このコンタクトを避けるように孔部が形成される。このメインワード線とサブワード線とのコンタクトは、サブワードドライバ帯に形成されるため、サブワードドライバ帯においては、サブワードドライバを避けるように、セルプレート接続線ＣＰＬを配設して、セルプレート電極を相互接続する。
また、センスアンプ帯を超えてセルプレート電極層ＣＰＬＹが相互接続されてもよい。センスアンプ回路およびビット線周辺回路の存在しない領域において、列方向に隣接するセルプレート電極層を第２層ポリシリコン配線を用いて相互接続する。
したがって、このセルプレート電極層ＣＰＬＹが、メッシュ状に形成されていればよい。メモリサブアレイにおいては、セルプレート電極層ＣＰＬＹに、ビット線コンタクトＢＣＴ領域において、孔部が設けられる。センスアンプ帯およびサブワードドライバ帯それぞれにおいて、センスアンプおよびビット線周辺回路およびサブワードドライバのレイアウトに悪影響を及ぼすことなく、第２層ポリシリコン配線を用いてセルプレート電極層ＣＰＬＹが相互接続されてもよい。
以上のように、この発明の実施の形態１１に従えば、セルプレート電極層をメッシュ状に形成しており、セルプレート電圧をメモリセル行に対応して配置されるセルプレート電極個々に供給する必要がなく、セルプレート電圧伝達のための回路レイアウトの面積を低減することができる。
［実施の形態１２］
図５４は、この発明の実施の形態１２に従う半導体記憶装置のメモリアレイの構成を概略的に示す図である。この図５４においては、ワード線は、低抵抗のたとえば第２層メタル配線で形成される導電層と、第１層ポリシリコン配線で構成されるワード線とで構成される。このワード線構成においては、ワード線シャント領域において、上層の低抵抗メタルワード線ＷＬＭと、下層の比較的抵抗の高いポリシリコンワード線ＷＬとがコンタクトＳＨＴにより電気的に接続される。図５４においては、第１層ポリシリコン（１ポリ）で形成されるワード線ＷＬ０−ＷＬ３と、これらのワード線ＷＬ０−ＷＬ３と平行に配置されるたとえば第２層メタル配線で形成されるメタルワード線ＷＬＭ０−ＷＬＭ３を示す。
ワード線シャント領域において、これらのメタルワード線ＷＬＭと対応のワード線ＷＬとがコンタクトＳＨＴにより電気的に接続される。比較的抵抗の高いポリシリコンワード線と平行に、低抵抗のメタルワード線を配設し、ワード線選択信号をメタルワード線ＷＬＭ上に伝達させ、所定の箇所においてこのメタルワード線ＷＬＭとポリシリコンワード線ＷＬとを電気的に接続することにより、等価的に、ポリシリコンワード線ＷＬの抵抗値を小さくし、高速でワード線を選択状態へ駆動する。
このようなポリシリコンワード線ＷＬとメタル配線とを所定間隔で相互接続する構成は、ワード線杭打ち構造と呼ばれる。
このようなワード線杭打ち構造において、セルプレート電極ＣＰを、先の実施の形態１１におけるように、メッシュ状に配設する。このワード線シャント用のコンタクトＳＨＴは、第２層メタル配線から第１層ポリシリコン配線に延在するため、この領域において、セルプレート電極ＣＰに孔領域ＨＯＬを形成する。これにより、ワード線杭打ち構造に悪影響を及ぼすことなく、第２層ポリシリコン配線で形成されるセルプレート電極ＣＰを、メモリセルアレイの所定領域にわたって延在して配置することができる。この場合においても、図５４においては明確に示していないが、セルプレート電極ＣＰは、ビット線コンタクト領域において孔部が形成される。
したがって、セルプレート電極は、ワード線杭打ち部およびビット線コンタクト部において孔部が形成され、残りの領域において連続的に延在して配置され、メッシュ構造を有する。したがって、非階層ワード線構造においても、セルプレート電極をメッシュ状に形成することにより、セルプレート電圧の供給をメモリセル行個々に対応して行う必要がなく、セルプレート電圧供給のためのレイアウト面積を低減することができる。
以上のように、この発明の実施の形態１２に従えば、ワード線シャント領域において、セルプレート電極ＣＰに孔領域を設けており、ワード線杭打ち構造に悪影響を及ぼすことなく、第２層ポリシリコン配線で形成されるセルプレート電極ＣＰを、メモリセルアレイ上にメッシュ状に配設して、安定にセルプレート電圧ＶＣＰを供給することができる。また、セルプレート電圧を供給する配線レイアウト面積を低減することができる。
［実施の形態１３］
図５５は、この発明の実施の形態１３に従う半導体記憶装置のメモリセルの断面構造を概略的に示す図である。図５５において、メモリセルは、半導体基板領域１９０表面に間をおいて形成される不純物領域１９１および１９２と、これらの不純物領域１９１および１９２の間の領域上に、図示しないゲート絶縁膜を介して形成されるゲート電極１９３と、不純物領域１９４に隣接するストレージノード領域上に、図示しないキャパシタ絶縁膜を介して形成されるキャパシタ電極１９４を含む。このストレージノード領域は、素子分離領域１９５により、他の隣接メモリセルから分離される。
不純物領域１９１表面には、サリサイド１９６が形成されまたゲート電極１９３表面にもサリサイド１９６が形成される。同様、セルプレート電極１９４表面にもサリサイド１９６が形成される。これらのサリサイドは、セルフアラインドポリシリサイドであり、ポリシリコン表面に自己整合的に形成されるＣｏＳｉなどのシリサイド層である。このサリサイドの形成により、ポリシリコン配線の抵抗を低減し、また不純物領域の抵抗を低減する。
不純物領域１９１のサリサイド１９６はビット線コンタクトＢＣＴに電気的に接続されて、このビット線コンタクトＢＣＴがビット線１９８に接続される。
メモリセルトランジスタ形成時においては、自己整合的に不純物領域１９１および１９２が形成される。通常、ゲート電極１９３側部には、サイドウォール絶縁膜１９７が形成される。このサイドウォール絶縁膜１９７は、ＳｉＮまたはＳｉＯなどの絶縁膜で形成される。
不純物領域１９２表面には、サイドウォール絶縁膜１９７が形成され、この不純物領域１９２表面は、完全に、サイドウォール絶縁膜１９７で覆われる。このゲート電極１９３およびセルプレート電極１９４は、同一配線層のポリシリコンで形成される。これらのポリシリコン形成時においてゲート電極１９３およびセルプレート電極１９４の間の間隔ＤＷを、サイドウォール絶縁膜１９７の幅の２倍以下に設定することにより、サイドウォール絶縁膜形成時、この不純物領域１９２表面を完全にサイドウォール絶縁膜１９７で覆うことができる。
標準ＣＭＯＳロジックプロセスにおいては、ゲート電極配線抵抗および拡散層（不純物層）の抵抗を低下させるために、シリコン表面に自己整合的にシリサイドを形成するサリサイドプロセスが導入される。また、ＣＭＯＳロジックプロセスでメモリセルを形成した場合、同様、不純物領域１９１、ゲート電極１９３およびセルプレート電極１９４表面にはサリサイド１９６が形成される。このサリサイド１９６を、不純物領域１９２の表面に形成した場合、この不純物領域１９２の抵抗が低下するものの、接合リーク電流が増大する。
不純物領域１９２がストレージノード電極に隣接するため、この不純物領域１９２表面にサリサイドを形成した場合、接合リーク電流により記憶データが消失する可能性がある。そこで、このサイドウォール絶縁膜１９７により、不純物領域１９２表面を覆うことにより、サリサイドプロセスにおいても、不純物領域１９２表面には、サリサイドは形成されず、データ保持特性が低下するのを抑制することができる。
このサリサイド形成前にサイドウォール絶縁膜１９７が形成されまた、ゲート電極１９３およびセルプレート電極１９４側部に、サリサイドが形成されるのを抑制する。このサイドウォール絶縁膜は、絶縁膜の異方性エッチングにより形成される。この異方性エッチング時において、サイドウォール絶縁膜の幅が決定される。したがって、この異方性エッチングに応じて予めサイドウォール絶縁膜の幅を知ることができ、この幅に応じてゲート電極とセルプレート電極の間の幅を決定する。
以上のように、この発明の実施の形態１３に従えば、セルプレート電極およびゲート電極が同一製造工程で形成される場合、このゲート電極１９３およびセルプレート電極１９０の間の間隔を、サイドウォール絶縁膜の幅の２倍以下の間隔に設定しており、ゲート電極とセルプレート電極との間の基板領域表面に不純物領域が形成されても、その後のサイドウォール絶縁膜形成時にストレージノードに接続する不純物領域表面をサイドウォールで覆うことができる。したがって、サリサイドプロセスにおいて、この不純物領域においてサリサイドが形成されるのを防止することができ、接合リーク電流を抑制でき、応じてストレージノード電極に蓄積された電荷がリーク電流により失われるのを防止することができ、データ保持特性が劣化するのを抑制することができる。
なお、この図５５において、メモリセルトランジスタは、ＰチャネルＭＯＳトランジスタで構成されてもよく、またＮチャネルＭＯＳトランジスタで構成されてもよい。いずれの場合においても、サリサイドを形成する製造プロセスは実行される。
［実施の形態１４］
図５６は、この発明の実施の形態１４に従うメモリアレイ部の構成を概略的に示す図である。図５６において、サブワード線ＳＷＬに対応して、セルプレート電極ＣＰが配置される。このセルプレート電極ＣＰは、その両側のサブワード線に対応して配置される。すなわち、セルプレート電極ＣＰが２行のメモリセルに共通に配置される。具体的に、図５６において、セルプレート電極ＣＰ１２が、サブワード線ＳＷＬ１およびＳＷＬ２に対応して配置される。セルプレート線ＣＰ０３が、サブワード線ＳＷＬ０および図示しないサブワード線ＳＷＬ３に対応して配置される。セルプレート電極ＣＰ３４が、サブワード線ＳＷＬ３および図示しないサブワード線ＳＷＬ４に対応して配置される。
矩形形状の活性領域ＡＲが、列方向に整列して配置される。列方向に整列する活性領域ＡＲに対応してビット線ＢＬおよび／ＢＬが配置される。活性領域ＡＲの各々は、列方向に隣接する２ビットのメモリセルを形成し、ビット線コンタクトＢＣＴを介して対応のビット線ＢＬまたは／ＢＬに電気的に結合される。この図５６に示す構成においては、行方向において隣接する２つのメモリセルＭＣ１およびＭＣ２により、１ビットデータを記憶するツインセルユニットが形成される。メモリセル選択時においては１本のサブワード線が選択状態へ駆動される。ビット線ＢＬおよび／ＢＬは、センスアンプＳＡに結合される。
この図５６に示す構成において、セルプレート電極ＣＰとサブワード線ＳＷＬとは、同一の配線層の配線で形成される。これらのサブワード線およびセルプレート電極は、不純物導入された多結晶シリコン（ドープトポリシリコン）、または、ＷＳｉx、およびＣｏＳｉxなどのポリサイド、またはサリサイドなどのシリコンを含む材料により形成される。したがって、このセルプレート電極ＣＰおよびサブワード線ＳＷＬは、ロジックトランジスタのゲート電極と同一製造工程で形成される。セルプレート電極は、先の実施の形態９と同様、プレーナ型キャパシタ構造を実現するため、反転層形成領域と対向して配置される。反転層形成領域においては不純物領域は形成されていない。このセルプレート電極ＣＰを、対応のメモリセルの選択／非選択状態に応じてその電圧レベルを変更する。
図５７は、この発明の実施の形態１４のセルプレート電極駆動時の動作波形を示す図である。以下、図５６および図５７を参照して、この発明の実施の形態１４に従う半導体記憶装置の動作について説明する。
今、サブワード線ＳＷＬ０が選択された状態を考える。この状態において、サブワード線ＳＷＬ０は、電圧ＶＷＬレベルであり、またビット線ＢＬおよび／ＢＬは、センスアンプＳＡにより、アレイ電源電圧ＶＣＣＳおよび接地電圧（０Ｖ）レベルにある。この状態において、サブワード線ＳＷＬ０に対応して配置されるセルプレート電極ＣＰ０３の電圧レベルは、たとえばアレイ電源電圧ＶＣＣＳレベルに駆動する。一方、非選択状態のセルプレート電極は、接地電圧レベルを維持する。ストレージノードＳＮの電圧レベルは、記憶データに応じて、Ｈレベルデータを記憶するストレージノードＳＮ（Ｈ）が、アレイ電源電圧ＶＣＣＳレベル、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）のレベルは接地電圧レベルである。
メモリセルのデータの書込または読出を行うアクセスサイクルが完了すると、選択状態のサブワード線ＳＷＬ０が非選択状態へ駆動され、その電圧レベルは接地電圧レベルへ低下する。また、ビット線ＢＬおよび／ＢＬも、センスアンプＳＡが非活性化され、図示しないプリチャージ／イコライズ回路により、中間電圧レベルにプリチャージされかつイコライズされる。
サブワード線ＳＷＬ０が非選択状態へ駆動され、メモリセルのアクセストランジスタが非導通状態となると、次いで、セルプレート電極ＣＰ０３が、接地電圧レベルへ駆動される。これにより、Ｈレベルデータを記憶するストレージノードＳＮ（Ｈ）の電圧レベルが、このセルプレート電極と対応のストレージノード（反転層）の間の容量結合により、ΔＶＳＮＨだけ低下する。同様、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）の電圧レベルも、ΔＶＳＮＬだけ低下する。このストレージノードの電圧変化量ΔＶＳＮＬおよびΔＶＳＮＨは、容量結合の結合効率を適当な大きさに設定することにより、このストレージノードＳＮの電圧レベルの変化を、セルプレート電極ＣＰ０３の電圧レベルの変化よりも小さくすることができる（ΔＶＳＮＬ＜＜ＶＣＣＳ）。
この状態において、セルプレート電極ＣＰが接地電圧レベルであり、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）の電圧レベルは、−ΔＶＳＮＬであり、このメモリセルキャパシタを構成するプレーナ型キャパシタのゲート−ソース間電圧は、ΔＶＳＮＬであり、アレイ電源電圧ＶＣＣＳよりも十分小さい。したがって、この状態においては、半導体基板領域がＰ型基板であり、負電圧ＶＢＢレベルにバイアスされている場合において、セルプレート電極直下の半導体基板領域表面において、反転層は弱く形成されるだけでる。ストレージノードを構成する不純物領域は負電圧レベルに保持されるため、このストレージノードを構成する不純物領域のポテンシャルが反転層のポテンシャルよりも高くなり、この反転層とストレージノードを構成する不純物領域との間には、ポテンシャルバリアが形成される。
したがって、ストレージノードの不純物領域からセルプレート電極直下の基板領域へは、電子はほとんど流出せず、このストレージノードの不純物領域から、キャパシタ絶縁膜を介してセルプレート電極へ電子が流出するのを防止することができる。したがって、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）の電圧レベルを、ほぼ−ΔＶＳＮＬの電圧レベルに保持することができる。
再びこのサブワード線ＳＷＬ０が選択される場合、まず接地電圧レベルに保持されているセルプレート電極ＣＰ０３の電圧レベルを、アレイ電源電圧ＶＣＣＳレベルに駆動し、容量結合により、ストレージノードＳＮ（Ｈ）およびＳＮ（Ｌ）の電圧レベルを、元の電圧ＶＣＣＳおよび０Ｖレベルに復帰させる。
この後、サブワード線ＳＷＬ０を選択状態へ駆動し、ストレージノードＳＮ（Ｈ）およびＳＮ（Ｌ）を、対応のビット線ＢＬおよび／ＢＬに結合して、センス動作を行なう。
この読出電圧は、ΔＶＨおよびΔＶＬであり、読出電位差は、ΔＶＨ＋ΔＶＬとなり、先の実施の形態９と同様の読出電圧をワード線非昇圧方式において実現することができる。したがって、セルプレート電極が、メモリセルトランジスタのゲート電極と同様ＣＭＯＳロジックプロセスで構成する場合において、キャパシタ絶縁膜の膜厚がゲート絶縁膜と同様薄い場合において、セルプレート電圧ＶＣＰをアレイ電源電圧以上に昇圧することが困難な場合において、十分な大きさの読出電圧差をビット線対に生成することができる。また、キャパシタ絶縁膜を介してセルプレート電極へ電子が流出するのを防止することができ、データ保持特性が劣化するのを防止することができる。
他の非選択サブワード線の対に対して配置されるメモリセルに対して設けられるセルプレート電極ＣＰは、接地電圧レベルを維持する。対を成すサブワード線の一方が選択されると、このサブワード線対において非選択サブワード線に対しても受けられるメモリセルのセルプレート電圧も変化する。この非選択メモリセルにおいては、メモリセルトランジスタが非導通状態であるため、単にストレージノード電圧が容量結合により上昇および下降するだけであり、これらの電位変化量は同じであり、１つのアクセス期間は短期間であり、この間においてセルプレート電極にキャパシタ絶縁膜を介して電子がリークしてもその量はごくわずかであり、非選択メモリセルの記憶データに対し何ら悪影響は生じない。
図５８は、この発明の実施の形態１４におけるメモリセルの断面構造を概略的に示す図である。図５８において、メモリセルは、半導体基板領域２００表面上に間をおいて形成される不純物領域２０１および２０２と、これらの不純物領域２０１および２０２の間の領域上に、図示しないゲート絶縁膜を介して形成されるゲート電極２０３と、反転層形成領域２０６上に図示しないキャパシタ絶縁膜を介して形成されるセルプレート電極２０４を含む。この反転層形成領域２０６は、素子分離領域２０５により、他の反転層形成領域から分離される。
不純物領域２０１は、ビット線コンタクトＢＣＴを介してビット線２０７に結合される。
このセルプレート電極２０４は、セルプレート電圧ＶＣＰとして、この反転層形成領域２０６に十分反転層を形成するために、アレイ電源電圧ＶＣＣＳを印加する。この場合、非選択状態（スタンバイ状態）においても、セルプレート電圧ＶＣＰとしてアレイ電源電圧ＶＣＣＳを印加した場合、反転層形成領域２０６においては反転層が形成される。不純物領域２０２が、Ｌレベルデータを格納するストレージノードＳＮ（Ｌ）の場合、不純物領域２０２に蓄積された電子ｅが、この反転層形成領域２０６に形成された反転層に伝達され、キャパシタ絶縁膜を介してセルプレート電極線２０４に流入する。したがって、この場合、不純物領域２０２において、蓄積電荷（電子）が失われ、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）の電圧レベルが、図５７において破線で示すようにその電圧レベルが上昇する。
この非選択状態（スタンバイ状態）において、セルプレート電圧ＶＣＰを接地電圧レベルに保持することにより、このセルプレート電圧ＶＣＰの変化により、容量結合によりＬレベルデータを記憶するストレージノードＳＮ（Ｌ）の電圧レベルが、負電圧−ΔＶＳＮＬとなる。この場合、ＭＯＳキャパシタのゲートとソースの電圧差はΔＶＳＮＬであるものの、アレイ電源電圧ＶＣＣＳよりもその大きさは十分小さいため、反転層はほとんど形成されず、この不純物領域２０２と反転層形成領域２０６の間の境界領域２１０において、ポテンシャル障壁が形成され、すなわち反転層形成領域２０６のポテンシャルが、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）のポテンシャルよりも低くなり、電子がこの反転層形成領域２０６へ流出するのが防止される（ここで、ポテンシャルφは、電子の蓄積量が多くなるほど高くなる）。
したがって、このセルプレート電極ＣＰの電圧ＶＣＰを、対応のサブワード線の電圧レベルと同じように駆動することにより、Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）の電圧レベルをスタンバイ時負電圧レベルに保持することができ、セルプレート電極線２０４への電子の流出を防止することができる。
Ｈレベルデータを記憶するストレージノードについては、セルプレート電極の電圧レベルが接地電圧レベルであり、ストレージノードの電圧レベルよりも低いため、反転層は形成されず、同様にＰＮ接合が逆バイアス状態であり電子の流出は生じない。
再びこのメモリセルが選択された場合には、セルプレート電圧ＶＣＰが再びアレイ電源電圧ＶＣＣＳレベルに駆動され、この反転層形成領域２０６に、反転層が形成され、また容量結合により、ストレージノードＳＮ（Ｌ）の電圧レベルは、元の電圧レベル（接地電圧レベル）に復帰する。
なお、このスタンバイ期間中、ストレージノードＳＮ（Ｌ）の電圧レベルは負電圧レベルであり、ワード線ＷＬ直下のチャネル領域を介してリーク電流が多くなり、いわゆるディスターブリフレッシュ耐性が弱くなることが考えられる。したがって、この場合、選択サブワード線ＳＷＬのスタンバイ状態時の電圧を負電圧レベルに設定することにより、このような、ディスターブリフレッシュ耐性の劣化を防止することができる。
図５９は、セルプレート電極を駆動する部分の構成を概略的に示す図である。図５９において、サブワード線ＳＷＬ１−ＳＷＬ４に対応してメインワード線ＺＭＷＬが配置される。サブワード線ＳＷＬ１およびＳＷＬ２の間にセルプレート電極ＣＰ１２が配設され、サブワード線ＳＷＬ３およびＳＷＬ４の間に、セルプレート電極ＣＰ３４が配置される。
サブワード線ＳＷＬ１−ＳＷＬ４それぞれに対応して、サブワードドライバＳＷＤ１−ＳＷＤ４が配設される。このメモリセルサブアレイの行方向についての両側のサブワードドライバ帯の一方側にサブワードドライバＳＷＤ１およびＳＷＤ２が配設され、この両側のサブワードドライバ帯の他方側に、サブワードドライバＳＷＤ３およびＳＷＤ４が配設される。サブワードドライバＳＷＤ１−ＳＷＤ４は、それぞれサブデコード信号ＳＤ１−ＳＤ４を受け、メインワード線ＺＭＷＬが選択状態にありかつ対応のサブデコード信号ＳＤが選択状態のＨレベルのときに、対応のサブワード線ＳＷＬ１−ＳＷＬ４を選択状態のＨレベルへ駆動する。なお、図５９においては、図面を簡略化するために示していないが、サブワードドライバＳＷＤ１−ＳＷ４Ｄそれぞれに対して補のサブデコード信号ＺＳＤ１−ＺＳＤ４も与えられる。
セルプレート電極ＣＰ１２に対応してセルプレートドライバＣＰＤ０が配設され、セルプレート電極ＣＰ３４に対してセルプレートドライバＣＰＤ１が配設される。セルプレートドライバＣＰＤ０は、サブワードドライバＳＷＤ１およびＳＷＤ２に隣接して配設され、メインセルプレート線ＺＭＣＰ上の信号とサブデコード信号ＳＤ１およびＳＤ２を受ける。セルプレートドライバＣＰＤ１は、サブワードドライバＳＷＤ３およびＳＷＤ４に隣接して配設され、メインセルプレート線ＺＭＣＰ上の信号とサブデコード信号ＳＤ３およびＳＤ４を受ける。
セルプレートドライバＣＰＤ０は、メインセルプレート線ＺＭＣＰ上の信号がＬレベルでありかつサブデコード信号ＳＤ１またはＳＤ２が選択状態のときに、対応のセルプレート電極ＣＰ１２をたとえばアレイ電源電圧ＶＣＣＳレベルに駆動する。セルプレートドライバＣＰＤ１は、メインセルプレート線ＺＭＣＰ上の信号がＬレベルでありかつサブデコード信号ＳＤ３またはＳＤ４が選択状態のときに、対応のセルプレート電極ＣＰ３４をアレイ電源電圧ＶＣＣＳレベルに駆動する。
メインセルプレート線ＺＭＣＰおよびメインワード線ＺＭＷＬを駆動する部分の構成としては、図４５に示す構成を利用することができる。
この図５９に示す構成の場合、図６０の信号波形に示すように、まず、メインセルプレート線ＺＭＣＰを選択状態へ駆動する。このメインセルプレート線ＺＭＣＰを選択状態へ駆動すると、次いで、そのとき生成されるサブデコード信号ＳＤ＜４：１＞に従って、選択サブワード線に対応するセルプレート電極の電圧レベルが上昇し、アドレス指定された行に対応するメモリセルのストレージノードの電圧レベルが容量結合により上昇する。次いで、メインワード線ＺＭＷＬを選択状態へ駆動し、サブデコード信号ＳＤ＜４：１＞に従って、アドレス指定された行に対応するサブワード線ＳＷＬを選択状態へ駆動する。このときには、ストレージノードの電圧レベルは、それぞれ、その接地電圧レベルおよびアレイ電源電圧レベルに上昇しており、対応のビット線対に読出電圧ΔＶＨおよびΔＶＬが伝達される。
アクセスサイクルが完了すると、まず、メインワード線ＺＭＷＬを非選択状態へ駆動して、サブワード線を非選択状態へ駆動する。次いで、メインセルプレート線ＺＭＣＰを非選択状態のＨレベルへ駆動する。このメインセルプレート線ＺＭＣＰの非選択状態への駆動に応答して、選択状態にあったセルプレートドライバＣＰＤの出力信号が接地電圧レベルのＬレベルとなる。既にメモリセルのアクセストランジスタは、サブワード線が非選択状態にあり非導通状態にあるため、容量結合により、ストレージノードの電圧レベルが低下する。
したがって、このメインセルプレート線ＺＭＣＰの活性化期間を、メインワード線ＺＭＷＬの活性化期間よりも長くすることにより、メモリセルトランジスタを非導通状態とした状態で、セルプレート電圧ＶＣＰを変化させて、容量結合によりメモリセルのストレージノードの電圧レベルを変化させることができる。
なお、セルプレートドライバＣＰＤ０およびＣＰＤ１の構成としては、たとえばサブデコード信号ＳＤ１およびＳＤ２またはＳＤ３およびＳＤ４を受けるＯＲ回路と、メインセルプレート線ＺＭＣＰ上の信号の反転信号とこのＯＲ回路の出力信号とを受けるＡＮＤ回路とで構成することができる。
［変更例］
図６１は、この発明の実施の形態１４の変更例の構成を概略的に示す図である。この図６１に示す構成において、サブワード線ＳＷＬ１−ＳＷＬ４に対応して、メインワード線ＺＭＷＬが配設され、セルプレート電極ＣＰ１２およびＣＰ３４に対し、メインセルプレート線ＺＭＣＰが配置される。このサブワード線ＳＷＬ１−ＳＷＬ４それぞれに対応して設けられるサブワードドライバＳＷＤ１−ＳＷＤ４に対して、相補サブデコード信号が、従来と同様にして与えられる。すなわち、サブワードドライバＳＷＤ１に対しては、サブデコード信号ＳＤ１およびＺＳＤ１が与えられ、サブワードドライバＳＷＤ２に対しては、サブデコード信号ＳＤ２およびＺＳＤ２が与えられる。サブワードドライバＳＷＤ３に対しては、サブデコード信号ＳＤ３およびＺＳＤ３が与えられ、サブワードドライバＳＷＤ４に対してはサブデコード信号ＳＤ４およびＺＳＤ４が与えられる。
セルプレート電極ＣＰ１２に対しては、メインセルプレート線ＺＭＣＰ上の信号と補のサブデコード信号ＺＳＤ３およびＺＳＤ４を受けるセルプレートドライバＣＰＤｂが配設され、セルプレート電極ＣＰ３４に対しては、メインセルプレート線ＺＭＣＰ上の信号とサブデコード信号ＺＳＤ１およびＺＳＤ２を受けるセルプレートドライバＣＰＤｕが設けられる。サブワードドライバＳＷＤ１およびＳＷＤ２とセルプレートドライバＣＰＤｂはそれぞれ、サブワードドライバ帯においてメモリサブアレイ部に関して対向して配置され、またサブワードドライバＳＷＤ３およびＳＷＤ４とセルプレートドライバＣＰＤｕはメモリサブアレイに関して対向して配置される。
セルプレートドライバＣＰＤｂおよびＣＰＤｕは、それぞれ複合ゲートで構成される。セルプレートドライバＣＰＤｂおよびＣＰＤｕが、それぞれ対応のサブデコード信号ＺＳＤ１およびＺＳＤ２またはＺＳＤ３およびＺＳＤ４とメインセルプレート線ＺＭＣＰ上の信号とを受ける。このセルプレートドライバＣＰＤｂおよびＣＰＤｕを構成する複合ゲートは、対応の補のサブデコード信号ＺＳＤ３およびＺＳＤ４またはＺＳＤ１およびＺＳＤ２を受けるＡＮＤゲートと、このＡＮＤゲートの出力信号とメインセルプレート線ＺＭＣＰの信号とを受けるゲート回路とを含む。ゲート回路は、メインセルプレート線ＺＭＣＰの信号がＬレベルでありかつＡＮＤ回路の出力信号がＨレベルのときにＨレベルの信号を出力して、対応のセルプレート電極ＣＰ１２またはＣＰ３４をアレイ電源電圧レベルに駆動する。
たとえば、サブワード線ＳＷＬ３またはＳＷＬ４が選択された場合には、サブデコード信号ＺＳＤ１およびＺＳＤ２はともにＨレベルであり、サブデコード信号ＳＤ１およびＳＤ２はともにＬレベルである。サブデコード信号ＳＤ３およびＳＤ４の一方がＨレベルであり、サブデコード信号ＺＳＤ３およびＺＳＤ４の一方が、Ｌレベルである。したがって、サブワード線ＳＷＬ３またはＳＷＬ４が選択されたときには、セルプレートドライバＣＰＤｂの出力信号はＬレベルであり、一方、セルプレートドライバＣＰＤｕの出力信号がＨレベルとなる。
同様にして、サブワード線ＳＷＬ１またはＳＷＬ２が選択された場合には、補のサブデコード信号ＺＳＤ１およびＺＳＤ２の一方がＬレベルとなり、サブデコード信号ＺＳＤ３およびＺＳＤ４はともにＨレベルとなる。したがって、この場合においては、セルプレートドライバＣＰＤｂの出力信号がＨレベルとなり、一方、セルプレートドライバＣＰＤｕの出力信号はＬレベルを維持する。したがって、この図６１に示す構成を利用しても、選択サブワード線に対応して配置されたセルプレート電極の電圧レベルを、アクティブサイクル時Ｈレベルに保持し、スタンバイ状態時Ｌレベルに保持することができる。
スタンバイ状態時においては、サブデコード信号ＺＳＤ１−ＺＳＤ４は、すべてＨレベルとなるものの、メインセルプレート線ＺＭＣＰ上の信号がＨレベルとなり、セルプレートドライバＣＰＤｂおよびＣＰＤｕの出力信号はＬレベルとなる。
この図６１に示す構成を利用することにより、セルプレートドライバＣＰＤｕおよびＣＰＤｂと、サブワードドライバＳＷＤ１−ＳＷＤ４を、交互にメモリサブアレイの行方向についての両側に配置することができ、レイアウトが容易となる。
サブワードドライバＳＷＤ１−ＳＷＤ４の構成としては、従来の、サブワードドライバの構成を利用することができる。
なお、メモリセルトランジスタがＰチャネルＭＯＳトランジスタで構成される場合においては、セルプレート電圧の駆動方向を逆にし、スタンバイ時においてアレイ電源電圧レベルに保持し、アクセスサイクル時において接地電圧レベルに保持する。
なお、上述の構成においては、２つのサブワード線に対応して、共通にセルプレート電極ＣＰが配設されている。しかしながら、図４６に示すように、サブワード線ＳＷＬ１−ＳＷＬ４それぞれに対応して、セルプレート電極ＣＰ１−ＣＰ４が配設される構成が用いられてもよい。この場合には、セルプレートドライバとして、サブワードドライバと同様の構成を利用することができる。メインワード線ＺＭＷＬとメインセルプレート線ＺＭＣＰの活性化タイミングを異ならせるだけで、アクティブサイクル期間中、選択サブワード線に対応して設けられたセルプレート電極をアレイ電源電圧または所定の電圧レベルに駆動することができる。
また、セルプレート電極がメッシュ状に配置される構成において、このセルプレート電極層を、行方向に整列するメモリサブアレイを含むメモリブロック単位で駆動し、選択ワード線を含むメモリブロックに対して設けられたセルプレート電極配線を、セルプレートドライバによりたとえばメモリブロック選択信号に従って駆動する構成が用いられてもよい。ここで、メモリブロックにおいてはメインワード線が行方向に延在して配置され、またメインセルプレート線も行方向に延在して配置される。
また、階層ワード線の構成において、１つのメインワード線に対して、４本のサブワード線が肺接続されている。しかしながら、１つのメインワード線に対して８本のサブワード線が設けられる８ウェイ階層ワード線構成であってもよい。
また、メインセルプレート線上には、負論理の信号が伝達されている。しかしながら、このセルプレート電極を駆動するタイミングを与えるメインセルプレート線は正論理の信号を伝達するように構成されてもよい。
また、ワード線構成としては、非階層ワード線構成が用いられてもよい。この非階層ワード線構成の場合、ワードドライバと同様の構成のセルプレートドライバを用いて、対応のセルプレート電極を駆動する。ただし、２つのワード線に対してセルプレート電極が配設される場合、セルプレートドライバは、対応の２つのワード線を選択する信号に従って対応のセルプレート電極を選択状態へ駆動する。この構成としては、対応のワード線を選択するワード線選択信号を受けるＯＲ回路を用いることができる。
以上のように、この発明の実施の形態１４に従えば、スタンバイ状態時にＬレベルデータを記憶するストレージノード電圧を負電圧レベルに保持し、アクティブサイクル開始時に、このストレージノード電圧を元の電圧レベルに復帰させており、ストレージノードと反転層形成領域の間にポテンシャル障壁を形成して電子の流出を防止しており、Ｌレベルデータを記憶するストレージノードの電圧上昇を防止することができ、十分な大きさの読出電圧を対応のビット線上に読出すことができる。これにより、ワード線非昇圧方式の半導体記憶装置において、データ保持特性を大幅に改善することができる。
［実施の形態１５］
図６２は、この発明の実施の形態１５に従うメモリセルアレイのレイアウトを概略的に示す図である。図６２においては、４行２列に配列されたメモリセルのレイアウトを代表的に示す。この図６２に示すメモリセルのレイアウトにおいては、先の図４８に示すレイアウトと同様、セルプレート電極ＣＰが、２行に配列されるメモリセルＭＣに対して共通に配置される。
活性領域ＡＲが、列方向に整列して配置され、１つの活性領域ＡＲにより２ビットのＤＲＡＭセルが形成される。
列方向に整列する活性領域ＡＲに対応して、ビット線ＢＬまたは／ＢＬが配置される。ビット線ＢＬおよび／ＢＬはビット線コンタクトＢＣＴを介して対応の活性領域に電気的に接続される。これらのビット線コンタクトＢＣＴは、行方向に整列して配置される。
行方向に整列して配置されるビット線コンタクトＢＣＴに関して対向するようにワード線ＷＬが配置される。ワード線ＷＬ０およびＷＬ１がビット線コンタクトＢＣＴに関して対向して配置され、ワード線ＷＬ２およびＷＬ３が、ビット線コンタクトＢＣＴに関して対向して配置される。
この図６２に示すレイアウトにおいて、行方向に隣接して配置されるメモリセルＭＣ１およびＭＣ２により、１ビットのデータを記憶する。すなわち、メモリセルＭＣ１およびＭＣ２に、相補なデータを記憶し、ビット線ＢＬおよび／ＢＬに、同時に、これらのメモリセルＭＣ１およびＭＣ２の記憶データを読出す。
メモリセルＭＣ（活性領域ＡＲ）は、トレンチ領域に形成される埋込絶縁膜により隣接メモリセル（活性領域ＡＲ）と分離される。セルプレート電極ＣＰは、この分離用トレンチの側壁に形成される拡散層との間でもキャパシタを形成するため、実効キャパシタ領域ＭＱが、活性領域ＡＲよりも広くなる。
図６３は、図６２に示す線６２Ａ−６２Ａに沿った断面構造を概略的に示す図である。図６３において、メモリセルＭＣは、Ｐ型半導体基板領域３００上に形成される。メモリセルトランジスタＭＴは、このＰ型半導体基板領域３００の表面に間をおいて形成されるＮ型不純物領域３０２および３０３と、これらの不純物領域３０２および３０３の間の領域上ににゲート絶縁膜３０４を介して形成される導電層３０５とを含む。この導電層３０５はワード線（サブワード線）ＷＬとなり、不純物が導入された多結晶シリコン（イオン注入ポリシリコンまたはドープトポリシリコン）、ＷＳｉx、ＣｏＳｉxなどのポリサイド、またはサリサイドなどのシリコンを含む材質で構成される。
実効キャパシタ領域ＭＱにおいては、このメモリセルを分離するためのトレンチ領域３１０の側壁を利用してキャパシタを構成する。トレンチ分離領域３１０は、その底部に形成された埋込絶縁膜３１２により、隣接メモリセル（活性領域）を分離する。
セルプレート電極ＣＰとなる導電層３０６は、キャパシタ絶縁膜３０８（３０８ａ，３０８ｂ）を介して、この半導体基板領域３００上およびトレンチ領域３１０の底部および側壁に形成される。導電層３０６は、ワード線ＷＬを構成する導電層３０５と同一材料で、同一配線層に形成される。すなわち、セルプレート電極ＣＰとワード線ＷＬとは、同一製造工程で形成される。導電層３０６には、セルプレート電圧ＶＣＰが与えられる。
導電層３０６は、半導体基板領域３００の表面に形成されるストレージノード（反転層）３０７ａとキャパシタ絶縁膜３０８ａを介して対向して配置される導電層３０６ａと、トレンチ領域３１０の側壁に、ストレージノード（反転層）３０７ｂとキャパシタ絶縁膜３０８ｂを介して対向して配置される導電層３０６ｂと、埋込絶縁膜３１２上にトレンチ領域の底部に形成される導電層３０６ｃを含む。これらの導電層３０６ａ、３０６ｂおよび３０６ｃは、連続的に行方向に延在し、２行に整列して配置されるメモリセルに対し共通に配置される。
行方向および列方向において隣接するメモリセルのストレージノードは、この埋込絶縁膜３１２により分離される。ストレージノード３０７は、反転層で形成される。しかしながら、このストレージノード３０７に不純物が導入されてもよい。
トレンチ領域３１０の側壁に形成されたストレージノード３０７ｂと対向する導電層３０６ｂにより、キャパシタ面積を実効的に大きくすることができる。メモリセル（活性領域）をトレンチ領域３１０の底部に形成される埋込絶縁膜３１２により分離することにより、いわゆる分離併合型キャパシタ構造を実現することができ、分離領域をもメモリセルキャパシタ形成領域として利用することができ、アレイ面積を増大させることなく、メモリセルキャパシタの容量値を大きくすることができる。
なお、導電層３０５下のゲート絶縁膜３０４と、導電層３０６下部および側部のキャパシタ絶縁膜３０８（３０８ａ，３０８ｂ）は、同一の絶縁膜材質および同一の膜厚で構成されてもよく、またデュアルゲート絶縁膜プロセスにより、膜厚の異なる絶縁膜として形成されてもよい。
不純物領域３０２は、ビット線コンタクトＢＣＴを介してたとえば第１層メタル配線層に形成される導電層３２０に電気的に接続される。この導電層３２０は、ＣｕまたはＡｌなどの金属配線層で構成されて、ビット線ＢＬを構成し、セルプレート電極ＣＰが、ビット線ＢＬよりも下部に存在するＣＵＢ構造が実現される。
図６４は、図６２に示す線６２Ｂ−６２Ｂに沿った断面構造を概略的に示す図である。図６４に示すように、行方向において隣接するメモリセル（メモリセルキャパシタ；活性領域）は、トレンチ領域３１０の底部に形成された埋込絶縁膜３１２により分離される。セルプレート電極ＣＰを構成する導電層３０６は、行方向に連続して延在して配置される。この導電層３０６は、トレンチ領域３１０の側壁にキャパシタ絶縁膜３０８ｂを介して形成される側壁導電層３０６ｂと、埋込絶縁膜３１２に接して形成される底部導電層３０６ｃと、半導体基板領域３００の表面に形成されるストレージノード３０７ａに対向してキャパシタ絶縁膜３０８ａを介して形成されるプレナー導電層３０６ａを含む。
したがって、この図６４に示すように、メモリセルキャパシタ領域の行方向における両側に形成されるトレンチ領域３１０の側壁を、メモリセルキャパシタとして利用することができ、実効キャパシタ領域ＭＱの面積を大きくして、メモリセルキャパシタの容量値を十分に大きくすることができる。
なお、分離絶縁膜３１２の形成のためには、適当な埋め込み絶縁膜を形成する方法が用いられれば良い。
なお、上述の説明においては、導電層３０５がワード線ＷＬを構成すると説明している。しかしながら、この導電層３０５は、階層ワード線構造におけるサブワード線を構成してもよい。この構成においては、メインワード線はさらに上層に、例えば第２メタル配線層に形成される。
［変更例］
図６５は、この発明の実施の形態１５の変更例の構成を概略的に示す図である。図６５においては、セルプレート電極ＣＰが、ワード線（サブワード線）ＷＬ０−ＷＬ３それぞれに対応して分離して配置される。したがって、セルプレート電極ＣＰ０−ＣＰ３は、それぞれ１行のメモリセルに対して共通に配置され、隣接行のセルプレート電極は互いに分離される。他の構成は、図６２に示すレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図６６は、図６５に示す線６５Ａ−６５Ａに沿った断面構造を概略的に示す図である。この図６６において、トレンチ領域３１０において、埋込絶縁膜３１２の表面には、セルプレート電極が形成されると、このトレンチ領域３１０の側壁に形成された導電層３０６ｂは、埋込絶縁膜３１２により、互いに分離される。このメモリセル構造において、他の構造は、図６３に示す構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
このセルプレート電極ＣＰの、ワード線方向に添った断面構造は、図６０に示す断面構造と同じである。
トレンチ領域３１０の底部に、セルプレート電極ＣＰとなる導電層を形成せず、トレンチ領域３１０の側壁にのみセルプレート電極ＣＰとなる導電層を形成する工程としては、例えば、図６３に示すメモリセル構造と同様、分離絶縁膜３１２上にも、導電層３０６（３０６ｃ）を形成した後、異方性エッチング（ＲＩＥ）を用いて底部の導電層３０６ｃをエッチング除去する方法を利用することができる。
この図６６に示すように、トレンチ領域３１０において、トレンチ領域３１０の側壁にセルプレート電極ＣＰを延在させ、、そのトレンチ領域３１０の底部に導電層を形成せず、埋込絶縁膜３１２表面を露出させることにより、隣接列のセルプレート電極を容易に分離することができ、分離併合型キャパシタ構造を実現しつつ、各ワード線（サブワード線）に対応してセルプレート電極ＣＰを配置することができる。
なお、上述のメモリセル構造においては、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が、アクセストランジスタとして用いられている。しかしながら、アクセストランジスタとして、ＰチャネルＭＯＳトランジスタが用いられてもよい。
また、このトレンチ領域における埋込絶縁膜３１２を用いてメモリセルを分離し、かつこのトレンチ領域の側壁をキャパシタとして利用する構成は、先の実施の形態１から１４の構成にすべて適用することができる。セルプレート電圧ＶＣＰをセルプレート電極単位で制御する構成においても、同様に、このトレンチ領域の側壁をメモリセルキャパシタとして利用する分離併合型キャパシタ構造を適用することができる。
なお、ロジックにおいてウェル領域の分離または素子分離のためにトレンチ分離構造が用いられる場合、このロジックにおける分離用トレンチ形成の製造工程において、メモリセル（活性領域）分離のためのトレンチを同時に形成してもよい。キャパシタ形成のためのトレンチ形成をロジックにおける分離トレンチ形成と同一工程において行うことにより、製造工程を増加させることなく、ロジックとメモリとを同一製造工程で作成することができる。
以上のように、この発明の実施の形態１５に従えば、トレンチ領域底部の埋込絶縁膜でメモリセルを分離する構造において、このトレンチ領域の側壁をメモリセルキャパシタとして利用して、分離併合型キャパシタを実現しており、小占有面積で容量値の大きなメモリセルキャパシタを実現することができる。
［他の実施の形態］
なお、ワード線の構成としては、メインワード線およびサブワード線の階層ワード線構成でなく、ポリシリコンワード線を低抵抗のメタル配線でシャントするワード線杭打ち方式が用いられてもよい。また階層ワード線構造とワード線杭打ち構造とが組合せて用いられてもよい。
また、メモリセルトランジスタとしては、ＮチャネルＭＯＳトランジスタに代えて、ＰチャネルＭＯＳトランジスタが用いられてもよい。
また、メモリセルキャパシタとして、プレーナ型キャパシタが用いられている。しかしながら、ロジックにおいて、トレンチ分離構造が利用される場合、メモリセルキャパシタとして、トレンチキャパシタが用いられてもよい。ロジック部におけるトレンチ分離構造を実現するための分離用トレンチ形成時にメモリセルにおいてトレンチを形成することにより、メモリセルキャパシタを形成するための製造プロセスステップの増加を抑制することができる。
以上のように、この発明に従えば、メモリセルキャパシタのセルプレート電極線とワード線とを同一配線層に形成し、かつビット線対に同時にメモリセルを接続するように構成しており、メモリセルキャパシタを製造するための追加の製造プロセスステップを不要とすることができ、混載ロジックと半導体記憶装置とを同一製造プロセスで形成することができ、また、データ保持特性に優れた半導体記憶装置を実現する事ができる。また、メモリキャパシタの高さを低くする事ができ、メモリアレイ部と周辺部との段差を低減することができる。
また、２本のワード線を同時に選択状態へ駆動することにより、容易に、ビット線対の各ビット線にメモリセルを接続することができる。
また、ビット線をメモリセルの１ピッチ当たり２本配置し、間に非選択ワード線を１つおいたワード線を２本同時に選択する構成とすることにより、高密度でメモリセルを配置する事ができ、かつ容易にビット線コンタクトをレイアウトすることができる。
また、セルプレート電極をビット線よりも下層に形成することにより、ＣＵＢ構造でＣＯＢ構造と同程度のノイズ耐性に優れたメモリセルを実現する事ができる。また、メモリセルキャパシタの段差を低減することができ、メモリセルアレイ部と周辺回路部との段差を低減することができ、段差低減のための製造プロセスステップも不要となる。
またメモリセルを形成するための活性領域を列方向において整列して配置することにより、メモリセルを、最密充填セル配置とすることができ、高密度でメモリセルを配置することができる。
また、メモリセルを形成するための活性領域を列方向においてメモリセルのピッチの１／２ずれて配置することにより、各活性領域に対応してビット線を配置することにより、活性領域とビット線とのコンタクトを容易にレイアウトすることができる。
また、１本のワード線を選択することにより、選択ワード線の数を低減することができ、消費電流を低減することができる。
また、ビット線対の間に別の対ビット線を配置することにより、ビット線をシールド配線として利用することができ、ノイズ耐性に優れたアレイ構造を実現することができる。
また、選択ビット線対に対応して配置されるセンスアンプを選択的に活性化することにより、センス電流を低減することができる。また、このとき、非選択ビット線対のプリチャージを維持することにより、非選択ビット線をシールド配線として利用することができ、ノイズ耐性に優れたアレイ構造を実現することができる。
また、第１および第２のセンスアンプ群の一方を活性化することにより、同時に活性化されるセンスアンプの数を半減することができ、センス電流を低減できる。
また、このセンスアンプ群を、バンクアドレスに従って選択的に活性化することにより、マルチバンク構造のメモリセルアレイを容易に実現することができる。また、センスアンプの制御を、集中的に行なうことができる。
また、行ブロックの一方側にのみセンスアンプ帯を配置することにより、センスアンプ帯の数を低減でき、応じてアレイの占有面積を低減することができる。
また、センスアンプを、ビット線の両側に交互に配置することにより、容易に、センスアンプの選択的活性化を行なう制御部を分散配置させることができ、制御のレイアウトが容易となる。
また、第１および第２のセンスアンプ群を互いに独立にアクセスすることができるポートにそれぞれ結合することにより、ツインセルモードで動作するマルチポートメモリを容易に実現することができる。
また、センスアンプを交互にビット線の両側に配置することにより、各ポートのセンスアンプ群の制御回路をそれぞれ分散して配置することができ、ポート制御の制御が容易となる。
また、活性領域を列方向に沿って連続的に延在して配置することにより、活性領域のパターニングが容易となり、また行方向への突出部分は存在しないため、メモリセルピッチを低減でき、高密度でメモリセルを配置することができる。
また、ビット線の各活性領域に整列して配置することにより、ビット線のピッチをメモリセルピッチと対応させることができ、余裕をもってビット線を配置することができる。
またセルプレート電極を、フローティング状態に保持することにより、メモリセルデータの保持電圧のリーク電流による低下を容量結合により、ローレベルデータを記憶するメモリセルのストレージノードに伝達して、その電圧レベルを低下させることができ、ビット線対に対する読出電圧差を補償することができ、メモリセルデータの保持特性を改善することができる。また、センスアンプ動作により、この低下したメモリセルデータの電圧レベルを復元することができ、またセルプレートノードの電圧も、このリストア時に中間電圧レベルに保持され、安定にかつ正確にデータを保持することができる。
また、セルプレート電極を所定数のメモリセル単位で行方向において分離することにより、相補データを格納するメモリセルキャパシタのストレージノードを容量結合する事ができ、確実に、ビット線に読出される相補データの電圧差を常に一定とすることができ、データ保持特性を改善することができる。
また、対をなすビット線に交差部を設けることにより、ビット線間結合容量を低減でき、応じてビット線間容量結合ノイズを低減でき、ノイズ耐性に優れたメモリアレイ構造を実現することができる。
また、この交差部を、セルプレート電極上部において形成することにより、行方向に延在するセルプレート電極上部において交差部を配置するだけであり、交差部を配設するための余分の領域を設ける必要がなく、メモリセルアレイ面積の増大を抑制できる。
また、ワード線をセルプレート電極と同じ電圧レベルに駆動することにより、ワード線昇圧をする必要がなく、消費電流を低減することができる。
また、ビット線を選択ワード線と同一電圧レベルにスタンバイ時設定することにより、メモリセルをビット線に接続したときに、ビット線対電圧をメモリセルの記憶データに応じて確実に大きく変化させることができ、ビット線対の電圧差を十分に大きくすることができる。
また、これらのセルプレート電極およびビット線を電源電圧レベルに保持することにより、メモリセルトランジスタおよびセルプレートトランジスタを、記憶データに応じて選択的に深いオン状態、および浅いオン状態に設定することができる。
また、ストレージ電極を、第１の不純物領域と、この第１の不純物領域に接続されかつセルプレート電極に対向して配置される反転層を形成するための領域とで構成することにより、この反転層形成領域において記憶データに応じて選択的に反転層を形成することができ、記憶データに応じた電荷をストレージノードに保持することができる。また、この不純物領域の分物濃度を他の周辺トランジスタの不純物領域の不純物濃度よりも低くする事により、接合容量を低減することができ、Ｈレベルデータ読出時とＬレベルデータ読出時とでビット線への読出電圧を異ならせる事ができる。
また、セルプレート電極をワード線と対をなすようにこのワード線と同一配線層に配置し、選択ワード線に対応して配置されるセルプレート電極の電位を、アクセスサイクル時において基準電圧レベルから上昇させ、スタンバイ状態時において元の基準電圧レベルに復帰させており、ストレージノードの電圧レベルをスタンバイ時において負電圧レベルに保持することができ、アクセスサイクル時ビット線に読出される電圧差を大きくすることができる。したがって、ワード線非昇圧方式の半導体記憶装置においても、正確にデータをセンスすることができる。
また、セルプレート電極とワード線とを別々の配線層の配線で形成しかつビット線をこれらのワード線およびセルプレート電極上層に形成しており、ワード線とセルプレート電極の間隔を小さくすることができ、メモリセルのサイズを低減することができる。また、セルプレート電極をワード線と別工程で形成することができるため、キャパシタ絶縁膜として高誘電体材料を利用することができ、メモリセルキャパシタの占有面積を低減することができる。
また、セルプレート電極を、２行のメモリセルに対応して配置することにより、セルプレート電極幅を十分に大きくすることができ、安定にセルプレート電圧を供給することができる。
また、セルプレート電極をメモリセル行個々に対応して配置することにより、選択メモリセルに対するセルプレート電圧を制御するだけでよく、消費電流を低減することができる。
また、ワード線とセルプレート線とを別の配線層の配線で形成し、かつメモリセルキャパシタをプレーナ型キャパシタ構造とすることにより、メモリセルを列方向において２つのメモリセルを単位として１列ずれて配置し、各列に対応してビット線を配置することにより、ビット線のレイアウトが容易となり、またビット線コンタクトとビット線とを整列して配置することができ、メモリセルサイズを低減しても、余裕をもってビット線を配置することができる。
また、ワード線をデュアルポリシリコンゲートプロセスで形成し、セルプレート電極を、不純物ドープトポリシリコンで構成することにより、セルプレート電極の空乏化を防止することができ、確実に、メモリセルキャパシタを形成でき、キャパシタの利用効率を改善でき、プレーナ型キャパシタをメモリセルキャパシタとして利用する場合の、メモリセルキャパシタの占有面積を低減することができ、また所望の容量値を確実に確保することができる。
また、セルプレート電極をメッシュ状に配置することにより、セルプレート電極にセルプレート電圧を供給する部分のレイアウト面積を低減して安定にセルプレート電圧を供給することができる。
また、このセルプレート電極を、ワード線シャント領域などのワード線を高速で選択状態へ駆動する領域においてコンタクト孔を形成することにより、このプレーナ型キャパシタをメモリセルキャパシタとして利用しても、ワード線杭打ち構造およびビット線コンタクトに悪影響を及ぼすことなくセルプレート電極を配置することができる。また、個々の行に対応してセルプレート電極が分割されていないため、セルプレート電圧を供給する部分の数を低減でき、セルプレート電圧供給のためのレイアウト面積が低減される。
また、ワード線側壁をサイドウォール絶縁膜で覆いかつストレージノードと反転層形成領域の間の不純物領域をサイドウォール絶縁膜で覆うことにより、この不純物領域にサリサイドが形成されるのを防止でき、応じて接合リーク電流を低減でき、データ保持特性が改善される。
また、セルプレート電極をワード線に対応して配置し、アクセスサイクル時に、選択ワード線に対応するセルプレート電極を所定電圧レベルに駆動し、スタンバイ状態時元の電圧レベルに復帰させることにより、Ｌレベルデータを記憶するストレージノードと反転層形成領域との間にポテンシャルバリアを形成でき、キャパシタ電極へのリーク電流を低減でき、応じてデータ保持特性が改善される。
また、メモリセル（活性領域）をトレンチ構造の素子分離領域の底部に形成された絶縁膜により隣接メモリセルと電気的に分離し、このトレンチ側壁にセルプレート電極層を形成することにより、いわゆる分離併合型メモリセルキャパシタ構造を実現することができ、このトレンチ側壁をメモリセルキャパシタとして利用でき、小占有面積で容量値の大きなメモリセルキャパシタを実現することができる。
またセルプレート電極を、このトレンチ領域底部に形成された絶縁膜上部に形成する電極層を形成することにより、複雑な製造工程を用いることなく、容易にトレンチ領域において、セルプレート電極を形成することができる。
また、この絶縁膜上にセルプレート電極を形成することにより、２行に配列されたメモリセルに対し共通にセルプレート電極を配設することができ、セルプレート電極のレイアウトを簡略化することができる。
また、このトレンチ底部の絶縁膜を除き、側壁にのみ、電極層を形成することにより、必要最小限の領域にのみセルプレート電極層を形成することができる。
また、このセルプレート電極を、絶縁膜上に形成せず側壁にのみ形成することにより、隣接列のメモリセルのセルプレート電極が互いにこの絶縁膜により分離され、各行に対応して配置されるセルプレート電極を容易に実現することができ、メモリセル行単位でセルプレート電圧の制御を行なうことができる。
ＴＭＵ ツインセルユニット、ＭＣ０−ＭＣ６ メモリセル（ＤＲＡＭセル）、ＣＰ０−ＣＰ２ セルプレート電極線、ＷＬ０−ＷＬ３，ＷＬ ワード線、１ 半導体基板、２ａ，２ｂ 不純物領域、４ 不純物領域、３，５，６ 導電配線、ＳＡ センスアンプ、ＢＬ，／ＢＬ，ＢＬ０，／ＢＬ０−ＢＬ２，／ＢＬ２ ビット線、１０ センスアンプ帯、１４ａ，１４ｂ 導電線、１５ コンタクト、１８ セルプレート電圧発生回路、２０，２１，２２ セルプレート電圧伝達線、ＡＲ 活性領域、ＣＮＴ，ＣＮＴ０，ＣＮＴ１ コンタクト、ＳＡａ，ＳＡｂ センスアンプ、ＭＣａ，ＭＣｂ メモリセル、ＭＣＫ 中央制御ブロック、ＬＲＫ０−ＬＲＫｎ ロウローカル制御回路、ＭＢ０−ＭＢｎ メモリブロック、ＭＮＫ０−ＭＮＫ３ バンク、ＳＡＢａ，ＳＡＢａ＋１ センスアンプ帯、ＲＢａ，ＲＢａ＋１，ＲＢａ−１ 行ブロック、ＢＬＬ０，／ＢＬＬ０，ＢＬＬ１，／ＢＬＬ１，ＢＬＲ０，ＢＬＲ１，／ＢＬＲ０，／ＢＬＲ１ ビット線、ＢＰＥＬａ，ＢＰＥＵｂ，ＢＰＥＬｂ，ＢＰＥＵｃ ビット線プリチャージ／イコライズ回路、ＢＩＧＬａ，ＢＩＧＵｂ，ＢＩＧＬｂ，ＢＩＧＵｃ ビット線分離ゲート、ＰＴＭＵ ２ポートツインセルユニット、ＳＡＰＡ，ＳＡＰＢ センスアンプ、ＲＰＣＴＬ リードポート制御回路、ＷＰＣＴＬ ライトポート制御回路、ＲＰＳＢ０−ＲＰＳＢｋ リードポートセンスアンプ帯、ＷＰＳＢ０−ＷＰＳＢｋ ライトポートセンスアンプ帯、ＲＢ０−ＲＢｍ 行ブロック、ＣＰａ−ＣＰｄ，ＣＰ セルプレート電極線、ＭＣ６，ＭＣ７ メモリセル（ＤＲＡＭセル）、１００，１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ 導電線、ＣＰＡ，ＣＰＢ，ＣＰＣ セルプレート電極領域、１１０ 半導体基板領域、１１１，１１２ 不純物領域、１１６ 反転層、１１３，１１５ 導電線、１２１，１２２ 不純物領域、１２３ 反転層形成領域、１２４，１２５，１２７ 導電層、１３３ チャネル領域、ＣＰＤ セルプレートドライバ、１５６ メインセルプレートドライバ、１５８ メインロウデコード回路、ＣＰＤ０−ＣＰＤ３ セルプレートドライバ、ＺＭＣＰ メインセルプレート線、１７１，１７２ 不純物領域、１７３ 第１層ポリシリコン配線、１７５ 第２層ポリシリコン配線、１７７ 導電層、１７４ ゲート絶縁膜、１７６ キャパシタ絶縁膜、ＣＰＬＹ セルプレート電極層、１８０，１８３ セルプレート電圧伝達線、１８１，１８４ セルプレート電圧分配線、１９１，１９２ 不純物領域、１９６ サリサイド、１９７ サイドウォール、１９８ 導電層、ＣＰ１２，ＣＰ３４ セルプレート電極、ＣＰＤｂ，ＣＰＤｕ セルプレートドライバ、３００ 半導体基板領域、３０２，３０３ 不純物領域、３０７，３０７ａ，３０７ｂ ストレージノード、３０４ ゲート絶縁膜、３０８ａ，３０８ｂ キャパシタ絶縁膜、３０６，３０６ａ，３０６ｂ，３０６ｃ 導電層、３１０ トレンチ領域、３１２ 埋込絶縁膜。

Claims (9)

  1. 行列状に配列される複数のメモリセルを備え、前記複数のメモリセルの各々は、基準電圧を受けるセルプレート電極と、記憶情報に応じた電荷を蓄積するストレージ電極を有するキャパシタを含み、
    前記複数のメモリセルの行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線を備え、前記ワード線は前記セルプレート電極の配線層と異なる下層の配線層に形成されかつ前記セルプレート電極と隣接して配置される配線を含み、
    前記メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を備え、前記ビット線は前記ワード線およびセルプレート電極よりも上層に形成され、
    前記メモリセルは列方向に整列する２個のメモリセルがコンタクトを共有し、かつ行方向において隣接するメモリセルが同時に対応のビット線に結合され、隣接するビット線の対に結合されるメモリセルが１ビットのデータを記憶する単位を構成する、半導体記憶装置。
  2. 前記セルプレート電極は、２行に整列して配置されるメモリセルに対応して行方向に延在して配置され、隣接セルプレート線の間に前記２行のメモリセルに対応して配置されるワード線が配置される、請求項１記載の半導体記憶装置。
  3. 前記セルプレート電極は、各メモリセル行に対応して個々に配置される、請求項１記載の半導体記憶装置。
  4. 行列状に配列される複数のメモリセルを備え、前記複数のメモリセルの各々は、基準電圧を受けるセルプレート電極と、記憶情報に応じた電荷を蓄積するストレージ電極を有するキャパシタを含み、
    前記複数のメモリセルの行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線を備え、前記ワード線は、前記セルプレート電極と異なる下層の第１の配線層に形成される配線を含み、前記セルプレート電極は、前記第１の配線層の上層の第２の配線層の配線を含み、
    メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を備え、前記ビット線は前記ワード線およびセルプレート電極よりも上層に形成され、
    前記メモリセルは、列方向において２つのメモリセルを単位として１列ずれて配置され、間に１つのビット線を挟んだビット線が対を構成し、この対を構成するビット線に同時にメモリセルのキャパシタが結合され、前記対をなすメモリセルが１ビットのデータを記憶する、半導体記憶装置。
  5. 前記第１の配線層は、下層の半導体基板領域へのしきい値調整のために注入される不純物を有するデュアルポリシリコンゲートプロセスで形成されるポリシリコン配線層であり、前記第２の配線層は、下層の半導体基板領域への注入不純物と独立に注入される不純物を有する不純物注入ポリシリコン配線層で形成される、請求項１または４記載の半導体記憶装置。
  6. 前記セルプレート電極は、前記メモリセルが配置される領域上にわたってメッシュ状に配置される、請求項１または４記載の半導体記憶装置。
  7. 前記セルプレート電極は、メモリセルが配置される領域内に設けられる選択ワード線を高速で選択状態へ駆動するための領域においてコンタクト孔が形成される、請求項６記載の半導体記憶装置。
  8. 前記ワード線および前記セルプレート電極は、側壁にサイドウォール絶縁膜を有し、前記サイドウォール絶縁膜は、前記キャパシタのストレージノードに接続する不純物領域を覆う、請求項１または４記載の半導体記憶装置。
  9. 前記ワード線は、その一部が前記セルプレート電極を構成する配線と重なり合うように形成される、請求項１または４記載の半導体記憶装置。
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