JP2001185702A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 チップ面積の増大を防止するとともに、セル
プレート電圧をセルプレートへ確実に給電できる半導体
記憶装置を提供する。 【解決手段】 ダミービット線７ａは、ビット線７と同
一の層から分離して形成され、かつビット線と並走して
いる。キャパシタ２０は、ビット線７の上層に形成さ
れ、かつセルプレート１３を有している。中間接続配線
１５ａはキャパシタ２０の上層に形成され、かつセルプ
レート１３およびダミービット線７ａに電気的に接続さ
れている。
プレート電圧をセルプレートへ確実に給電できる半導体
記憶装置を提供する。 【解決手段】 ダミービット線７ａは、ビット線７と同
一の層から分離して形成され、かつビット線と並走して
いる。キャパシタ２０は、ビット線７の上層に形成さ
れ、かつセルプレート１３を有している。中間接続配線
１５ａはキャパシタ２０の上層に形成され、かつセルプ
レート１３およびダミービット線７ａに電気的に接続さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものである。
関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルアレイは、トランジスタとキャパシタ
とで構成されるメモリセルが、行、列方向にアレイ状に
配置されたものである。その動作においては、行アドレ
スによって選択されたワード線が立上がり、このワード
線に接続されたトランジスタがＯＮする。これにより、
ある行に配置されているすべてのメモリセルのキャパシ
タに蓄積されていた電位が、ビット線を介して一斉にセ
ンスアンプに読出され、“Ｈ”レベル（アレイ電圧、Ｖ
ＤＤ）あるいは“Ｌ”レベル（ＶＳＳ）に増幅される。
上記ビット線は、上記ワード線が立上がる前までは、一
定の電圧（ＶＢＬ、一般にはＶＤＤ／２）のビット線プ
リチャージ電圧にプリチャージされている。また、各メ
モリセルのキャパシタの共通の対向電極としてセルプレ
ート電極が配置されており、一定の電圧（ＶＣＰ、一般
にはＶＤＤ／２）のセルプレート電圧に固定されてい
る。
ry）のメモリセルアレイは、トランジスタとキャパシタ
とで構成されるメモリセルが、行、列方向にアレイ状に
配置されたものである。その動作においては、行アドレ
スによって選択されたワード線が立上がり、このワード
線に接続されたトランジスタがＯＮする。これにより、
ある行に配置されているすべてのメモリセルのキャパシ
タに蓄積されていた電位が、ビット線を介して一斉にセ
ンスアンプに読出され、“Ｈ”レベル（アレイ電圧、Ｖ
ＤＤ）あるいは“Ｌ”レベル（ＶＳＳ）に増幅される。
上記ビット線は、上記ワード線が立上がる前までは、一
定の電圧（ＶＢＬ、一般にはＶＤＤ／２）のビット線プ
リチャージ電圧にプリチャージされている。また、各メ
モリセルのキャパシタの共通の対向電極としてセルプレ
ート電極が配置されており、一定の電圧（ＶＣＰ、一般
にはＶＤＤ／２）のセルプレート電圧に固定されてい
る。
【０００３】ところで、大容量のＤＲＡＭになると消費
電力やアクセス時間の増大に対処するため、メモリセル
アレイは多数のサブメモリアレイに分割され、ワード線
もメインワード線とサブデコード線とからなる階層ワー
ド構成にされる。
電力やアクセス時間の増大に対処するため、メモリセル
アレイは多数のサブメモリアレイに分割され、ワード線
もメインワード線とサブデコード線とからなる階層ワー
ド構成にされる。
【０００４】図６は多分割メモリアレイの構成を概念的
に示す図であり、図７は図６のサブメモリアレイＳＭＡ
とサブワードドライバ帯ＳＷＤとセンスアンプ帯ＳＡと
を詳細に示す図である。
に示す図であり、図７は図６のサブメモリアレイＳＭＡ
とサブワードドライバ帯ＳＷＤとセンスアンプ帯ＳＡと
を詳細に示す図である。
【０００５】主に図６を参照して、多分割メモリアレイ
では、メモリセルアレイは多数のサブメモリアレイＳＭ
Ａに分割されており、複数のサブメモリアレイＳＭＡの
各々にサブワードドライバ帯ＳＷＤとセンスアンプ帯Ｓ
Ａとが配置されている。また行方向に配置された複数の
サブメモリアレイＳＭＡを横断するようにメインワード
線ＭＷＬが行方向に延びており、メインワード線ＭＷＬ
にサブワードドライバＳＷＤを介して接続されたサブワ
ード線ＳＷＬもサブメモリアレイＳＭＡ内を行方向に延
びている。メインワード線ＭＷＬは、ロウデコーダＲＤ
の信号に従ってメインワードドライバＭＷＤで駆動され
る。
では、メモリセルアレイは多数のサブメモリアレイＳＭ
Ａに分割されており、複数のサブメモリアレイＳＭＡの
各々にサブワードドライバ帯ＳＷＤとセンスアンプ帯Ｓ
Ａとが配置されている。また行方向に配置された複数の
サブメモリアレイＳＭＡを横断するようにメインワード
線ＭＷＬが行方向に延びており、メインワード線ＭＷＬ
にサブワードドライバＳＷＤを介して接続されたサブワ
ード線ＳＷＬもサブメモリアレイＳＭＡ内を行方向に延
びている。メインワード線ＭＷＬは、ロウデコーダＲＤ
の信号に従ってメインワードドライバＭＷＤで駆動され
る。
【０００６】主に図７を参照して、サブメモリアレイＳ
ＭＡは、行列状に配置された複数のメモリセルＭＣを有
している。同一行に配置されたメモリセルＭＣのゲート
にはサブワード線ＳＷＬが接続されており、このサブワ
ード線ＳＷＬはサブワードドライバ帯ＳＷＤの各ドライ
バＳＷＤａに接続されている。同一列に配置されたメモ
リセルＭＣはビット線対ＢＬおよび／ＢＬのいずれかに
接続されている。このビット線対ＢＬおよび／ＢＬは、
シェアードゲート信号ＳＨＲｂがゲートに入力されてい
るＮＭＯＳトランジスタＮＴ１０、ＮＴ１１を介して、
図中上下のいずれかのセンスアンプＳ／Ａに接続されて
いる。
ＭＡは、行列状に配置された複数のメモリセルＭＣを有
している。同一行に配置されたメモリセルＭＣのゲート
にはサブワード線ＳＷＬが接続されており、このサブワ
ード線ＳＷＬはサブワードドライバ帯ＳＷＤの各ドライ
バＳＷＤａに接続されている。同一列に配置されたメモ
リセルＭＣはビット線対ＢＬおよび／ＢＬのいずれかに
接続されている。このビット線対ＢＬおよび／ＢＬは、
シェアードゲート信号ＳＨＲｂがゲートに入力されてい
るＮＭＯＳトランジスタＮＴ１０、ＮＴ１１を介して、
図中上下のいずれかのセンスアンプＳ／Ａに接続されて
いる。
【０００７】なお、センスアンプ帯ＳＡは、ＮＭＯＳト
ランジスタＮＴ１０〜ＮＴ１３を構成要素とする複数の
Ｓ／Ａシェア回路および複数のセンスアンプＳ／Ａ以外
に、ＮＭＯＳトランジスタＮＴ１５〜ＮＴ１７を構成要
素とする複数のイコライズ回路を有している。このイコ
ライズ回路は、ビット線ＢＬ、／ＢＬに上述のプリチャ
ージ電圧ＶＢＬを印加するためのものである。
ランジスタＮＴ１０〜ＮＴ１３を構成要素とする複数の
Ｓ／Ａシェア回路および複数のセンスアンプＳ／Ａ以外
に、ＮＭＯＳトランジスタＮＴ１５〜ＮＴ１７を構成要
素とする複数のイコライズ回路を有している。このイコ
ライズ回路は、ビット線ＢＬ、／ＢＬに上述のプリチャ
ージ電圧ＶＢＬを印加するためのものである。
【０００８】サブワード線ＳＷＤは、メインワード線Ｍ
ＷＬの信号とサブデコード線ＳＤＬの信号に従ってサブ
ワードドライバＳＷＤａによって駆動される。
ＷＬの信号とサブデコード線ＳＤＬの信号に従ってサブ
ワードドライバＳＷＤａによって駆動される。
【０００９】上述したメモリセルＭＣは、たとえば図８
に示すようにトランジスタ１１０とキャパシタ１２０と
からなる１トランジスタ１キャパシタ構成を有してい
る。このキャパシタ１２０のセルプレート１１３は、図
７に示すようにサブメモリアレイＳＭＡのほぼ全域に分
布している。このセルプレート１１３は、サブメモリア
レイＳＭＡとサブワードドライバ帯ＳＷＤとの境界近傍
に延在するＶＣＰ電源線１１７ａに複数箇所で接続され
ることで、セルプレート電圧ＶＣＰに固定されている。
に示すようにトランジスタ１１０とキャパシタ１２０と
からなる１トランジスタ１キャパシタ構成を有してい
る。このキャパシタ１２０のセルプレート１１３は、図
７に示すようにサブメモリアレイＳＭＡのほぼ全域に分
布している。このセルプレート１１３は、サブメモリア
レイＳＭＡとサブワードドライバ帯ＳＷＤとの境界近傍
に延在するＶＣＰ電源線１１７ａに複数箇所で接続され
ることで、セルプレート電圧ＶＣＰに固定されている。
【００１０】従来、このセルプレート電圧ＶＣＰをセル
プレートに印加するための構成はたとえば図９に示すよ
うなものであった。
プレートに印加するための構成はたとえば図９に示すよ
うなものであった。
【００１１】図９を参照して、トレンチ分離１０２によ
り電気的に分離された半導体基板１０１の表面には、Ｍ
ＯＳトランジスタ１１０、１３０が形成されている。こ
れらのＭＯＳトランジスタ１１０、１３０の各々は、１
対のソース／ドレイン領域１０３、１２１と、それらの
間に挟まれる領域上にゲート絶縁層１０４、１２２を介
在して形成されたゲート電極１０５、１２３とを有して
いる。特に、ゲート電極１０５は、上述のサブワード線
ＳＷＬをなすものである。
り電気的に分離された半導体基板１０１の表面には、Ｍ
ＯＳトランジスタ１１０、１３０が形成されている。こ
れらのＭＯＳトランジスタ１１０、１３０の各々は、１
対のソース／ドレイン領域１０３、１２１と、それらの
間に挟まれる領域上にゲート絶縁層１０４、１２２を介
在して形成されたゲート電極１０５、１２３とを有して
いる。特に、ゲート電極１０５は、上述のサブワード線
ＳＷＬをなすものである。
【００１２】ＭＯＳトランジスタ１１０、１３０を覆う
層間絶縁層１０６上に、ビット線１０７とダミービット
線１０７ａ、１０７ｂとが形成されている。ビット線１
０７はコンタクトホール１０６ａを通じてソース／ドレ
イン領域１０３に電気的に接続されている。
層間絶縁層１０６上に、ビット線１０７とダミービット
線１０７ａ、１０７ｂとが形成されている。ビット線１
０７はコンタクトホール１０６ａを通じてソース／ドレ
イン領域１０３に電気的に接続されている。
【００１３】ビット線１０７などを覆う層間絶縁膜１０
８上にキャパシタ１２０が形成されて、ＣＯＢ（Capaci
tor Over Bitline）構造が採られている。キャパシタ１
２０は、スタックトキャパシタであり、ストレージノー
ド１１１と、このストレージノード１１１にキャパシタ
誘電体層１１２を介して対向するセルプレート１１３と
を有している。このストレージノード１１１は、上方に
延びる筒部分を有し、かつコンタクトホール１０８ａを
通じてソース／ドレイン領域１０３に電気的に接続され
ている。
８上にキャパシタ１２０が形成されて、ＣＯＢ（Capaci
tor Over Bitline）構造が採られている。キャパシタ１
２０は、スタックトキャパシタであり、ストレージノー
ド１１１と、このストレージノード１１１にキャパシタ
誘電体層１１２を介して対向するセルプレート１１３と
を有している。このストレージノード１１１は、上方に
延びる筒部分を有し、かつコンタクトホール１０８ａを
通じてソース／ドレイン領域１０３に電気的に接続され
ている。
【００１４】なお、ダミー領域にはダミーのストレージ
ノード１１１ａが形成されている。キャパシタ１２０を
覆う層間絶縁膜１１４上に、第１のメタル配線であるメ
インワード線１１５と中間接続配線１１５ａとが形成さ
れている。中間接続配線１１５ａは、コンタクトホール
１１４ａを通じてセルプレート１１３に電気的に接続さ
れている。
ノード１１１ａが形成されている。キャパシタ１２０を
覆う層間絶縁膜１１４上に、第１のメタル配線であるメ
インワード線１１５と中間接続配線１１５ａとが形成さ
れている。中間接続配線１１５ａは、コンタクトホール
１１４ａを通じてセルプレート１１３に電気的に接続さ
れている。
【００１５】メインワード線１１５と中間接続配線１１
５ａとを覆う層間絶縁膜１１６上に、第２のメタル配線
であるＶＣＰ電源線１１７ａと配線１１７ｂとが形成さ
れている。ＶＣＰ電源線１１７ａはスルーホール１１６
ａを介して中間接続配線１１５ａに電気的に接続されて
いる。また、第２のメタル配線として、電源線、ＧＮＤ
線、グローバルＩ／Ｏ線等も形成されている。
５ａとを覆う層間絶縁膜１１６上に、第２のメタル配線
であるＶＣＰ電源線１１７ａと配線１１７ｂとが形成さ
れている。ＶＣＰ電源線１１７ａはスルーホール１１６
ａを介して中間接続配線１１５ａに電気的に接続されて
いる。また、第２のメタル配線として、電源線、ＧＮＤ
線、グローバルＩ／Ｏ線等も形成されている。
【００１６】このように、従来におけるセルプレート１
１３へのセルプレート電圧ＶＣＰの給電は、ＶＣＰ電源
線１１７ａから中間接続配線１１５ａを通じて行なわれ
ていた。
１３へのセルプレート電圧ＶＣＰの給電は、ＶＣＰ電源
線１１７ａから中間接続配線１１５ａを通じて行なわれ
ていた。
【００１７】図７に示すようにサブメモリアレイＳＭＡ
とほぼ同じ面積を有する大面積のセルプレート１１３に
は、複数箇所でＶＣＰ電源を給電することで電位の固定
が確実に行なわれている。電位固定が不十分な状態にな
ると、たとえばページ動作で同じデータを書込み続ける
とセルプレート１１３の電位が変化し、メモリセルＭＣ
の蓄積電位が不十分なものになる。セルプレート１１３
の電位が浮き上がると“Ｌ”→“Ｈ”のエラーが起こり
やすくなり、逆に下がると“Ｈ”→“Ｌ”のエラーが起
こりやすくなる。
とほぼ同じ面積を有する大面積のセルプレート１１３に
は、複数箇所でＶＣＰ電源を給電することで電位の固定
が確実に行なわれている。電位固定が不十分な状態にな
ると、たとえばページ動作で同じデータを書込み続ける
とセルプレート１１３の電位が変化し、メモリセルＭＣ
の蓄積電位が不十分なものになる。セルプレート１１３
の電位が浮き上がると“Ｌ”→“Ｈ”のエラーが起こり
やすくなり、逆に下がると“Ｈ”→“Ｌ”のエラーが起
こりやすくなる。
【００１８】なお、ＶＣＰ電源線１１７ａがサブメモリ
アレイ領域とサブワードドライバ帯との境界に配置され
た場合について説明しているが、サブメモリアレイ領域
上に配置されている場合もある。いずれにしても、ＶＣ
Ｐ電源線１１７ａをサブワードドライバ帯以外の領域に
配置することで、サブワードドライバ帯幅の増大が防止
されている。
アレイ領域とサブワードドライバ帯との境界に配置され
た場合について説明しているが、サブメモリアレイ領域
上に配置されている場合もある。いずれにしても、ＶＣ
Ｐ電源線１１７ａをサブワードドライバ帯以外の領域に
配置することで、サブワードドライバ帯幅の増大が防止
されている。
【００１９】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍを混載するシステムＬＳＩ（Large Scale Integrated
circuit）では、上述したセルプレートへのＶＣＰの給
電方法が使えなくなる場合がある。以下、そのことを説
明する。
Ｍを混載するシステムＬＳＩ（Large Scale Integrated
circuit）では、上述したセルプレートへのＶＣＰの給
電方法が使えなくなる場合がある。以下、そのことを説
明する。
【００２０】スタックトキャパシタ型のメモリセルでメ
モリアレイを構成した場合、メモリアレイ部とそれ以外
の周辺部との間に大きな段差が生じる。さらにこの段差
は、図９に示すように下層の層間絶縁膜１１４よりも上
層の層間絶縁膜１１６の方が大きくなる。スタックトキ
ャパシタの高さによっては、層間絶縁膜１１６の段差は
１００ｎｍ以上になる場合もある。
モリアレイを構成した場合、メモリアレイ部とそれ以外
の周辺部との間に大きな段差が生じる。さらにこの段差
は、図９に示すように下層の層間絶縁膜１１４よりも上
層の層間絶縁膜１１６の方が大きくなる。スタックトキ
ャパシタの高さによっては、層間絶縁膜１１６の段差は
１００ｎｍ以上になる場合もある。
【００２１】一方、同一工程で複数のスルーホールまた
はコンタクトホールを形成する場合には、その形成時の
エッチング特性やスルーホールなどへプラグを埋込む際
の埋込特性の観点から、スルーホールやコンタクトホー
ルのサイズ（開口径）をチップ全体にわたってそれぞれ
均一にする必要がある。このため、あるブロックのスル
ーホールやコンタクトホールのサイズだけを部分的に大
きく設定することはできなくなる。
はコンタクトホールを形成する場合には、その形成時の
エッチング特性やスルーホールなどへプラグを埋込む際
の埋込特性の観点から、スルーホールやコンタクトホー
ルのサイズ（開口径）をチップ全体にわたってそれぞれ
均一にする必要がある。このため、あるブロックのスル
ーホールやコンタクトホールのサイズだけを部分的に大
きく設定することはできなくなる。
【００２２】ところで、システムＬＳＩでは、ロジック
ブロックのゲート密度を上げるためにスルーホールやコ
ンタクトホールのサイズが小さく設定される。したがっ
て、混載ＤＲＡＭ部のスルーホールやコンタクトホール
のサイズは、上記のチップ全体にわたるサイズの均一性
の必要理由から、ロジックブロックの小さいサイズに合
わせる必要がある。このため、この場合のメモリアレイ
部におけるスルーホールやコンタクトホールのサイズ
は、同じ設計寸法のメモリセルで構成されたメモリセル
アレイを持つ汎用ＤＲＡＭのサイズに比べて小さくな
る。
ブロックのゲート密度を上げるためにスルーホールやコ
ンタクトホールのサイズが小さく設定される。したがっ
て、混載ＤＲＡＭ部のスルーホールやコンタクトホール
のサイズは、上記のチップ全体にわたるサイズの均一性
の必要理由から、ロジックブロックの小さいサイズに合
わせる必要がある。このため、この場合のメモリアレイ
部におけるスルーホールやコンタクトホールのサイズ
は、同じ設計寸法のメモリセルで構成されたメモリセル
アレイを持つ汎用ＤＲＡＭのサイズに比べて小さくな
る。
【００２３】このようにサイズが小さくなると、転写に
おけるＤＯＦ（Depth Of Focus：焦点深度）の許容範囲
が小さくなる。このため、メモリアレイ領域および上記
の段差領域でのスルーホールやコンタクトホールの形成
が難しくなる。特に段差がより大きくなる上記層間絶縁
膜１６上では、サブワードドライバ帯やセンスアンプ帯
のかなり内側に入った領域までスルーホール等を形成す
ることができなくなる。
おけるＤＯＦ（Depth Of Focus：焦点深度）の許容範囲
が小さくなる。このため、メモリアレイ領域および上記
の段差領域でのスルーホールやコンタクトホールの形成
が難しくなる。特に段差がより大きくなる上記層間絶縁
膜１６上では、サブワードドライバ帯やセンスアンプ帯
のかなり内側に入った領域までスルーホール等を形成す
ることができなくなる。
【００２４】以上の理由から、図９においてＶＣＰ電源
線１１７ａをサブワードドライバ帯の内側（図中右側）
に相当量寄せて配置する必要があり、さらに中間接続配
線層１１５ａをセルプレート１１３の真上領域からＶＣ
Ｐ電源線１１７ａの真下領域にまで延在させる必要があ
る。
線１１７ａをサブワードドライバ帯の内側（図中右側）
に相当量寄せて配置する必要があり、さらに中間接続配
線層１１５ａをセルプレート１１３の真上領域からＶＣ
Ｐ電源線１１７ａの真下領域にまで延在させる必要があ
る。
【００２５】また、ＶＣＰのローカル電源線を第１のメ
タル配線で配置する場合も考えられる。しかし、メモリ
アレイからメインワード線ＭＷＬが第１のメタル配線で
ＶＣＰのローカル電源線に直交するように延びてきてい
る。このため、ＶＣＰのローカル電源線をまたぐように
メインワード線ＭＷＬを第２のメタル配線に一部上げる
必要がある。したがって、この場合もスルーホール位置
の制約がかかり、ＶＣＰのローカル電源線をサブワード
ドライバ帯の相当内側に配置する必要がある。
タル配線で配置する場合も考えられる。しかし、メモリ
アレイからメインワード線ＭＷＬが第１のメタル配線で
ＶＣＰのローカル電源線に直交するように延びてきてい
る。このため、ＶＣＰのローカル電源線をまたぐように
メインワード線ＭＷＬを第２のメタル配線に一部上げる
必要がある。したがって、この場合もスルーホール位置
の制約がかかり、ＶＣＰのローカル電源線をサブワード
ドライバ帯の相当内側に配置する必要がある。
【００２６】上記のようにＶＣＰの電源線（ＶＣＰ電源
線１１７ａまたはＶＣＰのローカル電源線）をサブワー
ドドライバ帯ＳＷＤに配置する場合、ＶＣＰの電源線の
配線領域、ＶＣＰの電源線と中間接続配線１１５ａとの
スルーホール１１６ａによる接続部、サブワードドライ
バ帯ＳＷＤを横断するようにかなり長い距離を走る中間
接続配線１１５ａなどによって、サブワードドライバ帯
ＳＷＤの幅が増大する。このため、サブメモリアレイＳ
ＭＡの行方向の分割数が多くなるほど、上記のサブワー
ドドライバ帯ＳＷＤの幅の増大分の総和が大きくなり、
チップ面積が増大するという問題が生じる。
線１１７ａまたはＶＣＰのローカル電源線）をサブワー
ドドライバ帯ＳＷＤに配置する場合、ＶＣＰの電源線の
配線領域、ＶＣＰの電源線と中間接続配線１１５ａとの
スルーホール１１６ａによる接続部、サブワードドライ
バ帯ＳＷＤを横断するようにかなり長い距離を走る中間
接続配線１１５ａなどによって、サブワードドライバ帯
ＳＷＤの幅が増大する。このため、サブメモリアレイＳ
ＭＡの行方向の分割数が多くなるほど、上記のサブワー
ドドライバ帯ＳＷＤの幅の増大分の総和が大きくなり、
チップ面積が増大するという問題が生じる。
【００２７】一方、ＶＣＰの電源線をサブメモリアレイ
ＳＭＡとセンスアンプ帯ＳＡとの境界にメインワード線
ＭＷＤと平行に配置するとともに、複数箇所でセルプレ
ートに接続してＶＣＰを給電する方法もある。しかしこ
の場合、ＶＣＰの電源線の配線領域によるセンスアンプ
帯ＳＡの幅の増大が生じ、サブメモリアレイＳＭＡによ
る列方向の分割数が大きくなるほどチップ面積が増大す
るという問題が生じる。
ＳＭＡとセンスアンプ帯ＳＡとの境界にメインワード線
ＭＷＤと平行に配置するとともに、複数箇所でセルプレ
ートに接続してＶＣＰを給電する方法もある。しかしこ
の場合、ＶＣＰの電源線の配線領域によるセンスアンプ
帯ＳＡの幅の増大が生じ、サブメモリアレイＳＭＡによ
る列方向の分割数が大きくなるほどチップ面積が増大す
るという問題が生じる。
【００２８】それゆえ本発明の目的は、チップ面積の増
大を防止するとともに、セルプレートにセルプレート電
圧を確実に給電できる半導体記憶装置を提供することで
ある。
大を防止するとともに、セルプレートにセルプレート電
圧を確実に給電できる半導体記憶装置を提供することで
ある。
【００２９】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と、ビット線と、ダミービット線と、キ
ャパシタと、中間接続配線とを備えている。半導体基板
は主表面を有している。ビット線は主表面上に形成され
ている。ダミービット線はビット線と同一の層から分離
して形成され、かつビット線と並走している。キャパシ
タはビット線より上層に形成された上部電極を有してい
る。中間接続配線は、キャパシタより上層に形成され、
かつダミービット線および上部電極に電気的に接続され
ている。
は、半導体基板と、ビット線と、ダミービット線と、キ
ャパシタと、中間接続配線とを備えている。半導体基板
は主表面を有している。ビット線は主表面上に形成され
ている。ダミービット線はビット線と同一の層から分離
して形成され、かつビット線と並走している。キャパシ
タはビット線より上層に形成された上部電極を有してい
る。中間接続配線は、キャパシタより上層に形成され、
かつダミービット線および上部電極に電気的に接続され
ている。
【００３０】本発明の半導体記憶装置では、ダミービッ
ト線と中間接続配線との接続は、中間接続配線下のコン
タクトホールを介してなされる。このため、中間接続配
線上にスルーホールを形成する従来例よりも、コンタク
トホール形成時の段差の影響は少ない。よって、たとえ
ばサブメモリアレイ領域とサブワードドライバ帯との境
界部にも、ダミービット線と中間接続配線との接続用の
コンタクトホールを形成することができる。これによ
り、従来例のように中間接続配線およびそれに接続され
るコンタクトホールをサブワードドライバ帯の相当内側
に形成する必要がなくなる。したがって、それによるサ
ブワードドライバ帯幅の増大およびチップ面積の増大を
防止することができる。
ト線と中間接続配線との接続は、中間接続配線下のコン
タクトホールを介してなされる。このため、中間接続配
線上にスルーホールを形成する従来例よりも、コンタク
トホール形成時の段差の影響は少ない。よって、たとえ
ばサブメモリアレイ領域とサブワードドライバ帯との境
界部にも、ダミービット線と中間接続配線との接続用の
コンタクトホールを形成することができる。これによ
り、従来例のように中間接続配線およびそれに接続され
るコンタクトホールをサブワードドライバ帯の相当内側
に形成する必要がなくなる。したがって、それによるサ
ブワードドライバ帯幅の増大およびチップ面積の増大を
防止することができる。
【００３１】上記の半導体記憶装置において好ましく
は、主表面に形成された１対のソース／ドレイン領域
と、その１対のソース／ドレイン領域に挟まれる領域上
にゲート絶縁層を介在して延在するサブワード線と、中
間接続配線と同一の層から分離して形成されかつサブワ
ード線とともに階層ワード線構成をなすメインワード線
とがさらに備えられている。
は、主表面に形成された１対のソース／ドレイン領域
と、その１対のソース／ドレイン領域に挟まれる領域上
にゲート絶縁層を介在して延在するサブワード線と、中
間接続配線と同一の層から分離して形成されかつサブワ
ード線とともに階層ワード線構成をなすメインワード線
とがさらに備えられている。
【００３２】このように中間接続配線をメインワード線
と同一層から分離して形成することができ、階層ワード
構成において効率的に中間接続配線を形成することがで
きる。
と同一層から分離して形成することができ、階層ワード
構成において効率的に中間接続配線を形成することがで
きる。
【００３３】上記の半導体記憶装置において好ましく
は、１対のソース／ドレイン領域とサブワード線よりな
るゲート電極とを有するトランジスタおよびキャパシタ
を含むメモリセルが複数個配置されてサブメモリアレイ
を構成している。サブメモリアレイが複数個配置されて
メモリセルアレイを構成している。
は、１対のソース／ドレイン領域とサブワード線よりな
るゲート電極とを有するトランジスタおよびキャパシタ
を含むメモリセルが複数個配置されてサブメモリアレイ
を構成している。サブメモリアレイが複数個配置されて
メモリセルアレイを構成している。
【００３４】これにより多分割メモリアレイ構成を有す
るような大容量のＤＲＡＭにおいても、キャパシタの上
部電極に所定の電位を確実に給電できるとともにチップ
面積の増大を防止することができる。
るような大容量のＤＲＡＭにおいても、キャパシタの上
部電極に所定の電位を確実に給電できるとともにチップ
面積の増大を防止することができる。
【００３５】上記の半導体記憶装置において好ましく
は、中間接続配線より上層に形成され、かつダミービッ
ト線に電気的に接続された上層配線がさらに備えられて
いる。
は、中間接続配線より上層に形成され、かつダミービッ
ト線に電気的に接続された上層配線がさらに備えられて
いる。
【００３６】これにより、上部電極に与えるべき所定の
電位を、上層配線からダミービット線を経て上部電極へ
給電することができる。
電位を、上層配線からダミービット線を経て上部電極へ
給電することができる。
【００３７】上記の半導体記憶装置において好ましく
は、中間接続配線と同一の層から分離して形成された第
２の中間接続配線がさらに備えられている。上層配線は
第２の中間接続配線を介在してダミービット線に電気的
に接続されている。
は、中間接続配線と同一の層から分離して形成された第
２の中間接続配線がさらに備えられている。上層配線は
第２の中間接続配線を介在してダミービット線に電気的
に接続されている。
【００３８】このようにダミービット線と上層配線との
間に第２の中間接続配線を設けたことにより、ダミービ
ット線と上層配線との接続のためのスルーホールの形成
が容易となる。
間に第２の中間接続配線を設けたことにより、ダミービ
ット線と上層配線との接続のためのスルーホールの形成
が容易となる。
【００３９】上記の半導体記憶装置において好ましく
は、ビット線に対するプリチャージ電圧と同じ電圧が、
ダミービット線および中間接続配線を介して上部電極に
与えられる。
は、ビット線に対するプリチャージ電圧と同じ電圧が、
ダミービット線および中間接続配線を介して上部電極に
与えられる。
【００４０】これにより、上部電極にプリチャージ電圧
と同じ電圧を確実に給電することができる。
と同じ電圧を確実に給電することができる。
【００４１】上記の半導体記憶装置において好ましく
は、中間接続配線の材質は金属よりなり、ビット線の材
質はシリコンおよび高融点金属の少なくともいずれかを
含んでいる。
は、中間接続配線の材質は金属よりなり、ビット線の材
質はシリコンおよび高融点金属の少なくともいずれかを
含んでいる。
【００４２】このように中間接続配線およびビット線に
適切な材質が選択される。上記の半導体記憶装置におい
て好ましくは、ダミービット線に並走する他のダミービ
ット線がさらに備えられている。ダミービット線と他の
ダミービット線との間は複数箇所において接続されてい
る。
適切な材質が選択される。上記の半導体記憶装置におい
て好ましくは、ダミービット線に並走する他のダミービ
ット線がさらに備えられている。ダミービット線と他の
ダミービット線との間は複数箇所において接続されてい
る。
【００４３】これにより、中間接続配線に直接接続され
たダミービット線が断線しても、他のダミービット線を
迂回して中間接続配線に給電することが可能となる。
たダミービット線が断線しても、他のダミービット線を
迂回して中間接続配線に給電することが可能となる。
【００４４】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図に基いて説明する。
いて図に基いて説明する。
【００４５】図１は本発明の一実施の形態における半導
体記憶装置でのセルプレートへのＶＣＰの給電構成を示
す平面図である。また図２は図１の領域Ｒを拡大して示
す平面図である。
体記憶装置でのセルプレートへのＶＣＰの給電構成を示
す平面図である。また図２は図１の領域Ｒを拡大して示
す平面図である。
【００４６】主に図１を参照して、サブメモリアレイ領
域ＳＭＡ内には、複数本のビット線７と複数本のメイン
ワード線１５とが互いに直交するように配置されてい
る。メインワード線１５は、第１のメタル配線よりなっ
ている。またサブメモリアレイ領域ＳＭＡの端部付近に
は、ビット線７と並走するようにダミービット線７ａ、
７ｂが配置されている。ビット線７の上層であってメイ
ンワード線１５の下層には、セルプレート１３が形成さ
れている。このセルプレート１３は、サブメモリアレイ
領域ＳＭＡのほぼ全域にわたって分布している。
域ＳＭＡ内には、複数本のビット線７と複数本のメイン
ワード線１５とが互いに直交するように配置されてい
る。メインワード線１５は、第１のメタル配線よりなっ
ている。またサブメモリアレイ領域ＳＭＡの端部付近に
は、ビット線７と並走するようにダミービット線７ａ、
７ｂが配置されている。ビット線７の上層であってメイ
ンワード線１５の下層には、セルプレート１３が形成さ
れている。このセルプレート１３は、サブメモリアレイ
領域ＳＭＡのほぼ全域にわたって分布している。
【００４７】ダミービット線７ａは、コンタクトホール
１９ｂを介して中間接続配線１８に電気的に接続されて
いる。この中間接続配線１８は、メインワード線１５と
同一の層より分離して形成された第１のメタル配線であ
る。中間接続配線１８は、上層の第２のメタル配線より
なるＶＣＰのグローバル電源線１７ａにスルーホール１
９ａを介して電気的に接続されている。このＶＣＰのグ
ローバル電源線１７ａは、サブメモリアレイ領域ＳＭＡ
とサブワードドライバ帯ＳＷＤとの境界付近においてそ
の境界に沿って延在している。
１９ｂを介して中間接続配線１８に電気的に接続されて
いる。この中間接続配線１８は、メインワード線１５と
同一の層より分離して形成された第１のメタル配線であ
る。中間接続配線１８は、上層の第２のメタル配線より
なるＶＣＰのグローバル電源線１７ａにスルーホール１
９ａを介して電気的に接続されている。このＶＣＰのグ
ローバル電源線１７ａは、サブメモリアレイ領域ＳＭＡ
とサブワードドライバ帯ＳＷＤとの境界付近においてそ
の境界に沿って延在している。
【００４８】ダミービット線７ａは、セルプレート１３
よりも外周側（図中右側）へ延びる分岐部７ａａを有し
ている。この分岐部７ａａは、コンタクトホール１４ａ
を介して中間接続配線１５ａに電気的に接続されてい
る。この中間接続配線１５ａは、メインワード線１５と
同一の層から分離して形成された第１のメタル配線であ
る。中間接続配線１５ａは、コンタクトホール１４ｂを
介してセルプレート１３に電気的に接続されている。こ
のようにしてダミービット線７ａは、セルプレート１３
に複数箇所において電気的に接続されている。
よりも外周側（図中右側）へ延びる分岐部７ａａを有し
ている。この分岐部７ａａは、コンタクトホール１４ａ
を介して中間接続配線１５ａに電気的に接続されてい
る。この中間接続配線１５ａは、メインワード線１５と
同一の層から分離して形成された第１のメタル配線であ
る。中間接続配線１５ａは、コンタクトホール１４ｂを
介してセルプレート１３に電気的に接続されている。こ
のようにしてダミービット線７ａは、セルプレート１３
に複数箇所において電気的に接続されている。
【００４９】以上より、ＶＣＰのグローバル電源線１７
ａのＶＣＰが、中間接続配線１８とダミービット線７ａ
と中間接続配線１５ａとを介してセルプレート１３に給
電される。
ａのＶＣＰが、中間接続配線１８とダミービット線７ａ
と中間接続配線１５ａとを介してセルプレート１３に給
電される。
【００５０】なお図２に示すように、サブメモリアレイ
ＳＭＡ内には、メインワード線１５と同一方向にサブワ
ード線５が複数本配置されており、このサブワード線５
とビット線７との交差部付近には、１トランジスタ１キ
ャパシタ構成のメモリセルが配置されている。
ＳＭＡ内には、メインワード線１５と同一方向にサブワ
ード線５が複数本配置されており、このサブワード線５
とビット線７との交差部付近には、１トランジスタ１キ
ャパシタ構成のメモリセルが配置されている。
【００５１】次に、上記構成を断面図を用いて説明す
る。図３は、図１および図２の５０−５０線に沿う概略
断面図である。図３を参照して、トレンチ分離２により
電気的に分離された半導体基板１の表面にＭＯＳトラン
ジスタ１０、３０が形成されている。ＭＯＳトランジス
タ１０は、サブメモリアレイ領域ＳＭＡ内においてメモ
リセルを構成するものであり、ＭＯＳトランジスタ３０
はサブワードドライバ帯ＳＷＤにおいてサブワードドラ
イバを構成するものである。
る。図３は、図１および図２の５０−５０線に沿う概略
断面図である。図３を参照して、トレンチ分離２により
電気的に分離された半導体基板１の表面にＭＯＳトラン
ジスタ１０、３０が形成されている。ＭＯＳトランジス
タ１０は、サブメモリアレイ領域ＳＭＡ内においてメモ
リセルを構成するものであり、ＭＯＳトランジスタ３０
はサブワードドライバ帯ＳＷＤにおいてサブワードドラ
イバを構成するものである。
【００５２】ＭＯＳトランジスタ１０は、半導体基板１
の表面に形成された１対のソース／ドレイン領域３と、
その１対のソース／ドレイン領域３に挟まれる領域上に
ゲート絶縁層４を介在して形成されたゲート電極層５と
を有している。またＭＯＳトランジスタ３０は、半導体
基板１の表面に形成された１対のソース／ドレイン領域
２１と、その１対のソース／ドレイン領域２１に挟まれ
る領域上にゲート絶縁層２２を介在して形成されたゲー
ト電極層２３とを有している。ゲート電極層５、２３
は、たとえば不純物が導入された多結晶シリコン（ドー
プトポリシリコン）、あるいはＷＳｉXなどのポリサイ
ドなどのシリコンを含む材質より形成されている。また
ゲート電極層５はサブワード線ＳＷＬとなるものであ
る。
の表面に形成された１対のソース／ドレイン領域３と、
その１対のソース／ドレイン領域３に挟まれる領域上に
ゲート絶縁層４を介在して形成されたゲート電極層５と
を有している。またＭＯＳトランジスタ３０は、半導体
基板１の表面に形成された１対のソース／ドレイン領域
２１と、その１対のソース／ドレイン領域２１に挟まれ
る領域上にゲート絶縁層２２を介在して形成されたゲー
ト電極層２３とを有している。ゲート電極層５、２３
は、たとえば不純物が導入された多結晶シリコン（ドー
プトポリシリコン）、あるいはＷＳｉXなどのポリサイ
ドなどのシリコンを含む材質より形成されている。また
ゲート電極層５はサブワード線ＳＷＬとなるものであ
る。
【００５３】このＭＯＳトランジスタ１０、３０を覆う
ように表面全面に層間絶縁膜６が形成されている。この
層間絶縁膜６上には、ビット線７とダミービット線７
ａ、７ｂと接続配線７ｃとが、同一の層から分離して形
成されている。このビット線７とダミービット線７ａ、
７ｂと接続配線７ｃとは、たとえばドープトポリシリコ
ン、あるいはＷＳｉXなどのポリサイドなどのシリコン
を含む材質、あるいはＷ（タングステン）などの高融点
金属より形成されている。ビット線７は、ソース／ドレ
イン領域３に、コンタクトホール６ａを介して電気的に
接続されている。また接続配線７ｃは、ゲート電極層２
３にコンタクトホール６ｂを介して電気的に接続されて
いる。
ように表面全面に層間絶縁膜６が形成されている。この
層間絶縁膜６上には、ビット線７とダミービット線７
ａ、７ｂと接続配線７ｃとが、同一の層から分離して形
成されている。このビット線７とダミービット線７ａ、
７ｂと接続配線７ｃとは、たとえばドープトポリシリコ
ン、あるいはＷＳｉXなどのポリサイドなどのシリコン
を含む材質、あるいはＷ（タングステン）などの高融点
金属より形成されている。ビット線７は、ソース／ドレ
イン領域３に、コンタクトホール６ａを介して電気的に
接続されている。また接続配線７ｃは、ゲート電極層２
３にコンタクトホール６ｂを介して電気的に接続されて
いる。
【００５４】このビット線７、ダミービット線７ａ、７
ｂおよび接続配線７ｃ上を覆うように表面全面に層間絶
縁膜８が形成されている。この層間絶縁膜８のサブメモ
リアレイ領域ＳＭＡ上には複数のキャパシタ２０が形成
されている。
ｂおよび接続配線７ｃ上を覆うように表面全面に層間絶
縁膜８が形成されている。この層間絶縁膜８のサブメモ
リアレイ領域ＳＭＡ上には複数のキャパシタ２０が形成
されている。
【００５５】キャパシタ２０は、ストレージノード１１
（下部電極）と、ストレージノード１１にキャパシタ誘
電体層１２を介在して対向するセルプレート（上部電
極）１３とを有するスタックドキャパシタである。スト
レージノード１１は、上方へ延びる筒部１１を有してお
り、かつソース／ドレイン領域３にコンタクトホール８
ａを介して電気的に接続されている。またセルプレート
１３は各キャパシタ２０で共有されており、かつサブワ
ードドライバ帯ＳＷＤ方向（図中右側）へ延在するよう
に形成されている。
（下部電極）と、ストレージノード１１にキャパシタ誘
電体層１２を介在して対向するセルプレート（上部電
極）１３とを有するスタックドキャパシタである。スト
レージノード１１は、上方へ延びる筒部１１を有してお
り、かつソース／ドレイン領域３にコンタクトホール８
ａを介して電気的に接続されている。またセルプレート
１３は各キャパシタ２０で共有されており、かつサブワ
ードドライバ帯ＳＷＤ方向（図中右側）へ延在するよう
に形成されている。
【００５６】なお、複数のストレージノード１１の外周
には、ダミーのストレージノード１１ａが形成されてい
る。
には、ダミーのストレージノード１１ａが形成されてい
る。
【００５７】このキャパシタ２０を覆うように表面全面
に層間絶縁膜１４が形成されている。この層間絶縁膜１
４上には、メインワード線１５と中間接続配線１５ａと
配線１５ｂとが、同一の層から互いに分離して形成され
ている。このメインワード線１５と中間接続配線１５ａ
と配線１５ｂとは、たとえばアルミニウム（Ａｌ）など
の金属またはそれを含む合金よりなる第１のメタル配線
である。
に層間絶縁膜１４が形成されている。この層間絶縁膜１
４上には、メインワード線１５と中間接続配線１５ａと
配線１５ｂとが、同一の層から互いに分離して形成され
ている。このメインワード線１５と中間接続配線１５ａ
と配線１５ｂとは、たとえばアルミニウム（Ａｌ）など
の金属またはそれを含む合金よりなる第１のメタル配線
である。
【００５８】中間接続配線１５ａは、ダミービット線７
ａにコンタクトホール１４ａを介して電気的に接続され
るとともに、セルプレート１３にコンタクトホール１４
ｂを介して電気的に接続されている。
ａにコンタクトホール１４ａを介して電気的に接続され
るとともに、セルプレート１３にコンタクトホール１４
ｂを介して電気的に接続されている。
【００５９】配線１５ｂはコンタクトホール１４ｃを介
して接続配線７ｃに電気的に接続されている。メインワ
ード線１５はサブメモリアレイ領域内に延在してる。
して接続配線７ｃに電気的に接続されている。メインワ
ード線１５はサブメモリアレイ領域内に延在してる。
【００６０】メインワード線１５と中間接続配線１５ａ
と配線１５ｂとを覆うように表面全面に層間絶縁膜１６
が形成されている。層間絶縁膜１６上にはＶＣＰのグロ
ーバル電源線１７ａと配線１７ｂとが、同一の層から互
いに分離して形成されている。このＶＣＰのグローバル
電源線１７ａと配線１７ｂとは、たとえばＡｌなどの金
属またはそれを含む合金よりなる第２のメタル配線であ
る。このＶＣＰグローバル電源線１７ａは、図１で示し
たようにサブメモリアレイ領域ＳＭＡ外にてダミービッ
ト線７ａに中間接続配線１８を介在して電気的に接続さ
れている。
と配線１５ｂとを覆うように表面全面に層間絶縁膜１６
が形成されている。層間絶縁膜１６上にはＶＣＰのグロ
ーバル電源線１７ａと配線１７ｂとが、同一の層から互
いに分離して形成されている。このＶＣＰのグローバル
電源線１７ａと配線１７ｂとは、たとえばＡｌなどの金
属またはそれを含む合金よりなる第２のメタル配線であ
る。このＶＣＰグローバル電源線１７ａは、図１で示し
たようにサブメモリアレイ領域ＳＭＡ外にてダミービッ
ト線７ａに中間接続配線１８を介在して電気的に接続さ
れている。
【００６１】本実施の形態では、図１に示すようにＶＣ
Ｐのグローバル電源線１７ａから、中間接続配線１８と
ダミービット線７ａと中間接続配線１５ａとを介してセ
ルプレート１３にＶＣＰを確実に給電することができ
る。
Ｐのグローバル電源線１７ａから、中間接続配線１８と
ダミービット線７ａと中間接続配線１５ａとを介してセ
ルプレート１３にＶＣＰを確実に給電することができ
る。
【００６２】また図３に示すようにダミービット線７ａ
と中間接続配線１５ａとの接続は、中間接続配線１５ａ
下に設けられたコンタクトホール１４ａを介して行なわ
れる。このため、図９に示す従来例のように中間接続配
線１１５ａ上にスルーホール１１６ａを形成する場合よ
りも、コンタクトホール１４ａ形成時の段差の影響は少
ない。よって、サブメモリアレイ領域とサブワードドラ
イバ帯ＳＷＤとの境界部付近にも、コンタクトホール１
４ａを良好に形成することができる。これにより、コン
タクトホール１４ａおよび中間接続配線１５ａをサブワ
ードドライバ帯ＳＷＤの相当内側に形成する必要がなく
なるため、サブワードドライバ帯ＳＷＤ幅の増大および
チップ面積の増大を防止することができる。
と中間接続配線１５ａとの接続は、中間接続配線１５ａ
下に設けられたコンタクトホール１４ａを介して行なわ
れる。このため、図９に示す従来例のように中間接続配
線１１５ａ上にスルーホール１１６ａを形成する場合よ
りも、コンタクトホール１４ａ形成時の段差の影響は少
ない。よって、サブメモリアレイ領域とサブワードドラ
イバ帯ＳＷＤとの境界部付近にも、コンタクトホール１
４ａを良好に形成することができる。これにより、コン
タクトホール１４ａおよび中間接続配線１５ａをサブワ
ードドライバ帯ＳＷＤの相当内側に形成する必要がなく
なるため、サブワードドライバ帯ＳＷＤ幅の増大および
チップ面積の増大を防止することができる。
【００６３】また、中間接続配線１５ａをセルプレート
１３上からサブワードドライバ帯ＳＷＤの相当内側にま
で延在させる必要もないため、中間接続配線１５ａの長
さも短くてすむ。
１３上からサブワードドライバ帯ＳＷＤの相当内側にま
で延在させる必要もないため、中間接続配線１５ａの長
さも短くてすむ。
【００６４】またＶＣＰのグローバル電源線１７ａは、
サブメモリアレイ領域ＳＭＡ外の１ヵ所においてダミー
ビット線７ａに電気的に接続されれば足りる。このた
め、サブメモリアレイ領域ＳＭＡ上、あるいはサブワー
ドドライバ帯ＳＷＤとサブメモリアレイ領域ＳＭＡとの
境界上にグローバル電源線１７ａを配置することができ
る。このため、このグローバル電源線１７ａの配置によ
るサブワードドライバ帯ＳＷＤ幅の増大はない。
サブメモリアレイ領域ＳＭＡ外の１ヵ所においてダミー
ビット線７ａに電気的に接続されれば足りる。このた
め、サブメモリアレイ領域ＳＭＡ上、あるいはサブワー
ドドライバ帯ＳＷＤとサブメモリアレイ領域ＳＭＡとの
境界上にグローバル電源線１７ａを配置することができ
る。このため、このグローバル電源線１７ａの配置によ
るサブワードドライバ帯ＳＷＤ幅の増大はない。
【００６５】また、図１に示すようにＶＣＰのグローバ
ル電源線１７ａとダミービット線７ａとの接続部は少な
くとも１ヵ所あればよいため、この接続部によるセンス
アンプ帯ＳＡ幅もしくはサブワードドライバ帯ＳＷＤ幅
の増大はない。
ル電源線１７ａとダミービット線７ａとの接続部は少な
くとも１ヵ所あればよいため、この接続部によるセンス
アンプ帯ＳＡ幅もしくはサブワードドライバ帯ＳＷＤ幅
の増大はない。
【００６６】なお、１本のメインワード線１５が８本の
サブワード線に接続される８way方式では、メインワー
ド線１５同士のスペースは比較的大きい。このため、中
間接続配線１５ａは、メインワード線１５間のスペース
内に配置することができる。しかし、階層ワード線構成
が４wayになると、メインワード線１５間のスペースが
小さくなる。このような場合には、たとえば図４に示す
ようにメインワード線１５は、直線ではなく中間接続配
線１５ａを迂回するような形状とされる。これにより、
各メインワード線１５を少しずつずらすことにより、メ
インワード線１５間のスペースを確保することができ
る。いずれの場合も、中間接続配線１５ａの配置やダミ
ービット線７ａの配置によるサブワードドライバ帯ＳＷ
Ｄ幅の増大はない。
サブワード線に接続される８way方式では、メインワー
ド線１５同士のスペースは比較的大きい。このため、中
間接続配線１５ａは、メインワード線１５間のスペース
内に配置することができる。しかし、階層ワード線構成
が４wayになると、メインワード線１５間のスペースが
小さくなる。このような場合には、たとえば図４に示す
ようにメインワード線１５は、直線ではなく中間接続配
線１５ａを迂回するような形状とされる。これにより、
各メインワード線１５を少しずつずらすことにより、メ
インワード線１５間のスペースを確保することができ
る。いずれの場合も、中間接続配線１５ａの配置やダミ
ービット線７ａの配置によるサブワードドライバ帯ＳＷ
Ｄ幅の増大はない。
【００６７】本実施の形態において、セルプレート１３
に与えられる電圧（セルプレート電圧：ＶＣＰ）および
ビット線のプリチャージ電圧（ＶＢＬ）はともに、一般
的にはアレイ電圧ＶＤＤの半分（ＶＤＤ／２）と同じ電
圧に設定されている。したがって、ＶＣＰのローカル電
源線であるダミービット線７ａと隣接するビット線７と
がウェハプロセス中に付着するごみなどによって短絡し
ても、スタンバイ期間中にはビット線７からＶＣＰのロ
ーカル電源線７ａへの貫通電流は流れない。したがっ
て、上記の不良ビット線を置換してもスタンバイ電流が
大きくなるという不良は発生しない。
に与えられる電圧（セルプレート電圧：ＶＣＰ）および
ビット線のプリチャージ電圧（ＶＢＬ）はともに、一般
的にはアレイ電圧ＶＤＤの半分（ＶＤＤ／２）と同じ電
圧に設定されている。したがって、ＶＣＰのローカル電
源線であるダミービット線７ａと隣接するビット線７と
がウェハプロセス中に付着するごみなどによって短絡し
ても、スタンバイ期間中にはビット線７からＶＣＰのロ
ーカル電源線７ａへの貫通電流は流れない。したがっ
て、上記の不良ビット線を置換してもスタンバイ電流が
大きくなるという不良は発生しない。
【００６８】また、図１に示すようにダミービット線７
ａは、並走するビット線の最も端に配置されており、パ
ターンの繰返し性が損なわれる部分であるため、パター
ン形成時にパターンの途切れが生じやすい部分である。
このようなパターンの途切れが生じた場合、ＶＣＰを良
好にセルプレート１３に給電することができない場合も
生じ得る。そこで、ダミービット線７ａ近傍の構成を図
５に示す構成とすることが好ましい。
ａは、並走するビット線の最も端に配置されており、パ
ターンの繰返し性が損なわれる部分であるため、パター
ン形成時にパターンの途切れが生じやすい部分である。
このようなパターンの途切れが生じた場合、ＶＣＰを良
好にセルプレート１３に給電することができない場合も
生じ得る。そこで、ダミービット線７ａ近傍の構成を図
５に示す構成とすることが好ましい。
【００６９】図５を参照して、ダミービット線７ａに並
走する他のダミービット線７ｂが、接続部７ｃによりダ
ミービット線７ａに複数箇所で接続されている。これに
より、たとえば図中の領域Ｓにおいてダミービット線７
ａのパターンが途切れたとしても、矢印の経路で示すよ
うに他のダミービット線７ｂに迂回してすべてのセルプ
レート接続部へＶＣＰを給電することが可能となる。こ
れにより、さらに確実にセルプレート１３にＶＣＰを給
電することが可能となる。また他のダミービット線７ｂ
を有効活用することもできる。
走する他のダミービット線７ｂが、接続部７ｃによりダ
ミービット線７ａに複数箇所で接続されている。これに
より、たとえば図中の領域Ｓにおいてダミービット線７
ａのパターンが途切れたとしても、矢印の経路で示すよ
うに他のダミービット線７ｂに迂回してすべてのセルプ
レート接続部へＶＣＰを給電することが可能となる。こ
れにより、さらに確実にセルプレート１３にＶＣＰを給
電することが可能となる。また他のダミービット線７ｂ
を有効活用することもできる。
【００７０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７１】
【発明の効果】本発明の半導体記憶装置では、ダミービ
ット線と中間接続配線との接続は、中間接続配線下のコ
ンタクトホールを介してなされる。このため、中間接続
配線上にコンタクトホールを形成する従来例よりも、コ
ンタクトホール形成時の段差の影響は少ない。よって、
たとえばサブメモリアレイ領域とサブワードドライバ帯
との境界部にも、ダミービット線と中間接続配線との接
続用のコンタクトホールを形成することができる。これ
により、従来例のように中間接続配線およびそれに接続
されるコンタクトホールをサブワードドライバ帯の相当
内側に形成する必要がなくなる。したがって、それによ
るサブワードドライバ帯幅の増大およびチップ面積の増
大を防止することができる。
ット線と中間接続配線との接続は、中間接続配線下のコ
ンタクトホールを介してなされる。このため、中間接続
配線上にコンタクトホールを形成する従来例よりも、コ
ンタクトホール形成時の段差の影響は少ない。よって、
たとえばサブメモリアレイ領域とサブワードドライバ帯
との境界部にも、ダミービット線と中間接続配線との接
続用のコンタクトホールを形成することができる。これ
により、従来例のように中間接続配線およびそれに接続
されるコンタクトホールをサブワードドライバ帯の相当
内側に形成する必要がなくなる。したがって、それによ
るサブワードドライバ帯幅の増大およびチップ面積の増
大を防止することができる。
【００７２】上記の半導体記憶装置において好ましく
は、主表面に形成された１対のソース／ドレイン領域
と、その１対のソース／ドレイン領域に挟まれる領域上
にゲート絶縁層を介在して延在するサブワード線と、中
間接続配線と同一の層から分離して形成されかつサブワ
ード線とともに階層ワード線構成をなすメインワード線
とがさらに備えられている。このように中間接続配線を
メインワード線と同一層から分離して形成することがで
きるため、階層ワード構成において効率的に中間接続配
線を形成することができる。
は、主表面に形成された１対のソース／ドレイン領域
と、その１対のソース／ドレイン領域に挟まれる領域上
にゲート絶縁層を介在して延在するサブワード線と、中
間接続配線と同一の層から分離して形成されかつサブワ
ード線とともに階層ワード線構成をなすメインワード線
とがさらに備えられている。このように中間接続配線を
メインワード線と同一層から分離して形成することがで
きるため、階層ワード構成において効率的に中間接続配
線を形成することができる。
【００７３】上記の半導体記憶装置において好ましく
は、１対のソース／ドレイン領域とサブワード線よりな
るゲート電極とを有するトランジスタおよびキャパシタ
を含むメモリセルが複数個配置されてサブメモリアレイ
を構成している。サブメモリアレイが複数個配置されて
メモリセルアレイを構成している。これにより多分割メ
モリアレイ構成を有するような大容量のＤＲＡＭにおい
ても、キャパシタの上部電極に所定の電位を確実に給電
できるとともにチップ面積の増大を防止することができ
る。
は、１対のソース／ドレイン領域とサブワード線よりな
るゲート電極とを有するトランジスタおよびキャパシタ
を含むメモリセルが複数個配置されてサブメモリアレイ
を構成している。サブメモリアレイが複数個配置されて
メモリセルアレイを構成している。これにより多分割メ
モリアレイ構成を有するような大容量のＤＲＡＭにおい
ても、キャパシタの上部電極に所定の電位を確実に給電
できるとともにチップ面積の増大を防止することができ
る。
【００７４】上記の半導体記憶装置において好ましく
は、中間接続配線より上層に形成され、かつダミービッ
ト線に電気的に接続された上層配線がさらに備えられて
いる。これにより、上部電極に与えるべき所定の電位
を、上層配線からダミービット線を経て上部電極へ給電
することができる。
は、中間接続配線より上層に形成され、かつダミービッ
ト線に電気的に接続された上層配線がさらに備えられて
いる。これにより、上部電極に与えるべき所定の電位
を、上層配線からダミービット線を経て上部電極へ給電
することができる。
【００７５】上記の半導体記憶装置において好ましく
は、中間接続配線と同一の層から分離して形成された第
２の中間接続配線がさらに備えられている。上層配線は
第２の中間接続配線を介在してダミービット線に電気的
に接続されている。このようにダミービット線と上層配
線との間に第２の中間接続配線を設けたことにより、ダ
ミービット線と上層配線との接続のためのスルーホール
の形成が容易となる。
は、中間接続配線と同一の層から分離して形成された第
２の中間接続配線がさらに備えられている。上層配線は
第２の中間接続配線を介在してダミービット線に電気的
に接続されている。このようにダミービット線と上層配
線との間に第２の中間接続配線を設けたことにより、ダ
ミービット線と上層配線との接続のためのスルーホール
の形成が容易となる。
【００７６】上記の半導体記憶装置において好ましく
は、ビット線に対するプリチャージ電圧と同じ電圧が、
ダミービット線および中間接続配線を介して上部電極に
与えられる。これにより、上部電極にプリチャージ電圧
と同じ電圧を確実に給電することができる。
は、ビット線に対するプリチャージ電圧と同じ電圧が、
ダミービット線および中間接続配線を介して上部電極に
与えられる。これにより、上部電極にプリチャージ電圧
と同じ電圧を確実に給電することができる。
【００７７】上記の半導体記憶装置において好ましく
は、中間接続配線の材質は金属よりなり、ビット線の材
質はシリコンおよび高融点金属の少なくともいずれかを
含んでいる。このように中間接続配線およびビット線に
適切な材質が選択される。
は、中間接続配線の材質は金属よりなり、ビット線の材
質はシリコンおよび高融点金属の少なくともいずれかを
含んでいる。このように中間接続配線およびビット線に
適切な材質が選択される。
【００７８】上記の半導体記憶装置において好ましく
は、ダミービット線に並走する他のダミービット線がさ
らに備えられている。ダミービット線と他のダミービッ
ト線との間は複数箇所において接続されている。これに
より、中間接続配線に直接接続されたダミービット線が
断線しても、他のダミービット線を迂回して中間接続配
線に給電することが可能となる。
は、ダミービット線に並走する他のダミービット線がさ
らに備えられている。ダミービット線と他のダミービッ
ト線との間は複数箇所において接続されている。これに
より、中間接続配線に直接接続されたダミービット線が
断線しても、他のダミービット線を迂回して中間接続配
線に給電することが可能となる。
【図１】 本発明の実施の形態１における半導体記憶装
置でのセルプレートへのＶＣＰの給電構成を示す平面図
である。
置でのセルプレートへのＶＣＰの給電構成を示す平面図
である。
【図２】 図１の領域Ｒを拡大して示す図である。
【図３】 図１および図２の５０−５０線に沿う概略断
面図である。
面図である。
【図４】 本発明の実施の形態１における半導体記憶装
置にて、メインワード線が中間接続配線を迂回する構成
を示す平面図である。
置にて、メインワード線が中間接続配線を迂回する構成
を示す平面図である。
【図５】 ダミービット線が他のダミービット線に複数
箇所で接続される様子を示す平面図である。
箇所で接続される様子を示す平面図である。
【図６】 一般的な多分割メモリアレイの概念図を示す
図である。
図である。
【図７】 サブメモリアレイ、サブワードドライバ帯お
よびセンスアンプ帯の構成を具体的に示す図である。
よびセンスアンプ帯の構成を具体的に示す図である。
【図８】 図７のメモリセルの構成を示す図である。
【図９】 従来の半導体記憶装置におけるセルプレート
へのＶＣＰの給電構成を示す概略断面図である。
へのＶＣＰの給電構成を示す概略断面図である。
１ 半導体基板、３ ソース／ドレイン領域、４ ゲー
ト絶縁層、５ ゲート電極（サブワード線）、７ ビッ
ト線、７ａ，７ｂ ダミービット線、１０ ＭＯＳトラ
ンジスタ、１１ ストレージノード、１２ キャパシタ
誘電体層、１３セルプレート、１５ メインワード線、
１５ａ 中間接続配線、１７ａ ＶＣＰのグローバル電
源線、２０ キャパシタ。
ト絶縁層、５ ゲート電極（サブワード線）、７ ビッ
ト線、７ａ，７ｂ ダミービット線、１０ ＭＯＳトラ
ンジスタ、１１ ストレージノード、１２ キャパシタ
誘電体層、１３セルプレート、１５ メインワード線、
１５ａ 中間接続配線、１７ａ ＶＣＰのグローバル電
源線、２０ キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島野 裕樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 菅野 弘樹 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD24 AD48 AD49 JA35 JA36 JA39 JA53 KA03 KA05 KA19 LA11 LA12 LA17 LA19 LA21 MA06 MA17 MA20 ZA28
Claims (8)
- 【請求項１】 主表面を有する半導体基板と、 前記主表面上に形成されたビット線と、 前記ビット線と同一の層から分離して形成され、かつ前
記ビット線と並走するダミービット線と、 前記ビット線より上層に形成された上部電極を有するキ
ャパシタと、 前記キャパシタより上層に形成され、かつ前記ダミービ
ット線および前記上部電極に電気的に接続された中間接
続配線とを備えた、半導体記憶装置。 - 【請求項２】 前記主表面に形成された１対のソース／
ドレイン領域と、 前記１対のソース／ドレイン領域に挟まれる領域上にゲ
ート絶縁層を介在して延在するサブワード線と、 前記中間接続配線と同一の層から分離して形成され、か
つ前記サブワード線とともに階層ワード線構成をなすメ
インワード線とをさらに備えた、請求項１に記載の半導
体記憶装置。 - 【請求項３】 前記１対のソース／ドレイン領域と前記
サブワード線よりなるゲート電極とを有するトランジス
タおよび前記キャパシタを含むメモリセルが複数個配置
されてサブメモリアレイを構成し、 前記サブメモリアレイが複数個配置されてメモリセルア
レイを構成する、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記中間接続配線より上層に形成され、
かつ前記ダミービット線に電気的に接続された上層配線
をさらに備えた、請求項１に記載の半導体記憶装置。 - 【請求項５】 前記中間接続配線と同一の層から分離し
て形成された第２の中間接続配線をさらに備え、 前記上層配線は前記第２の中間接続配線を介在して前記
ダミービット線に電気的に接続されている、請求項４に
記載の半導体記憶装置。 - 【請求項６】 前記ビット線に対するプリチャージ電圧
と同じ電圧が、前記ダミービット線および前記中間接続
配線を介して前記上部電極に与えられる、請求項１に記
載の半導体記憶装置。 - 【請求項７】 前記中間接続配線の材質は金属よりな
り、前記ビット線の材質はシリコンおよび高融点金属の
少なくともいずれかを含む、請求項１に記載の半導体記
憶装置。 - 【請求項８】 前記ダミービット線に並走する他のダミ
ービット線をさらに備え、 前記ダミービット線と前記他のダミービット線との間は
複数箇所において接続されている、請求項１に記載の半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37017999A JP4251739B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
| US09/748,139 US6400628B2 (en) | 1999-12-27 | 2000-12-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37017999A JP4251739B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001185702A true JP2001185702A (ja) | 2001-07-06 |
| JP4251739B2 JP4251739B2 (ja) | 2009-04-08 |
Family
ID=18496268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37017999A Expired - Fee Related JP4251739B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP4251739B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101180407B1 (ko) | 2011-01-28 | 2012-09-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조방법 |
Families Citing this family (5)
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|---|---|---|---|---|
| KR100408411B1 (ko) * | 2001-06-01 | 2003-12-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2005064226A (ja) * | 2003-08-12 | 2005-03-10 | Renesas Technology Corp | 配線構造 |
| KR100720261B1 (ko) * | 2006-01-26 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| JP6080544B2 (ja) * | 2012-12-26 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN108573971B (zh) | 2017-03-07 | 2019-08-23 | 联华电子股份有限公司 | 半导体存储器结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760858B2 (ja) | 1984-10-26 | 1995-06-28 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| JPH09198900A (ja) | 1996-01-16 | 1997-07-31 | Hitachi Ltd | 半導体記憶装置 |
| JPH10303389A (ja) | 1997-04-25 | 1998-11-13 | Texas Instr Japan Ltd | 半導体メモリ装置 |
-
1999
- 1999-12-27 JP JP37017999A patent/JP4251739B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-27 US US09/748,139 patent/US6400628B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101180407B1 (ko) | 2011-01-28 | 2012-09-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6400628B2 (en) | 2002-06-04 |
| US20010012229A1 (en) | 2001-08-09 |
| JP4251739B2 (ja) | 2009-04-08 |
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