KR20100045187A - 리세스 타입의 밸런싱 커패시터들을 포함하는 반도체 메모리 장치 - Google Patents

리세스 타입의 밸런싱 커패시터들을 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 리세스 타입의 밸런싱 커패시터들을 포함하는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는, 다수개의 메모리 셀 블락들, 메모리 셀 블락들 중 최외곽 메모리 셀 블락들의 절반의 비트라인들이 제1 입력으로 연결되는 에지 센스 앰프들을 포함하는 에지 센스 앰프 블락, 그리고 에지 센스 앰프들의 제2 입력으로 연결되는 밸런싱 비트라인들을 제공하고 밸런싱 비트라인들과 연결되는 밸런싱 커패시터들을 포함하는 밸런싱 커패시터부를 포함한다. 밸런싱 커패시터들은 밸런싱 비트라인들과 직교하는 방향으로 배치되되, 소정 개의 밸런싱 비트라인들이 배치되는 영역에 걸쳐서 배치되고, 콘택을 통하여 밸런싱 커패시터와 밸런싱 비트라인이 연결되며, 리세스 타입의 커패시턴스 구조물로 형성된다.
에지 더미 셀, 밸런싱 커패시터, 리세스 타입, 에지 센스 앰프

Description

리세스 타입의 밸런싱 커패시터들을 포함하는 반도체 메모리 장치{Semiconductor memory device having recess type balancing capacitors}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 리세스 타입의 밸런싱 커패시터를 포함하는 반도체 메모리 장치에 관한 것이다.
디램(DRAM)에서 비용 절감이 중요시되고 있다. 그로 인하여 칩 사이즈의 축소가 무엇보다도 효과적이다. 지금까지는 미세화 공정 기술을 추진하여 메모리 셀 사이즈를 축소해왔지만, 이제부터는 메모리 배열 방식을 변경하는 것에 의해 칩 사이즈를 축소할 필요가 있다.
DRAM에서, 1-트랜지스터와 1-커패시터로 구성되는 메모리 셀과 메모리 셀 데이터를 감지 증폭하는 센스 앰프의 배치 방법이 DRAM의 칩 사이즈를 좌우하는 중요한 설계 항목이다. 센스 앰프를 포함하는 메모리 셀 어레이의 배치 방법은 크게 오픈 비트라인 방식과 폴디드 비트라인 방식이 있다.
오픈 비트라인 방식은, 임의의 워드라인과 비트라인이 교차하는 모든 교점에 메모리 셀이 배치되어, 메모리 셀의 밀도가 가장 크고 작은 면적의 칩을 얻기 위한 적당한 배치 방법이다. 센스 앰프는 전형적으로, 메모리 셀에 저장된 차아지와 알 고 있는 기준(known reference)을 비교한다. 오픈 비트라인 방식에서의 센스 앰프는 서로 다른 메모리 셀 어레이에 연결된 비트라인과 상보 비트라인이 연결된다. 센스 앰프의 배치 설계에서는 2 비트라인 피치(pitch)에 1개의 센스 앰프 블록이 배치된다. 폴디드 비트라인 방식은 4 비트라인 피치에 1개의 센스 앰프가 배치되기 때문에, 오픈 비트라인 방식보다 센스 앰프의 레이아웃 설계가 용이하다. 그러나, 폴디드 비트라인 방식은, 메모리 셀의 면적이 오픈 비트라인 방식에 비해 메모리 셀 면적이 2배가 되기 때문에, 칩 사이즈가 증대되는 문제점이 있다.
한편, 오픈 비트라인 방식의 메모리 셀 어레이에서, 최외곽의 메모리 셀 어레이의 비트라인들 중 반은 하나 건너 하나씩 센스 앰프들에 연결되지만, 나머지 반은 더미(dummy)로 남겨지게 된다. 즉, 최외곽 메모리 셀 어레이에는 1/2 블락 사이즈의 더미 셀들이 배열된다. 이에 따라, 전체 메모리 셀 어레이가 만들고자 의도한 메모리 용량보다 더 많은 메모리 셀들이 배열되어, 불필요하게 칩 사이즈 오버해드(overhead)를 갖게 되는 단점이 있다.
본 발명의 목적은 에지 더미 셀들을 리세스 타입의 밸런싱 커패시터들로 대체하는 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 다수개의 메모리 셀 블락들, 메모리 셀 블락들 사이에 배치되고 인접한 메모리 셀 블락들의 비트라인들이 연결되는 센스 앰프들을 포함하는 센스 앰프 블락들, 메모리 셀 블락들 중 최외곽 메모리 셀 블락들의 절반의 비트라인들이 제1 입력으로 연결되는 에지 센스 앰프들을 포함하는 에지 센스 앰프 블락, 에지 센스 앰프들의 제2 입력으로 연결되는 밸런싱 비트라인들을 제공하고 밸런싱 비트라인들과 연결되는 밸런싱 커패시터들을 포함하는 밸런싱 커패시터부를 포함한다. 밸런싱 커패시터들은 밸런싱 비트라인들과 직교하는 방향으로 배치되되, 소정 개의 밸런싱 비트라인들이 배치되는 영역에 걸쳐서 배치되고, 콘택을 통하여 밸런싱 커패시터와 밸런싱 비트라인이 연결되며, 리세스 타입의 커패시턴스 구조물로 형성된다.
본 발명의 실시예들에 따라, 밸런싱 커패시터들은, 반도체 기판에 형성되고 밸런싱 커패시터의 하부 도전막 역할을 하는 N-웰 영역, 반도체 기판의 표면으로부터 N-웰 내부로 리세스 타입으로 형성으로 형성되고 도전막질로 매립된 콘택을 통하여 밸런싱 비트라인과 접촉하는 상부 도전막, 그리고 N-웰 영역과 상부 도전막 사이에 리세스 타입으로 형성된 유전막을 포함할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 N-웰 영역이 N-플러그 영역을 통하여 접지 전압으로 바이어스될 수 있고, N-웰 영역의 주변 바깥의 반도체 기판이 P-플러그 영역을 통하여 접지 전압으로 바이어스될 수 있다.
본 발명의 실시예들에 따라, 메모리 셀 블락들은, 워드라인들과 비트라인들이 교차하는 모든 교점에 메모리 셀들이 배치되는 오픈 비트 라인 구조를 갖을 수 있다.
본 발명의 실시예들에 따라, 밸런싱 커패시터들은 최외곽 메모리 셀 블락의 비트라인들의 커패시턴스와 동일한 커패시턴스를 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 에지 센스 앰프들은, 에지 센스 앰프들을 활성화시키는 센싱 인에이블 신호에 응답하여 밸런싱 비트라인과 에지 센스 앰프의 제2 입력을 연결시키는 스위칭부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 에지 센스 앰프들은 센스 앰프와 동일하게 구성되고, 에지 센스 앰프를 구성하는 트랜지스터들은 센스 앰프들을 구성하는 트랜지스터들의 사이즈보다 크게 설정될 수 있다.
본 발명의 실시예들에 따라, 센스 앰프와 상기 에지 센스 앰프 각각은, 이퀄라이징 신호에 응답하여 비트라인과 밸런싱 비트라인을 비트라인 프리차아지 전압으로 프리차아지시키는 이퀄라이저부, 센스 앰프와 에지 센스 앰프를 활성화시키는 센싱 인에이블 신호에 응답하여 선택되는 워드라인과 연결된 메모리 셀 블락의 메모리 셀 데이터를 감지 증폭하여 비트라인과 밸런싱 비트라인을 차아지 셰어링시키는 센싱부, 그리고 칼럼 선택 신호에 응답하여 비트라인과 밸런싱 비트라인의 데이터를 데이터 라인 쌍으로 전달하는 데이터 라인 선택부를 포함할 수 있다.
본 발명의 실시예들에 따라, 센싱부는, 전원 전압으로 구동되는 제1 전원 라인에 연결되고 비트라인과 밸런싱 비트라인에 교차 연결되는 피모스 트랜지스터들로 구성되는 제1 센싱부, 그리고 접지 전압으로 구동되는 제2 전원 라인에 연결되고 비트라인과 밸런싱 비트라인에 교차 연결되는 엔모스 트랜지스터들로 구성되는 제2 센싱부를 포함할 수 있다.
상술한 본 발명의 반도체 메모리 장치에 의하면, 종래의 에지 더미 셀을 밸런싱 커패시터로 교체하고, 단위 면적당 커패시턴스 값이 큰 리세스 타입의 밸런싱 커패시터를 이용하여 칩 사이즈를 줄인다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 1에서, 전형적인 오픈 비트라인 구조의 메모리 셀 어레이(10)와 본 발명의 오픈 비트라인 구조의 메모리 셀 어레이(20)를 비교 설명한다. 전형적인 오픈 비트라인 구조의 메모리 셀 어레이(10)는 다수개의 메모리 셀 블락들(11, 12, 13, 14)이 배열되고, 메모리 셀 블락들(11, 12, 13, 14) 사이에 센스 앰프들(15, 16, 17, 18)이 배치된다. 메모리 셀 블락들(11, 12, 13, 14)에는 워드라인들과 비트라인들이 교차하는 교점에 1-트랜지스터와 1-커패시터로 구성되는 DRAM 셀들이 배열된다. 메모리 셀 어레이(10)의 최외곽(edge)에 배치되는 메모리 셀 블락(11, 14) 각각은, 비트라인들 중 반은 센스 앰프들(15, 18)에 연결되지만, 나머지 반은 더미(dummy)로 남겨지게 된다. 최외곽 메모리 셀 블락들(11, 14) 내 더미 비트라인들에 연결되 는 메모리 셀들로 인한 칩 사이즈 오버해드를 없애기 위하여, 본 발명의 오픈 비트라인 구조의 메모리 셀 어레이(20)가 제공된다.
본 발명의 오픈 비트라인 구조의 메모리 셀 어레이(20)는, 워드라인들과 비트라인들이 교차하는 교점에 1-트랜지스터와 1-커패시터로 구성되는 DRAM 셀들을 갖는 다수개의 메모리 셀 블락들(21, 22, 23)이 배열되고, 메모리 셀 블락들(21, 22, 23) 사이에 센스 앰프들(24, 25, 26)이 배치된다. 메모리 셀 어레이(20)의 최외곽에 배치되는 메모리 셀 블락(21, 23) 각각은 에지 센스 앰프 블락들(27. 28)과 연결된다. 에지 센스 앰프 블락들(27, 28)은 에지 센스 앰프(30, 31)와 밸런싱 커패시터부(32, 33)를 포함한다.
에지 센스 앰프(30, 31)은 메모리 셀 블락(21, 23) 내 절반의 비트라인들(이하, "비트라인"이라 칭한다)과 연결되고, 이 비트라인과 연결되는 메모리 셀 데이터를 센싱하는 경우 기준 전압 레벨을 잡아주는 밸런싱 비트라인(이하, "상보 비트라인"이라 칭한다)에 연결된 밸런싱 커패시터들과 연결된다. 에지 센스 앰프(30, 31)는, 비트라인의 커패시턴스와 상보 비트라인의 커패시턴스가 서로 다르면 비트라인 프리차아지시 노이즈가 유발되어 센싱 동작이 방해 받게 된다. 이에 따라, 비트라인의 커패시턴스와 균등하게 상보 비트라인의 커패시턴스를 맞춰주기 위하여, 상보 비트라인에 밸런싱 커패시터를 연결한다.
도 2는 도 1의 에지 센스 앰프(30)를 설명하는 도면이다. 도 2를 참조하면, 에지 센스 앰프(30)는 이퀄라이저부(34), 센싱부(35a, 35b) 그리고 데이터 라인 선택부(36)를 포함한다. 에지 센스 앰프(30)는 센스 앰프 블락(24, 25, 26) 내 노멀 센스 앰프 및 에지 센스 앰프(31)와 동일하다. 이퀄라이저부(34)는 이퀄라이징 신호(PEQ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다. 센싱부(35a, 35b)는, 센싱 인에이블 신호(SAE, /SAE)에 응답하여, 선택되는 워드라인(WL)과 연결된 메모리 셀 블락(21)의 메모리 셀(MC) 데이터를 감지 증폭한다. 제1 센싱부(35a)는 전원 전압(VDD)으로 구동되는 제1 전원 라인(LA)에 연결되고, 비트라인(BL)과 상보 비트라인(BLB)에 교차 연결되는 피모스 트랜지스터들로 구성된다. 제2 센싱부(35b)는 접지 전압(VSS)으로 구동되는 제2 전원 라인(LAB)에 연결되고, 비트라인(BL)과 상보 비트라인(BLB)에 교차 연결되는 엔모스 트랜지스터들로 구성된다. 데이터 라인 선택부(36)는, 칼럼 선택 신호(CSL)에 응답하여 비트라인 쌍(BL, BLB)의 데이터를 데이터 라인 쌍(DL, DLB)으로 전달한다. 에지 센스 앰프(30)는, 도 1의 센스 앰프 블락(24, 25, 26) 내 노멀 센스 앰프와 동일하다. 에지 센스 앰프(30)의 센싱부(35a, 35b) 내 피모스 트랜지스터들과 엔모스 트랜지스터들의 사이즈를 노멀 센스 앰프(24, 25, 26)에 비하여 크게 함으로써, 에지 센스 앰프(30)의 센싱 특성을 향상시킨다.
도 3은 도 1의 밸런싱 커패시터부(32)를 구체적으로 설명하는 도면이다. 도 3을 참조하면, 밸런싱 커패시터부(32)는 밸런싱 비트라인(BBL)과 접지 전압(VSS) 사이에 연결되는 밸런싱 커패시터들(BCap)과, 센싱 인에이블 신호(SAE)에 응답하여 밸런싱 비트라인(BBL)과 에지 센스 앰프(30)의 상보 비트라인(BLB)을 연결시키는 스위칭부(60)를 포함한다. 스위칭부(60)는 밸런싱 비트라인(BBL)과 상보 비트라인(BLB) 사이에 연결되는 엔모스 트랜지스터들로 구성된다. 밸런싱 커패시터 들(BCap)은 도 4에 도시된 바와 같이 배치된다.
도 4을 참조하면, 에지 센스 앰프(30)의 상보 비트라인들(BLB0-BLB3)의 나란하게 밸런싱 커패시터부(32) 내 밸런싱 비트라인들(BBL0-BBL3)이 배치된다. 밸런싱 비트라인들(BBL0-BBL3)과 직교하는 방향으로 밸런싱 커패시터들(70, 71, 72, 73)이 배치된다. 밸런싱 커패시터들(70, 71, 72, 73)은 콘택(80, 81, 82, 83)을 통하여 밸런싱 비트라인들(BBL0-BBL3)과 연결된다. 본 실시에서는 밸런싱 커패시터(70, 71, 72, 73) 각각이 4개의 밸런싱 비트라인들(BBL0-BBL3)에 걸쳐서 배치되는 것으로 설명되고 있다. 이는 에지 센스 앰프(30)에 연결되는 비트라인(BL0-BL3) 각각의 커패시턴스와 동일한 커패시턴스를 갖는 밸런싱 커패시터(70, 71, 72, 73)를 구현하기 위하여 4개의 밸런싱 비트라인들(BBL0-BBL3)이 배치되는 영역을 필요로 한다는 것을 의미한다. 밸런싱 커패시터들(70, 71, 72, 73)은 면적을 최소화하기 위하여 리세스(Resess) 타입의 커패시턴스 구조물로 형성할 수 있다. 리세스 타입의 커패시턴스 구조물은 그 유형에 따라 단위 면적당 커패시턴스 값이 커지게 되는 데, 이 경우 본 실시예와는 달리 3개의 밸런싱 비트라인들(BBL0-BBL2)에 걸쳐서 밸런싱 커패시터들(70, 71, 72)이 형성될 수 있다. 이에 따라, 밸런싱 커패시터(73)가 차지하는 면적이 줄어들어, 밸런싱 커패시터부(32)의 면적이 줄어들고, 메모리 셀 어레이(20, 도 1)의 면적도 줄어든다.
도 5는 도 4의 밸런싱 커패시터부(32)의 A 부분을 확대한 도면이다. 도 5를 참조하면, 밸런싱 커패시터(72, 73)는 액티브 영역(85) 위에 유전막(91)과 제1 내지 제3 상부 도전막들(92, 93, 94)이 배치된 구조를 갖는다. 밸런싱 커패시터(72) 와 밸런싱 비트라인(BBL2)을 연결하는 콘택(82) 영역의 X-X' 단면도는 도 6과 같다.
도 6을 참조하면, 제1 도전형, 예컨대 P형의 반도체 기판(100) 위에 N-웰(90)이 형성되어 있다. N-웰(90)은 밸런싱 커패시터(72)의 하부 도전막 역할을 한다. N-웰(90) 내에는 리세스 타입의 유전막(91)이 형성되어 있고, 유전막(91) 위로 제1 상부 도전막이(92)이 리세스 타입으로 형성되어 있다. 제1 상부 도전막(92) 위로 제2 및 제3 상부 도전막들(93, 94)이 차례로 적층되어 있다. 밸런싱 비트라인(BBL2)은 도전막질로 매립된 콘택(82)을 통하여 제2 상부 도전막(93)과 연결되어 있다. N-웰(90)은 N-플러그(95)를 통하여 접지 전압(VSS)으로 바이어스되어 있고, N-웰(90) 바깥의 P형의 반도체 기판(100)도 P-플러그(96)를 통하여 접지 전압(VSS)으로 바이어스되어 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 에지 센스 앰프를 설명하는 도면이다.
도 3은 도 1의 밸런싱 커패시터부를 설명하는 도면이다.
도 4는 도 3의 밸런싱 커패시터부 내 밸런싱 커패시터들의 배치를 설명하는 도면이다.
도 5는 도 4의 밸런싱 커패시터부의 A 부분을 확대한 도면이다.
도 6은 도 5의 밸런싱 커패시터의 X-X' 단면도를 나타내는 도면이다.

Claims (10)

  1. 다수개의 메모리 셀 블락들;
    상기 메모리 셀 블락들 사이에 배치되고, 인접한 상기 메모리 셀 블락들의 비트라인들이 연결되는 센스 앰프들을 포함하는 센스 앰프 블락들;
    상기 메모리 셀 블락들 중 최외곽 메모리 셀 블락들의 절반의 비트라인들이 제1 입력으로 연결되는 에지 센스 앰프들을 포함하는 에지 센스 앰프 블락; 및
    상기 에지 센스 앰프들의 제2 입력으로 연결되는 밸런싱 비트라인들을 제공하고, 상기 밸런싱 비트라인들과 연결되는 밸런싱 커패시터들을 포함하는 밸런싱 커패시터부를 구비하고,
    상기 밸런싱 커패시터들은 상기 밸런싱 비트라인들과 직교하는 방향으로 배치되되, 소정 개의 밸런싱 비트라인들이 배치되는 영역에 걸쳐서 배치되고, 콘택을 통하여 상기 밸런싱 커패시터와 상기 밸런싱 비트라인이 연결되며, 리세스 타입의 커패시턴스 구조물로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 밸런싱 커패시터들은
    반도체 기판에 형성되고, 상기 밸런싱 커패시터의 하부 도전막 역할을 하는 N-웰 영역;
    상기 반도체 기판의 표면으로부터 상기 N-웰 내부로 리세스 타입으로 형성으로 형성되고, 도전막질로 매립된 상기 콘택을 통하여 상기 밸런싱 비트라인과 접촉 하는 상부 도전막; 및
    상기 N-웰 영역과 상기 상부 도전막 사이에 리세스 타입으로 형성된 유전막을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 반도체 메모리 장치는
    상기 N-웰 영역이 N-플러그 영역을 통하여 접지 전압으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 N-웰 영역의 주변 바깥의 상기 반도체 기판이 P-플러그 영역을 통하여 상기 접지 전압으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 셀 블락들은,
    워드라인들과 비트라인들이 교차하는 모든 교점에 메모리 셀들이 배치되는 오픈 비트 라인 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 밸런싱 커패시터들은
    상기 최외곽 메모리 셀 블락의 비트라인들의 커패시턴스와 동일한 커패시턴스를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 에지 센스 앰프들은
    상기 에지 센스 앰프들을 활성화시키는 센싱 인에이블 신호에 응답하여, 상기 밸런싱 비트라인과 상기 에지 센스 앰프의 상기 제2 입력을 연결시키는 스위칭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 에지 센스 앰프들은
    상기 센스 앰프와 동일하게 구성되고, 상기 에지 센스 앰프를 구성하는 트랜지스터들은 상기 센스 앰프들을 구성하는 트랜지스터들의 사이즈보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 센스 앰프와 상기 에지 센스 앰프 각각은
    이퀄라이징 신호에 응답하여 상기 비트라인과 상기 밸런싱 비트라인을 비트라인 프리차아지 전압으로 프리차아지시키는 이퀄라이저부;
    상기 센스 앰프와 상기 에지 센스 앰프를 활성화시키는 센싱 인에이블 신호에 응답하여, 선택되는 워드라인과 연결된 상기 메모리 셀 블락의 메모리 셀 데이터를 감지 증폭하여 상기 비트라인과 상기 밸런싱 비트라인을 차아지 셰어링시키는 센싱부; 및
    칼럼 선택 신호에 응답하여 상기 비트라인과 상기 밸런싱 비트라인의 데이터를 데이터 라인 쌍으로 전달하는 데이터 라인 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 센싱부는
    전원 전압으로 구동되는 제1 전원 라인에 연결되고, 상기 비트라인과 상기 밸런싱 비트라인에 교차 연결되는 피모스 트랜지스터들로 구성되는 제1 센싱부; 및
    접지 전압으로 구동되는 제2 전원 라인에 연결되고, 상기 비트라인과 상기 밸런싱 비트라인에 교차 연결되는 엔모스 트랜지스터들로 구성되는 제2 센싱부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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