KR100869541B1 - 오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인데이터 센싱 방법 - Google Patents

오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인데이터 센싱 방법 Download PDF

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Abstract

오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인 데이터 센싱 방법이 개시된다. 이 장치는 제1워드 라인과 제1비트라인사이에 연결된 제1메모리 셀과 상기 제1워드 라인과 제2비트라인사이에 연결된 제2메모리 셀을 구비하는 제1메모리 블록, 제2워드 라인과 제1반전 비트라인사이에 연결된 제3메모리 셀과 상기 제2워드 라인과 제2반전 비트라인사이에 연결된 제4메모리 셀을 구비하는 제2메모리 블록, 제1비트라인과 제1반전 비트라인사이에 연결되어 제1비트라인과 제1반전 비트라인사이의 전압 차를 증폭하는 센스 앰프, 및 제1비트라인과 제2반전 비트라인사이 및 제2비트라인과 제1반전 비트라인사이에 연결된 디커플링 커패시터로 구성되어 있다. 본 발명에 의한 메모리 장치는 본 발명과 같은 오픈 비트라인 구조의 메모리 장치는 디커플링 커패시터를 형성하여 메모리 블록내의 인접 비트라인들간의 커플링 효과를 억제하여 안전한 센싱 동작이 가능하게 된다.

Description

오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인 데이터 센싱 방법{Memory device having open bit-line structure and method of sensing bit line data thereof}
도1은 종래 일반적인 오픈 비트라인 구조의 메모리 장치의 개략도이다.
도2는 종형 채널 트랜지스터의 억세스 트랜지스터를 갖는 메모리 셀들의 단면도이다.
도3은 본 발명의 실시 예에 따른 오픈 비트라인 구조의 메모리 장치의 개략도 이다.
도4는 도3의 디커플링 커패시터의 용량에 따른 실험결과를 나타내는 그래프이다.
본 발명은 오픈 비트라인 구조의 메모리 장치에 관한 것으로, 특히 오픈 비트라인 구조에서 종형 채널 트랜지스터를 억세스 트랜지스터로 하는 메모리 장치 및 이 장치의 비트라인 데이터 센싱 방법에 관한 것이다.
메모리 장치에 있어서 오픈 비트라인(Open bit line) 구조는 센스 앰 프(Sense Amp)의 양쪽으로 비트라인(BL)과 반전비트라인(/BL)이 벌어져 있는 방식이며, 폴디드 비트라인(Folded bit line) 구조는 비트라인(BL)과 반전비트라인(/BL)이 센스 앰프의 한 방향으로 나란히 형성된 방식이다. 오픈 비트라인 구조는 폴디트 비트라인 구조보다 단위면적당 더 많은 셀의 집적화가 가능하기 때문에 최근들어 지속적으로 각광 받고 있다.
도1은 종래의 일반적인 오픈 비트라인 구조를 갖는 메모리 장치의 개략도 이다.
도1을 참고하면, 메모리 장치(100)는 제1메모리 블록(110), 제2메모리 블록(120) 및 그 사이에 위치하는 센스 앰프들(130-1~130-n)을 포함한다. 상기 제1메모리 블록(110)에는 비트라인들(BL1~BLn)이 교대로 나란히 형성되어 있고 상기 제2메모리 블록(120)에는 반전 비트라인들(/BL1~/BLn)이 교대로 나란히 형성되어 있다. 상기 센스 앰프들(130-1~130-n) 각각은 상기 제1메모리 블록의 비트라인들(BL1~BLn) 중 홀수 번째 비트라인과 상기 제2메모리블록의 반전 비트라인들(/BL1~/BLn) 중 짝수 번째 반전비트라인 사이에 연결되어 비트라인(BL)과 반전 비트라인(/BL)의 전압 차를 검출하고 증폭한다.
각각의 메모리 블록(110,120)에는 상기 비트라인들 또는 상기 반전 비트라인들과 워드라인(WL1-j~WLm-j, WL1-i~WLm-i)이 교차하는 영역에 억세스 트랜지스터(AT)와 셀 커패시터(CC)로 구성되는 메모리 셀들(MCn*m)을 포함한다. 또한 각 메모리 블록내의 인접 비트라인들간에는 기생 커패시터(Cbl)들이 존재한다.
일반적으로 메모리 장치의 고집적화 및 대용량화의 요구에 따라 인접 비트라 인들간의 거리가 작아짐에 따라 비트라인간의 기생 커패시터(Cbl)의 커플링 커패시턴스가 전체 비트라인 로딩(loading)에서 차지하는 비중이 상당히 높아지고 있다. 특히 오픈 비트라인 구조의 메모리 장치에서는 센스 앰프에 연결되는 비트라인과 반전 비트라인이 다른 메모리 블록에 형성되어 존재함으로 인접 비트라인간의 기생 커패시터(Cbl)에 의한 커플링 효과를 상쇄하기가 어려워 진다.
오픈 비트라인 구조의 채용과 더불어 단위 메모리 셀 면적을 줄이기 위해 종형 채널을 갖는 트랜지스터가 억세스 트랜지스터(AT)로 연구되고 있다.
도2는 도1의 메모리 장치의 억세스 트랜지스터가 종형 채널 트랜지스터로 구성된 경우의 메모리 셀들의 단면도이다. 도1과 비교하면 억세스 트랜지스터(AT)가 플래너형(Planar type)에서 종형(Vertical type)으로 대체된 것을 제외하곤 동일하다.
도2를 참조하면, 하나의 워드라인(WL1-j)에 복수개의 메모리 셀(MCn)이 연결되고, 각각의 메모리 셀은 종형 채널 트랜지스터(VT)와 셀 커패시터(CC)를 포함한다. 상세하게는 각각의 메모리 셀은 게이트(G)가 워드라인(WL1-j)에, 소스(S) 또는 드레인(D)이 비트라인(BL)에, 드레인(D) 또는 소스(S)가 셀 커패시터(CC)의 스토리지 노드에 연결된 종형 채널 트랜지스터(VT)와 스토리지 노드와 플레이트 노드로 구성된 셀 커패시터(CC)를 포함한다.
도면에서 알 수 있듯이 비트라인(BL)과 관련된 기생 커패시터는 인접 비트라인들간의 기생 커패시터(Cbl)가 대부분을 차지하게 된다.
도1과 도2를 참고하여, 메모리 셀(MC1) 에 데이터가 "0"이 저장되어 있고 메 모리 셀(MC2)에 데이터 "1"이 저장되어 있고 비트 라인들(BL1 ~ BLn)과 반전 비트라인들(/BL1 ~ /BLn)이 프리차지 전압(Vcc/2)레벨로 프리차지되어 있다고 가정하고 비트라인(BL1)의 데이터 센싱 동작을 설명한다.
제1메모리 블록의 해당 워드라인(WL1-j)이 활성화 되고 이에 따라 억세스 트랜지스터(AT)가 턴 온 된다. 이어서 메모리 셀(MC1, MC2)의 셀 커패시터(CC)의 전하와 각 비트라인(BL1, BL2)의 전하가 전하 나눔(Charge sharing)이 진행된다. 메모리 셀(MC1)에는 데이터 "0"이 저장되어 있었기에 상기 전하 나눔 현상으로 비트라인(BL1)에는 초기의 비트라인전압(Vbl), 즉, 프리차지 전압 레벨보다 낮은 전압이 나타난다. 메모리 셀(MC2)에는 데이터 "1"이 저장되어 있었기에 상기 전하 나눔 현상으로 비트라인(BL2)에는 초기의 비트라인전압(Vbl), 즉, 프리차지 전압 레벨보다 높은 전압이 나타난다. 이와 동시에 비트라인들(BL1, BL2)간의 기생 커패시터(Cbl)의 커플링 효과에 의해 비트라인(BL1)의 전압은 원래의 전하 나눔으로 나타난 전압보다 높아지게 되고 비트라인(BL2)의 전압은 원래의 전하 나눔으로 나타난 전압보다 낮아지게 되며, 이때, 반전 비트라인(/BL1)의 전압은 초기의 비트라인전압(Vbl), 즉, 프리차지 전압 레벨을 유지하고 있다. 따라서, 기생 커패시터(Cbl)의 커플링 효과에 의해 전하 나눔 진행 후 비트라인(BL1)과 반전 비트라인(/BL1)사이의 전압 차(△Vbl)이 작아 지게 된다. 이 후 센스 앰프(130-1)는 비트라인(BL1)과 제 2메모리 블록의 반전 비트라인(/BL1) 사이의 전압 차(△Vbl)를 감지하여 그 차이를 증폭하는 센싱동작을 진행한다. 하지만, 상기 기생 커패시터(Cbl)의 커플링 효과로 인해 비트라인(BL1)과 반전 비트라인(/BL1)의 전압 차가 작아져 센스 앰프 의 센싱 동작의 마진이 취약하게 된다.
즉, 기생 커패시터의 커플링 효과로 인해 센스 앰프의 두 입력단의 전압 차(△Vbl)이 작아지게 되고 센스 앰프의 센싱 마진을 취약하게 하여 센싱 동작의 오류가 발생하게 된다.
본 발명의 목적은 오픈 비트라인 구조의 메모리 장치의 비트라인간의 커플링 효과를 최소화하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 종형 채널 트랜지스터를 억세스 트랜지스터로 사용하는 오픈 비트라인 구조의 메모리 장치의 비트라인간의 커플링 효과를 최소화하는 반도체 메모리 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 장치의 제1형태는 제1워드 라인과 제1비트라인사이에 연결된 제1메모리 셀과 상기 제1워드 라인과 제2비트라인사이에 연결된 제2메모리 셀을 구비하는 제1메모리 블록, 제2워드 라인과 제1반전 비트라인사이에 연결된 제3메모리 셀과 상기 제2워드 라인과 상기 제2반전 비트라인사이에 연결된 제4메모리 셀을 구비하는 제2메모리 블록, 상기 제1비트라인과 상기 제1반전 비트라인사이에 연결되어 상기 제1비트라인과 상기 제1반전 비트라인사이의 전압 차를 증폭하는 센스 앰프, 및 상기 제1비트라인과 상기 제2반전 비트라인사이 및 상기 제2비트라인과 상기 제1반전 비트라인사이에 연결된 디커플링 커패시터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 장치의 제2형태는 복수개의 제1워드 라인들 각각과 복수개의 비트라인들 각각에 연결된 복수개의 제1메모리 셀들을 구비하고, 상기 복수개의 제1메모리 셀들 각각은 상기 제1워드 라인과 상기 비트라인에 연결된 종형 채널을 가지는 제1억세스 트랜지스터를 구비하는 제1메모리 블록, 복수개의 제2워드 라인들 각각과 복수개의 반전 비트라인들 각각에 연결된 복수개의 제2메모리 셀들을 구비하고, 상기 복수개의 제2메모리 셀들 각각은 상기 제2워드 라인과 상기 반전 비트라인에 연결된 종형 채널을 가지는 제2억세스 트랜지스터를 구비하는 제2메모리 블록, 상기 복수개의 비트라인들 중 홀수 번째 비트라인들 각각과 상기 복수개의 반전 비트라인 중 짝수 번째 반전 비트라인들 각각의 사이의 전압 차를 증폭하는 센스 앰프들, 및 상기 복수개의 비트라인들 중 짝수 번째 비트라인과 상기 복수개의 반전 비트라인의 짝수 번째 반전 비트라인 사이 및 상기 복수개의 비트라인들중 홀수 번째 비트라인과 상기 복수개의 반전 비트라인들중 홀수번째 반전 비트라인사이에 연결되는 디커플링 커패시터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 장치의 비트라인 데이터 센싱 방법의 제1형태는 제1워드 라인과 제1비트라인사이에 연결된 제1메모리 셀과 상기 제1워드 라인과 제2비트라인사이에 연결된 제2메모리 셀을 구비하는 제1메모리 블록, 및 제2워드 라인과 제1반전 비트라인사이에 연결된 제3메모리 셀과 상기 제2워드 라인과 상기 제2반전 비트라인사이에 연결된 제4메모리 셀을 구비하는 제2메모리 블록을 구비하는 메모리 장치의 비트라인 데이터 센싱 방법에 있어 서, 상기 제1워드 라인 또는 상기 제2워드 라인을 활성화하는 단계, 상기 제1워드 라인이 활성화되면 상기 제1워드 라인과 상기 제1비트라인사이 및 상기 제1워드 라인과 상기 제2비트라인사이에 전하 나눔을 수행하고 상기 제1비트라인과 상기 제2비트라인사이에 커플링을 수행하고, 상기 제2워드 라인이 활성화되면 상기 제2워드 라인과 상기 제1반전 비트라인사이 및 상기 제2워드 라인과 상기 제2반전 비트라인사이에 전하 나눔을 수행하고 상기 제1반전 비트라인과 상기 제2반전 비트라인사이에 커플링을 수행하고, 상기 제2비트라인과 상기 제1반전 비트라인 및 상기 제1비트라인과 상기 제2반전 비트라인사이에 디커플링 커패시터에 의해서 디커플링을 수행하는 단계, 및 상기 제1비트라인과 상기 제1반전 비트라인사이의 전압 차를 증폭하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 장치의 비트라인 데이터 센싱 방법의 제2형태는 복수개의 제1워드 라인들 각각과 복수개의 비트라인들 각각에 연결된 복수개의 제1메모리 셀들을 구비하고, 상기 복수개의 제1메모리 셀들 각각은 상기 제1워드 라인과 상기 비트라인에 연결된 종형 채널을 가지는 제1억세스 트랜지스터를 구비하는 제1메모리 블록, 및 복수개의 제2워드 라인들 각각과 복수개의 반전 비트라인들 각각에 연결된 복수개의 제2메모리 셀들을 구비하고, 상기 복수개의 제2메모리 셀들 각각은 상기 제2워드 라인과 상기 반전 비트라인에 연결된 종형 채널을 가지는 제2억세스 트랜지스터를 구비하는 제2메모리 블록을 구비하는 메모리 장치의 비트라인 데이터 센싱 방법에 있어서, 상기 복수개의 제1워드 라인들과 상기 복수개의 제2워드 라인들중의 하나를 활성화하는 단계, 상기 활성화된 제1워드 라인과 상기 복수개의 비트라인들 각각의 사이에 전하 나눔을 수행하고 상기 복수개의 비트라인들 각각이 인접한 비트라인과 커플링을 수행하거나, 상기 활성화된 제2워드 라인과 상기 복수개의 반전 비트라인들 각각의 사이에 전하 나눔을 수행하고 상기 복수개의 반전 비트라인들 각각이 인접한 반전 비트라인과 커플링을 수행하고, 상기 복수개의 비트라인들 각각과 상기 복수개의 반전 비트라인들 각각의 사이에 디커플링을 수행하는 단계, 및 상기 제1메모리 블록의 홀수번째 비트라인들 각각과 상기 제2메모리 블록의 짝수번째 반전 비트라인들 각각의 사이에 전압 차를 증폭하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도3은 본 발명의 실시예에 따른 메모리 장치의 개략도를 나타낸다. 도 3을 참조하면, 본 발명에 따른 오픈 비트라인 구조를 갖는 메모리 장치(300)는 제1메모리 블록(310), 제2메모리 블록(320) 및 센스 앰프들(331,332,333) 및 디커플링 커패시터(Cdc)들을 구비한다. 상기 제1메모리 블록(310)에는 복수개의 비트라인들(BL1~BLn)이 이격되어 교대로 나란히 형성되어 있고, 홀수번째 비트라인들은 제 1메모리 블록(310)의 오른쪽에 위치하는 센스 앰프(331)에 연결되어 있으며 짝수번째 비트라인들은 제1메모리 블록(310)의 왼쪽에 위치하는 센스 앰프(332)에 연결되어 있다.상기 제2메모리 블록(320)에는 복수개의 반전 비트라인들(/BL1~/BLn)이 이격되어 교대로 나란히 형성되어 있고, 짝수 번째 반전비트라인들은 제2메모리 블록(320)의 왼쪽에 위치하는 센스 앰프(331)에 연결되어 있으며 홀수 번째 반전 비 트라인들은 제 2메모리 블록(320)의 오른쪽에 위치하는 센스 앰프(333)에 연결되어 있다.
설명의 편의상 제 1메모리 블록(310)의 홀수번째 비트라인과 제 2메모리 블록(320)의 짝수번째 반전비트라인이 센스 앰프에 연결된 구조를 예시한 것이고, 제1메모리 블록(310)의 짝수 번째 비트라인과 제2메모리 블록(320)의 홀수번째 반전비트라인이 센스 앰프에 연결될 수도 있다.
상기 센스 앰프들(331,332,333)은 각각 메모리 블록들 사이에 위치하고, 비트라인과 반전 비트라인들의 전압 차를 감지하고 증폭하는 센싱 동작을 수행한다.
상기 디커플링 커패시터(Cdc)는 센스 앰프(331)에 연결된 제1메모리블록(310)의 비트라인(BL1)과 센스 앰프에 연결되지 않은 제 2메모리 블록(320)의 반전 비트라인사이(/BL2)에 형성된 디커플링 커패시터(Cdc) 및 센스 앰프(331)에 연결되지 않은 제1메모리 블록(310)의 비트라인(BL2)과 센스 앰프(331)에 연결된 제2메모리 블록(320)의 반전 비트라인(/BL1) 사이에 형성된 디커플링 커패시터(Cdc)들을 포함한다.
또한 각각의 메모리 블록(310,320)은 상기 비트라인들(BL1~BLn) 또는 반전 비트라인들(/BL1~/BLn)과 워드라인(WL1-j~WLm-j, WL1-i~WLm-i)이 교차하는 영역에 각각 종형 채널 트랜지스터(VT)의 억세스 트랜지스터(VAT)와 셀 커패시터(CC)로 구성된 메모리 셀들(MCn*m)을 포함한다.
도3을 참고하여 본 발명의 메모리 장치(300)의 동작 방법을 살펴본다. 메모리 셀(MC1)에 데이터 "0"이 메모리 셀(MC2)에 데이터 "1"이 저장되어 있고, 비트 라인들(BL1 ~ BLn)과 반전 비트라인들(/BL1 ~ /BLn)이 프리차지 전압(Vcc/2)레벨로 프리차지되어 있다고 가정하고 비트라인(BL1)의 데이터 센싱 동작을 설명한다.
먼저, 제1메모리 블록(310)의 워드라인(WL1-j)이 활성화되면 워드라인(WL1-j)에 연결된 종형 채널 트랜지스터(VT)의 억세스 트랜지스터(VAT)들이 턴 온 된다. 다음으로 비트라인(BL1)의 전압은 메모리 셀(MC1)의 셀 커패시터(CC)에 저장된 전하와 전하 나눔(Charge sharing)을 통해 원래의 비트라인전압(Vbl), 즉, 프리차지 전압 레벨보다 작아 지고, 비트라인(BL2)의 전압은 메모리 셀(MC2)의 셀 커패시터(CC)에 저장된 전하와의 전하 나눔(Charge sharing)을 통해 원래의 비트라인전압(Vbl), 즉, 프리차지 전압 레벨보다 높아진다. 이와 더불어 비트라인들(BL1, BL2)의 기생 커패시터(Cbl)에 의한 커플링 효과로 인해 비트라인(BL1)과 반전 비트라인(/BL1)사이의 전압 차(△Vbl)은 더 작아진다. 이때, 선택되지 않은 제2메모리 블록(320)의 반전 비트라인(/BL1)은 프리차지 전압 레벨, 예를 들면, Vcc/2레벨로 프리차지되어 있다. 따라서, 비트라인들(BL1, BL2)의 기생 커패시터(Cbl)에 의한 커플링 효과로 인하여 비트라인(BL1)의 전압 레벨이 높아지게 됨으로써 비트라인(BL1)과 반전 비트라인(/BL1)사이의 전압 차가 작아지게 된다. 하지만, 비트라인(BL2)와 제2메모리 블록(320)의 반전 비트라인(/BL1)사이에 형성된 디커플링 커패시터(Cdc)의 디커플링 효과에 의해 제2메모리 블록(320)의 반전 비트라인(/BL1)의 전압이 원래의 반전 비트라인(/BL1)의 전압(Vbl), 즉, 프리차지 전압 레벨보다 커지게 된다. 즉, 센스 앰프(331)의 두 입력이 되는 제1메모리 블록(310)의 비트라인(BL1)과 제2메모리 블록(320)의 반전 비트라인(/BL1)의 전압 차(△Vbl)가 상기 디커플링 커패시터(Cdc)의 디커플링 효과에 의해 커지게 된다.
도1에서 나타나는 비트라인들간의 기생 커패시터(Cbl)의 커플링 효과에 의해 센스 앰프의 두 입력 비트라인간의 전압 차(△Vbl)가 작아져 센싱 마진이 취약해 지는 현상을, 본 발명의 도3에서는 인접 메모리 블록간에 형성된 상기 디커플링 커패시터(Cdc)의 디커플링 효과에 의해 비트라인간의 전압 차(△Vbl)를 크게 하여 센싱마진을 충분히 확보할 수 있게 된다.
도4는 도3에 따른 본 발명의 디커플링 커패시터를 포함하는 메모리 장치의 센싱 동작의 실험예를 나타내는 그래프이다. A,B 및 C의 공통 실험조건은 하나의 비트라인에 256개의 종형 채널 트랜지스터가 연결되고, 비트라인의 전체 로딩 커패시턴스는 34fF, 비트라인 저항은 50kΩ이다. 또한 셀 커패시터(CC)의 커패시턴스는 10fF으로 했다.
도3의 설명과 마찬가지로 제1메모리블록(310)의 비트라인(BL1)에 연결된 메모리 셀(MC1)에 데이터 "0", 제1 메모리블록(310)의 비트라인(BL2)에 연결된 메모리 셀(MC2)에 데이터 "1"이 저장된 경우의 센싱 동작에 의한 제1 메모리블록(310)의 비트라인(BL1)과 제2메모리 블록(320)의 반전 비트라인(/BL1)의 전압을 측정한 것이다.
실험 조건 A는 비트라인들(BL1,BL2)간의 기생 커패시터(Cbl)를 고려하지 않고 또한 본 발명에 따른 디커플링 커패시터(Cdc)가 없는 이상적인 경우이다. 제1 메모리블록(310)의 비트라인(BL1)과 제2메모리 블록(320)의 반전 비트라인(/BL1)의 전압차(△Vbl)가 충분해 센싱 동작이 제대로 진행되어 비트라인(BL1)의 전압은 접 지전압으로 반전 비트라인(/BL)의 전압은 전원 전압으로 증폭되는 것을 보여 준다.
실험 조건 B는 실험조건 A에다 비트라인들(BL1, BL2)간의 기생 커패시터(Cbl)의 커패시턴스가 비트라인 전체 로딩의 약 30%인 경우, 즉 10fF인 경우이다. 기생 커패시터(Cbl)로 인해 제1 메모리블록(310)의 비트라인(BL1)과 제2메모리 블록(320)의 반전 비트라인(/BL1)의 전압 차(△Vbl)가 작아져서 비트라인(BL1)의 전압은 전원 전압으로 반전 비트라인(/BL)의 전압은 접지전압으로 뒤집어 증폭하는 것을 보여 주고 있다. 즉 기생 커패시터(Cbl)의 커플링에 의해 즉, 메모리 셀(MC1)의 데이터 "0"을 데이터 "1"로 센싱 증폭하는 오류가 발생하게 된다. 또한 센스 앰프(331)를 구성하는 트랜지스터들의 문턱전압이 불일치(mismatch)하는 경우에는 더욱 더 센싱 마진이 더 취약하게 될 것이다.
실험 조건 C는 실험 조건 B에다 본 발명에 따른 디커플링 커패시터(Cdc)를 비트라인의 전체 로딩 커패시턴스의 30%, 즉 비트라인간의 커플링 커패시터(Cbl)의 커패시턴스와 비슷한 크기의 디커플링 커패시터(Cdc)를 제1메모리 블록(310)의 비트라인(BL2)과 인접한 제2 메모리 블록(320)의 반전 비트라인(/BL1) 사이에 형성한 경우이다. 전하 나눔과 기생 커패시터(Cbl)의 커플링에 의해 제1메모리 블록(310)의 비트라인(BL1)의 전압 변화량이 작아도 디커플링 커패시터(Cdc)에 의해 제2메모리 블록(320)의 반전 비트라인(/BL1)의 전압이 상승해 센스 앰프(331)의 두 입력 비트라인들(BL1, /BL1)의 전압차가 센싱 마진만큼 충분히 확보 될 수 있게 된다. 즉, 기생 커패시터의 커플링 효과를 디커플링 커패시터의 디커플링 효과에 의해 상쇄시켜 센스 앰프의 충분한 센싱 마진을 확보할 수 있게 된다.
본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 것을 이해할 것이다. 따라서 본 발명의 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명과 같은 오픈 비트라인 구조를 갖는 메모리 장치에서 제 1 메모리 블록의 비트라인과 제1메모리 블럭과 인접한 제2메모리 블록의 반전 비트라인 사이에 디커플링 커패시터를 형성하여 메모리 블록내의 인접 비트라인들간의 커플링 효과를 억제하여 안전한 센싱 동작이 가능하게 된다.

Claims (15)

  1. 제1워드 라인과 제1비트라인사이에 연결된 제1메모리 셀과 상기 제1워드 라인과 제2비트라인사이에 연결된 제2메모리 셀을 구비하는 제1메모리 블록;
    제2워드 라인과 제1반전 비트라인사이에 연결된 제3메모리 셀과 상기 제2워드 라인과 상기 제2반전 비트라인사이에 연결된 제4메모리 셀을 구비하는 제2메모리 블록;
    상기 제1비트라인과 상기 제1반전 비트라인사이에 연결되어 상기 제1비트라인과 상기 제1반전 비트라인사이의 전압 차를 증폭하는 센스 앰프; 및
    상기 제1비트라인과 상기 제2반전 비트라인사이 및 상기 제2비트라인과 상기 제1반전 비트라인사이에 연결된 디커플링 커패시터를 구비하고,
    상기 제1비트라인과 상기 제2비트라인은 상기 제1메모리 블록내에 교대로 배치되는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제2반전 비트라인과 상기 제1반전 비트라인 각각은 상기 제1비트라인과 상기 제2비트라인 각각과 나란하게 배치되며 상기 제2메모리 블록내에 교대로 배치되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 제 1 비트라인과 상기 제 2 비트라인 사이 및 상기 제1반전 비트라인과 상기 제2반전 비트라인사이에 기생 커패시터가 존재하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 디커플링 커패시터의 커패시턴스는 상기 기생 커패시터의 커패시턴스보다 같거나 큰 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 제1메모리 셀은
    상기 제1워드 라인과 상기 제1비트라인사이에 연결된 제1억세스 트랜지스터를 구비하고,
    상기 제2메모리 셀은
    상기 제1워드 라인과 상기 제2비트라인사이에 연결된 제2억세스 트랜지스터를 구비하고,
    상기 제3메모리 셀은
    상기 제2워드 라인과 상기 제1반전 비트라인사이에 연결된 제3억세스 트랜지스터를 구비하고,
    상기 제4메모리 셀은
    상기 제2워드 라인과 상기 제2반전 비트라인사이에 연결된 제4억세스 트랜지스터를 구비하고,
    상기 제1 내지 제4억세스 트랜지스터들 각각은
    종형 채널을 갖는 트랜지스터인 것을 특징으로 하는 메모리 장치.
  7. 복수개의 제1워드 라인들 각각과 복수개의 비트라인들 각각에 연결된 복수개의 제1메모리 셀들을 구비하고, 상기 복수개의 제1메모리 셀들 각각은 상기 제1워드 라인과 상기 비트라인에 연결된 종형 채널을 가지는 제1억세스 트랜지스터를 구비하는 제1메모리 블록;
    복수개의 제2워드 라인들 각각과 복수개의 반전 비트라인들 각각에 연결된 복수개의 제2메모리 셀들을 구비하고, 상기 복수개의 제2메모리 셀들 각각은 상기 제2워드 라인과 상기 반전 비트라인에 연결된 종형 채널을 가지는 제2억세스 트랜지스터를 구비하는 제2메모리 블록;
    상기 복수개의 비트라인들 중 홀수 번째 비트라인들 각각과 상기 복수개의 반전 비트라인 중 짝수 번째 반전 비트라인들 각각의 사이의 전압 차를 증폭하는 센스 앰프들; 및
    상기 복수개의 비트라인들 중 짝수 번째 비트라인과 상기 복수개의 반전 비트라인의 짝수 번째 반전 비트라인 사이 및 상기 복수개의 비트라인들중 홀수 번째 비트라인과 상기 복수개의 반전 비트라인들중 홀수번째 반전 비트라인사이에 연결되는 디커플링 커패시터를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 제 1 메모리 블록의 복수개의 비트라인들중 인접한 비트라인들사이 및 상기 제2메모리 블록의 복수개의 반전 비트라인들중 인접한 반전 비트라인들사이에 기생 커패시터가 존재하고, 상기 디커플링 커패시터의 커패시턴스는 상기 기생 커패시터의 커패시턴스보다 같거나 큰 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 제 1 메모리 블록의 복수개의 비트라인들은 교대로 배치되고, 상기 제 2메모리 블록의 복수개의 반전 비트라인들 각각은 상기 복수개의 비트라인들 각각과 나란하게 배치되고, 상기 복수개의 반전 비트라인들은 교대로 배치되는 것을 특징으로 하는 메모리 장치.
  10. 제1워드 라인과 제1비트라인사이에 연결된 제1메모리 셀과 상기 제1워드 라인과 제2비트라인사이에 연결된 제2메모리 셀을 구비하는 제1메모리 블록; 및
    제2워드 라인과 제1반전 비트라인사이에 연결된 제3메모리 셀과 상기 제2워드 라인과 상기 제2반전 비트라인사이에 연결된 제4메모리 셀을 구비하는 제2메모리 블록을 구비하는 메모리 장치의 비트라인 데이터 센싱 방법에 있어서,
    상기 제1워드 라인 또는 상기 제2워드 라인을 활성화하는 단계;
    상기 제1워드 라인이 활성화되면 상기 제1워드 라인과 상기 제1비트라인사이 및 상기 제1워드 라인과 상기 제2비트라인사이에 전하 나눔을 수행하고 상기 제1비트라인과 상기 제2비트라인사이에 커플링을 수행하고, 상기 제2워드 라인이 활성화되면 상기 제2워드 라인과 상기 제1반전 비트라인사이 및 상기 제2워드 라인과 상 기 제2반전 비트라인사이에 전하 나눔을 수행하고 상기 제1반전 비트라인과 상기 제2반전 비트라인사이에 커플링을 수행하고, 상기 제2비트라인과 상기 제1반전 비트라인 및 상기 제1비트라인과 상기 제2반전 비트라인사이에 디커플링 커패시터에 의해서 디커플링을 수행하는 단계; 및
    상기 제1비트라인과 상기 제1반전 비트라인사이의 전압 차를 증폭하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 비트라인 데이터 센싱 방법.
  11. 제10항에 있어서, 상기 제1 비트라인과 상기 제2비트라인사이에 존재하는 기생 커패시터에 의하여 상기 제 1 비트라인과 상기 제1반전 비트라인사이의 전압 차가 작아지고 상기 제2비트라인과 상기 제1반전 비트라인사이에 구비된 디커플링 커패시터에 의하여 상기 제1비트라인과 상기 제1반전 비트라인사이의 전압 차가 커지는 것을 특징으로 하는 메모리 장치의 비트라인 데이터 센싱 방법.
  12. 제10항에 있어서, 상기 디커플링 커패시터의 커패시턴스는 상기 기생 커패시터의 커패시턴스보다 같거나 큰 것을 특징으로 하는 메모리 장치의 비트라인 데이터 센싱 방법.
  13. 복수개의 제1워드 라인들 각각과 복수개의 비트라인들 각각에 연결된 복수개의 제1메모리 셀들을 구비하고, 상기 복수개의 제1메모리 셀들 각각은 상기 제1워드 라인과 상기 비트라인에 연결된 종형 채널을 가지는 제1억세스 트랜지스터를 구 비하는 제1메모리 블록; 및
    복수개의 제2워드 라인들 각각과 복수개의 반전 비트라인들 각각에 연결된 복수개의 제2메모리 셀들을 구비하고, 상기 복수개의 제2메모리 셀들 각각은 상기 제2워드 라인과 상기 반전 비트라인에 연결된 종형 채널을 가지는 제2억세스 트랜지스터를 구비하는 제2메모리 블록을 구비하는 메모리 장치의 비트라인 데이터 센싱 방법에 있어서,
    상기 복수개의 제1워드 라인들과 상기 복수개의 제2워드 라인들중의 하나를 활성화하는 단계;
    상기 활성화된 제1워드 라인과 상기 복수개의 비트라인들 각각의 사이에 전하 나눔을 수행하고 상기 복수개의 비트라인들 각각이 인접한 비트라인과 커플링을 수행하거나, 상기 활성화된 제2워드 라인과 상기 복수개의 반전 비트라인들 각각의 사이에 전하 나눔을 수행하고 상기 복수개의 반전 비트라인들 각각이 인접한 반전 비트라인과 커플링을 수행하고, 상기 복수개의 비트라인들 각각과 상기 복수개의 반전 비트라인들 각각의 사이에 디커플링을 수행하는 단계; 및
    상기 제1메모리 블록의 홀수번째 비트라인들 각각과 상기 제2메모리 블록의 짝수번째 반전 비트라인들 각각의 사이에 전압 차를 증폭하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 비트라인 데이터 센싱 방법.
  14. 제13항에 있어서, 상기 복수개의 비트라인들 각각의 인접 비트라인들사이에 존재하는 기생 커패시터에 의하여 상기 복수개의 비트라인들중 홀수번째 비트라인 들 각각과 상기 복수개의 반전 비트라인들중 짝수번째 비트라인들 각각의 사이의 전압 차가 작아지고, 상기 복수개의 비트라인들 각각과 상기 복수개의 반전 비트라인들 각각의 사이에 구비된 디커플링 커패시터에 의하여 상기 복수개의 비트라인들중 홀수번째 비트라인들 각각과 상기 복수개의 반전 비트라인들중 짝수번째 비트라인들 각각의 사이의 전압 차가 커지는 것을 특징으로 하는 메모리 장치의 비트라인 데이터 센싱 방법.
  15. 제13항에 있어서, 상기 디커플링 커패시터의 커패시턴스는 상기 기생 커패시터의 커패시턴스보다 같거나 큰 것을 특징으로 하는 메모리 장치의 비트라인 데이터 센싱 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925368B1 (ko) * 2007-12-20 2009-11-09 주식회사 하이닉스반도체 센스앰프 전압 공급 회로 및 그의 구동 방법
US7903480B2 (en) * 2008-01-31 2011-03-08 Qimonda Ag Integrated circuit, and method for transferring data
TWI381394B (zh) * 2008-06-09 2013-01-01 Promos Technologies Inc 動態隨機存取記憶體之資料感測方法
KR101446336B1 (ko) * 2008-10-23 2014-10-02 삼성전자주식회사 리세스 타입의 밸런싱 커패시터들을 포함하는 반도체 메모리 장치
KR101006431B1 (ko) * 2008-10-14 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101086883B1 (ko) 2010-07-27 2011-11-30 주식회사 하이닉스반도체 센스 앰프를 구비한 반도체 메모리 장치
US10943624B1 (en) * 2019-08-15 2021-03-09 Micron Technology, Inc. Countering digit line coupling in memory arrays
US20220223596A1 (en) * 2021-01-08 2022-07-14 Micron Technology, Inc. Decoupling capacitors for semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020036296A (ko) * 2000-11-09 2002-05-16 윤종용 인접한 비트라인들의 커플링 효과를 줄일 수 있는 반도체메모리 장치 및 그 커플링 제거 방법
KR20050073092A (ko) * 2004-01-08 2005-07-13 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 디커플링 캐패시터배치방법
JP2006013536A (ja) 2005-08-05 2006-01-12 Matsushita Electric Ind Co Ltd 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213069A (ja) 1996-02-09 1997-08-15 Hitachi Ltd 半導体記憶装置
JP3075220B2 (ja) 1997-08-06 2000-08-14 日本電気株式会社 半導体記憶装置
JP3983858B2 (ja) 1997-09-18 2007-09-26 富士通株式会社 半導体記憶装置
US6757202B2 (en) * 2002-08-29 2004-06-29 Micron Technology, Inc. Bias sensing in DRAM sense amplifiers
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020036296A (ko) * 2000-11-09 2002-05-16 윤종용 인접한 비트라인들의 커플링 효과를 줄일 수 있는 반도체메모리 장치 및 그 커플링 제거 방법
KR20050073092A (ko) * 2004-01-08 2005-07-13 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 디커플링 캐패시터배치방법
JP2006013536A (ja) 2005-08-05 2006-01-12 Matsushita Electric Ind Co Ltd 半導体記憶装置

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