KR100486633B1 - 플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치 - Google Patents

플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치 Download PDF

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Abstract

플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 각자의 커패시터와 각자의 비트라인 사이에 전하를 소통시키며, 각자의 게이트 전극이 일방향 상에 순차적으로 배열되는 다수개의 전송 트랜지스터들을 구비한다. 다수개의 전송 트랜지스터들 각각의 게이트 전극은 이웃하는 일방의 전송 트랜지스터의 게이트 전극과 쌍을 이루어 공통의 워드라인과 연결되되, 게이트 전극 쌍들은 제1 및 제2 워드라인과 교호적으로 연결된다. 다수개의 전송 트랜지스터들 각각과 연결되는 비트라인은 이웃하는 타방의 전송 트랜지스터의 비트라인과 쌍을 이루어, 소정의 센스앰프에 연결된다. 본 발명의 레이아웃에 의한 반도체 메모리 장치는 플레이너(planar) 구조의 모스 메모리 셀을 가지면서도, 센스앰프가 폴디드(folded) 비트라인 형태로 상기 플레이너 구조의 모스 메모리 셀과 연결될 수 있다.

Description

플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PLANAR MOS CELL AND FOLDED BITLINE STRUCTURE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 플레이너(planar) 구조의 모스 셀로 메모리 셀을 구현하면서도, 센스앰프에 연결되는 비트라인 쌍이 폴디드(folded) 형태로 상기 플레이너 구조의 모스 셀과 연결될 수 있는 반도체 메모리 장치에 관한 것이다.
현재, 반도체 메모리 장치의 메모리 셀을 구현하기 위해서, 여러 가지가 기술들이 개발되었다. 이러한 기술들 중의 하나가 플레이너 모스 셀로 메모리 셀을 구현하는 것이다. 플레이너 모스 셀의 레이아웃에는, 데이터를 저장하기 위한 커패시터를 형성하는 영역이 전송 트랜지스터의 게이트를 형성하는 영역과 오버랩(overlap)되지 않는다. 그러므로, 플레이너 모스 셀을 적용하여 제조되는 반도체 메모리 장치는 표면이 비교적 평탄하므로, 외기면과의 접촉에 의한 오염 가능성이 매우 낮다. 따라서, 반도체 메모리 장치의 수명이 길어질 수 있다. 또한, 플레이너 모스 셀은, 스택(stack) 모스 셀이나 트랜치(trench) 모스 셀에 비하여, 제조 공정이 간단하다는 장점을 지닌다.
한편, 반도체 메모리 장치에서의 데이터 독출 또는 기입은 메모리 셀과 연결되는 비트라인과 센스앰프를 통하여 수행된다. 센스앰프와 비트라인의 연결 구조는 크게 오픈(open) 비트라인 구조와 폴디드(folded) 비트라인 구조로 분류된다. 오픈 비트라인 구조는 하나의 쌍을 이루는 비트라인들이 센스앰프를 중심으로 반대 방향으로 확장되는 구조이며, 폴디드 비트라인 구조는 하나의 쌍을 이루는 비트라인들이 센스앰프로부터 동일한 방향으로 확장되는 구조이다.
도 1은 종래의 플레이너 모스 셀 구조를 가지는 반도체 메모리 장치에서의 메모리 셀과 워드라인 및 센스앰프와 비트라인의 연결 관계를 개념적으로 나타내는 도면이다. 종래의 반도체 메모리 장치의 레이아웃에 의하면, 이웃하는 메모리 셀에서의 전송 트랜지스터의 게이트 전극들(101, 102, 103, 104 또는 121, 122, 123, 124)이 모두 동일한 워드라인(WL0 또는 WL1)에 연결된다. 그리고, 종래의 반도체 메모리 장치의 레이아웃에 의하면, 비트라인(131 내지 134, 141 내지 144)과 센스앰프(151 내지 154)의 연결 구조는 오픈 비트라인 구조이다.
그런데, 폴디드 비트라인 구조에 비하여, 오픈 비트라인 구조에서의 하나의 쌍을 이루는 비트라인들은 상대적으로 멀리 떨어져 있으므로, 공정 조건의 편차 또는 노이즈 편차 등의 영향을 크게 받는다. 즉, 오픈 비트라인 구조의 센스앰프는, 폴디드 비트라인 구조의 센스앰프에 비하여, 센싱 특성이 나쁘다는 단점이 있다.
본 발명의 목적은 플레이너(planar)한 모스 셀 구조를 가지면서도, 폴디드(folded) 형태의 비트라인과 센스앰프의 연결 구조를 가지는 반도체 메모리 장치를 제공하는 것이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치는 일방향 상에 순차적으로 배열되는 다수개의 메모리셀들; 제1 로우 어드레스에 의하여 특정되는 제1 워드라인; 및 상기 제1 로우 어드레스와 상이한 제2 로우 어드레스에 의하여 특정되는 제2 워드라인을 구비한다. 그리고, 상기 메모리셀들 각각은 전하를 저장하는 커패시터; 전하의 이동경로을 제공하는 비트라인; 및 상기 커패시터와 상기 비트라인 사이의 전하이동을 제어하는 전송 트랜지스터를 가진다. 상기 메모리셀들의 전송 트랜지스터의 게이트 전극들 각각은 이웃하는 하나의 메모리셀들의 전송 트랜지스터의 게이트 전극과 게이트 전극쌍들을 형성하여 상기 일방향으로 배열된다. 그리고, 상기 일방향으로 배열되는 상기 게이트 전극쌍들은 상기 제1 워드라인 및 상기 제2 워드라인과 교호적으로 전기적 연결된다.
바람직하기로는, 상기 메모리셀들의 비트라인들 각각은 이웃하는 다른 하나의 메모리셀의 비트라인과 비트라인쌍을 이루어, 특정의 칼럼 어드레스에 의하여 특정되는 센스앰프에 연결되되, 상기 다른 하나의 메모리셀은 상기 게이트 전극쌍을 이루는 메모리셀과 상이하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치에서의 메모리 셀과 워드라인, 비트라인과 센스앰프의 연결관계를 나타내는 회로도이다. 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 다수개의 메모리셀들(MC1 내지 MC8)과, 제1워드라인(WL0) 및 제2 워드라인(WL1)을 구비한다. 상기 메모리셀들(MC들)은 일방향으로 순차적으로 배열된다. 그리고, 상기 제1 워드라인(WL0)은 특정의 제1 로우 어드레스에 의하여 특정된다. 상기 제2 워드라인(WL1)은 제2 로우 어드레스에 의하여 특정되는데, 상기 제2 로우 어드레스는 상기 제1 로우 어드레스와 상이하다. 계속하여, 상기 메모리셀(MC1 내지 MC8)의 구조를, 도 2에서 맨왼쪽에서 두번째 도시된 메모리셀(MC2)을 참고하여 살펴본다. 상기 메모리셀(MC2)은 커패시터(242), 비트라인(212) 및 전송 트랜지스터(222)을 가진다. 상기 커패시터(242)는 전하를 저장할 수 있다. 상기 비트라인(212)은 전하의 이동경로를 제공한다. 상기 전송 트랜지스터(222)는 상기 커패시터(242)와 상기 비트라인(212) 사이의 전하의 이동을 제어한다. 상기 메모리셀(MC2)의 전송 트랜지스터(222)의 게이트 전극은 이웃하는 하나의 메모리셀(MC1)의 전송 트랜지스터(221)의 게이트 전극과 게이트 전극쌍(201)을 형성한다.
이와 같이, 형성된 게이트 전극쌍들(201 내지 204)은 상기 일방향으로 배열된다. 또한, 상기 게이트 전극쌍(201 내지 204)은 제1 또는 제2 워드라인(WL0 또는 WL1)에 교호적으로 연결된다. 예를 들면, 전송 트랜지스터(221)의 게이트 전극은 전송 트랜지스터(222)의 게이트 전극과 게이트쌍(201)을 이루어, 제1 워드라인(WL0)과 연결된다. 그리고, 전송 트랜지스터(223)의 게이트 전극은 전송 트랜지스터(224)의 게이트 전극과 게이트쌍(202)을 이루어, 제2 워드라인(WL1)과 연결된다. 그리고, 전송 트랜지스터들(225, 227)의 게이트 전극들은 전송 트랜지스터들(226, 228)의 게이트 전극과 각각 게이트쌍(203, 204)을 이루어, 다시 제1 및 제2 워드라인(WL0 및 WL1)과 연결된다.
한편, 상기 메모리셀(MC2)의 비트라인(222)는 이웃하는 다른 하나의 메모리셀(MC3)의 비트라인(223)과 비트라인쌍을 이루어 센스앰프(252)와 연결된다. 여기서, 상기 센스앰프(252)는 특정의 칼럼 어드레스에 의하여 특정된다. 그리고, 상기 다른 하나의 메모리셀(MC3)는 전술한 하나의 메모리셀(MC1)과 상이한 메모리셀임은 명백하다. 같은 방법으로, 비트라인(214)와 비트라인(216)은 각각 비트라인(215) 및 비트라인(217)과 쌍을 이루어, 센스앰프(253)와 센스앰프(254)에 각각 연결된다.
다시, 전송 트랜지스터(222)가 예로서 본 발명의 반도체 메모리 장치의 게이트 전극쌍과 비트라인쌍의 구조를 정리하면, 다음과 같다. 전송 트랜지스터(222)의 게이트 전극은 일방으로 이웃하는 전송 트랜지스터(221)의 게이트 전극과 게이트 전극쌍(201)을 이룬다. 반면에, 전송 트랜지스터(222)와 연결되는 비트라인(212)은 타방으로 이웃하는 전송 트랜지스터(223)와 연결되는 비트라인(213)과 쌍을 이룬다. 그리고, 도 2를 참조하면, 모스 메모리 셀의 비트라인들(211 내지 218)과 센스앰프들(251 내지 255)의 연결 구조는 폴디드 비트라인 형태임을 알 수 있다. 즉, 쌍을 이루는 비트라인들(212와 213, 214와 215, 216과 217)이 센스앰프들(252, 253, 254)에 대하여 동일한 방향으로 확장됨을 알 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면으로서, 플레이너 모스 셀 및 폴디드 비트라인 센스앰프 연결 구조를 가지는 반도체 메모리 장치의 레이아웃을 나타낸다. 도 3에서는 워드라인 쪽의 연결관계가 중심적으로 도시되며, 나머지 부분은 개념적으로 도시되거나 생략된다. 그리고, 도 3에서의 첨자(')는 원래의 참조 번호로 표기된 도 2의 부재와 동일한 부재임을 나타낸다.
도 3을 참조하면, 상기 다수개의 전송 트랜지스터들(221', 222' 등)은 각자의 게이트 전극들(201' 내지 204')이 일방향 상에 순차적으로 배열된다. 그리고, 본 발명의 반도체 메모리 장치의 메모리 셀은 커패시터(241', 242' 등)를 형성하는 액티브 영역(10)이 전송 트랜지스터의 게이트 전극(201 등)을 형성하는 게이트 영역(20)과 중복되지 않도록 레이아웃되는 플레이너 모스 셀 구조임을 알 수 있다. 그리고, 전송 트랜지스터들은 2개씩 하나의 쌍을 이루어 동일한 게이트 전극(201', 202', 203', 204')으로 레이아웃됨을 알 수 있다. 그리고, 게이트 전극들(202', 204')은 제1 콘택층(30), 제1 메탈 영역(40) 및 제2 콘택층(50)을 통하여, 제2 메탈 영역(60)으로 형성되는 제1 워드라인(WL0)과 연결된다. 또한, 게이트 전극들(201', 203')은 제1 콘택층(30), 제1 메탈 영역(40) 및 제2 콘택층(50)을 통하여, 제2 메탈 영역(60)으로 형성되는 제2 워드라인(WL1)과 연결된다. 즉, 쌍을 형성하는 전송 트랜지스터들의 게이트 전극들은 제1 또는 제2 워드라인(WL0 또는 WL1)에 교호적으로 연결된다.
본 발명의 반도체 메모리 장치의 레이아웃을 이용하여, 반도체 메모리 장치를 제조하는 공정에서는, 게이트 전극들(201', 202', 203', 204')은 폴리 실리콘으로 형성되며, 제1 및 제2 워드라인(WL0, WL1)은 금속으로 형성되는 것이 바람직하다. 그리고, 제1 및 제2 워드라인(WL0, WL1)이 동일한 마스크(mask) 레벨인 것이 더욱 바람직하다.
본 명세서에서는 본 발명의 기술적 사상을 명확히 나타내기 위하여, 제1 및 제2 워드라인(WL0, WL1)을 형성하는 금속선들이 모두 전송 트랜지스터의 게이트 전극과 이격적으로 배치되는 실시예가 도시되었다. 그러나, 2개의 워드라인들 중의 어느 하나는 게이트 전극들(201', 202', 203', 204')과 오버랩(overlap)되어 배치될 수 있음은 당업자에게는 자명한 사실이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 반도체 메모리 장치의 레이아웃에 의하면, 이웃하는 2개의 전송 트랜지스터의 게이트가 하나의 쌍을 이루어, 2가지 종류의 워드라인에 교호적으로 연결된다. 그러므로, 본 발명의 레이아웃에 의한 반도체 메모리 장치는 플레이너(planar) 구조의 모스 메모리 셀을 가지면서도, 센스앰프가 폴디드(folded) 비트라인 형태로 상기 플레이너 구조의 모스 메모리 셀과 연결될 수 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 플레이너 모스 셀 구조를 가지는 반도체 메모리 장치에서의 메모리 셀과 워드라인 및 센스앰프와 비트라인의 연결 관계를 개념적으로 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치에서의 메모리 셀과 워드라인, 비트라인과 센스앰프의 연결관계를 나타내는 회로도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면으로서, 플레이너 모스 셀 및 폴디드 비트라인 센스앰프 연결 구조를 가지는 반도체 메모리 장치의 레이아웃을 나타낸다.
<도면의 주요부분에 대한 부호의 설명>
10: 액티브 영역 20: 게이트 영역
30: 제1 콘택층 40: 제1 메탈 영역
50: 제2 콘택층 60: 제2 메탈 영역

Claims (2)

  1. 반도체 메모리 장치에 있어서,
    일방향 상에 순차적으로 배열되는 다수개의 메모리셀들(MC1 내지 MC8);
    제1 로우 어드레스에 의하여 특정되는 제1 워드라인(WL0); 및
    상기 제1 로우 어드레스와 상이한 제2 로우 어드레스에 의하여 특정되는 제2 워드라인(WL1)을 구비하며,
    상기 메모리셀들(MC1 내지 MC8) 각각은
    전하를 저장하는 커패시터(241 내지 248);
    전하의 이동경로을 제공하는 비트라인(211 내지 218); 및
    상기 커패시터와 상기 비트라인 사이의 전하이동을 제어하는 전송 트랜지스터(221 내지 228)를 가지며,
    상기 메모리셀들의 전송 트랜지스터의 게이트 전극들 각각은
    이웃하는 하나의 메모리셀들의 전송 트랜지스터의 게이트 전극과 게이트 전극쌍들을 형성하여 상기 일방향으로 배열되며,
    상기 일방향으로 배열되는 상기 게이트 전극쌍들(221', 222')은
    상기 제1 워드라인(WL0) 및 상기 제2 워드라인(WL1)과 교호적으로 전기적 연결되는
    것을 특징으로 하는 플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 메모리셀들의 비트라인들 각각은
    이웃하는 다른 하나의 메모리셀의 비트라인과 비트라인쌍(211, 212)을 이루어, 특정의 칼럼 어드레스에 의하여 특정되는 센스앰프(S/A)에 연결되되, 상기 다른 하나의 메모리셀은 상기 게이트 전극쌍을 이루는 메모리셀과 상이한
    것을 특징으로 하는 플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치.
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