KR101108201B1 - 메모리 소자 - Google Patents

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이경수
손선익
김필종
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코아솔 주식회사
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Abstract

본 발명의 메모리 소자는, 워드라인 방향으로 배열된 복수개 쌍의 메모리 셀; 상기 복수개 쌍의 메모리 셀에 각각 배치되는 상보적인 폴드 비트라인; 상기 복수개 쌍의 메모리 셀에 각각 배치되는 복수개의 워드라인 세그먼트; 및 상기 워드라인 방향으로 연장하는 복수개의 도전성 워드라인을 포함하며, 각각의 도전성 워드라인은 상기 각각의 도전성 워드라인에 해당하는 워드라인 세그먼트와 전기적으로 연결되고, 상기 각각의 도전성 워드라인의 연장선 상에서 상기 해당하는 워드라인 세그먼트는 일렬로 배치되는 것을 특징으로 한다.

Description

메모리 소자{memory devices}
본 발명은, 메모리 소자(memory devices)에 관한 것으로, 더욱 상세하게는 메모리 셀의 집적도를 높이고 동작특성을 향상시키기 위하여, 메모리 셀 어레이(memory cell array) 구조를 개선하도록 한 메모리 소자에 관한 것이다.
메모리소자, 예를 들어 디램(DRAM: dynamic random access memory)은, 점차 고집적화되고 있다. 하나의 디램 메모리 셀은, 일반적으로 스토리지 커패시터(storage capacitor)와 직렬 연결된 n-채널 또는 p-채널 액세스 트랜지스터(n-channel or p-channel access transistor)를 포함한다. 스토리지 커패시터는, 적층형(stacked type), 트렌치형(trench type), 또는 평판형(planar type)이 가능하다.
평판형 스토리지 커패시터를 사용한 디램은, 적층형 또는 트렌치형 스토리지 커패시터를 사용한 디램보다 제조원가가 낮은 반면에, 적층형 또는 트렌치형 스토리지 커패시터를 사용한 디램은 평판형 스토리지 커패시터를 사용한 디램보다 추가적이고 복잡한 제조공정이 필요하다.
평판형 스토리지 커패시터를 사용한 디램 메모리의 셀 어레이 구조에서는, 오픈 비트라인(open bitline) 구조와 폴드 비트라인(folded bitline) 구조가 널리 사용되고 있다. 폴드 비트라인 구조는, 셀 집적밀도가 낮고, 액세스(access)시간이 느린 문제점이 있다. 또 다른 폴드 비트라인 구조는, 셀 집적밀도를 높일 수 있으나 셀/비트라인 비율이 낮을 뿐 아니라 액세스시간(access time)이 느린 문제점이 있다.
이러한 문제점을 개선하기 위하여, 최근에는 셀 집적밀도를 높이고, 워드라인 저항과 비트라인 정전용량을 감소시킴으로써 동작성능을 개선하는 폴드형 비트라인 구조가 요구되는 실정이다.
따라서 본 발명의 목적은, 메모리 셀 집적밀도를 높이도록 한 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은, 메모리 소자의 동작특성을 개선하도록 한 메모리 소자를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여, 본 발명에 따른 메모리 소자는, 워드라인 방향으로 배열된 복수개 쌍의 메모리 셀; 상기 복수개 쌍의 메모리 셀에 각각 배치되는 상보적인 폴드 비트라인; 상기 복수개 쌍의 메모리 셀에 각각 배치되는 복수개의 워드라인 세그먼트; 및 상기 워드라인 방향으로 연장하는 복수개의 도전성 워드라인을 포함하며, 각각의 도전성 워드라인은 상기 각각의 도전성 워드라인에 해당하는 워드라인 세그먼트와 전기적으로 연결되고, 상기 각각의 도전성 워드라인의 연장선 상에서 상기 해당하는 워드라인 세그먼트는 일렬로 배치되는 것을 특징으로 한다.
바람직하게는, 상기 워드라인 세그먼트는, 2개의 메모리 셀과 4개의 메모리 셀 중 어느 하나에 배치될 수 있다.
바람직하게는, 상기 워드라인 세그먼트는, 폴리실리콘, 금속, 저저항 도전성 물질 중 어느 하나로 형성될 수 있다.
바람직하게는, 상기 메모리 셀은, 디램(DRAM), 에스램(SRAM), 롬(ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시 이이피롬(flash EEPROM), 에프램(FRAM) 및 엠램(MRAM) 메모리 셀 중 어느 하나를 포함할 수 있다.
바람직하게는, 서로 인접한 워드라인에 배치되고, 동일한 비트라인에 전기적으로 연결된 1쌍의 메모리 셀은, 공통의 비트라인 콘택을 갖는 것이 가능하다.
바람직하게는, 상기 메모리 셀은, 각각 스토리지 커패시터를 포함하며, 상기 스토리지 커패시터는, 평판 커패시터, 트렌치 커패시터, 적층 커패시터 중 어느 하나인 것이 가능하다.
바람직하게는, 복수개의 인접한 메모리 셀에 공동으로 배치되는 복수개의 커패시터 상부전극을 포함하고, 상기 커패시터 상부전극의 각각은 그물망(mesh) 형태로 서로 연결될 수 있다.
바람직하게는, 한 쌍의 메모리 셀은 서로 인접하고, 상기 한 쌍의 메모리 셀은 다른 한 쌍의 메모리 셀 사이에 배치된 것이 가능하다.
본 발명에 따르면, 폴드 비트라인 구조에서 폴리실리콘 워드라인을 짧은 복수개의 워드라인 세그먼트로 분할함으로써 메모리 소자의 집적도를 향상시킬 수가 있다. 또한, 비트라인의 길이를 줄여 비트라인의 저항 및 커패시턴스를 줄임으로써 비트라인 센스앰프의 동작속도를 향상시키고 비트라인 센스앰프의 소비전력 감소시킬 수가 있다. 또한, 물리적 워드라인과 논리적 워드라인을 일치시킴으로써 테스트 때에 워드라인 스크램블(scramble)이 불필요하여 불량분석이 용이해질 수 있다. 워드라인과 비트라인 사이의 커패시턴스가 감소함으로써 비트라인 센스앰프의 동작 여유도(margin)가 높아질 수 있다. 워드라인의 커패시턴스가 감소하고 소비전력이 감소함으로써 워드라인의 동작속도가 향상될 수 있다. 인접한 워드라인 사이의 커플링 커패시턴스가 감소함으로써 워드라인의 동작속도가 향상되고 상호 간섭 현상이 억제될 수 있다. 또한 폴리실리콘(polysilicon)으로 형성되는 각각의 스토리지 커패시터 상부전극이 그물망(mesh) 형태로 서로 일체로 연결되기 때문에 스토리지 커패시터의 상부전극의 저항이 낮아져서 메모리 셀에 데이터가 양호하게 기입되고, 메모리 셀의 데이터를 독출할 때 비트라인 센스앰프의 동작여유도가 높아질 수 있다.
도 1은, 본 발명에 따른 메모리 소자의 메모리 셀 어레이 구조를 개략적으로 나타낸 레이아웃도이다.
이하, 본 발명의 바람직한 실시예에 따른 메모리 소자를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은, 본 발명에 따른 메모리 소자의 메모리 셀 어레이 구조를 개략적으로 나타낸 레이아웃도이다.
도 1을 참조하면, 본 발명의 메모리 셀 어레이 구조에서는, 복수개의 비트라인 센스앰프(100a,100c,100e)가 워드라인 방향, 즉 X방향으로 배열되고, 복수개의 비트라인 센스앰프(100b,100d,100f)가 각각 대응하는 비트라인 센스앰프(100a,100c,100e)와 이격 간격을 두고 X방향으로 배열된다. 한편, 설명의 편의상 8개의 비트라인 센스앰프만이 배열된 것처럼 도시되어 있지만, 실제로는 8개보다 더 많은 비트라인 센스앰프가 배열될 수 있음을 이해하여야 한다.
또한, 상보적인 폴드 비트라인 쌍(102,104)이, 비트라인 센스앰프(100a)에서 비트라인 센스앰프(100b)를 향하는 방향, 즉 Y방향으로 연장한다. 상보적인 폴드 비트라인 쌍(106,108)이, 다른 상보적인 폴드 비트라인 쌍(102,104)의 내측에 배치되며, 비트라인 센스앰프(100b)에서 비트라인 센스앰프(100a)를 향하는 방향, 즉 Y방향과 반대되는 방향으로 연장한다. 폴드 비트라인(102)과 폴드 비트라인(104)이 각각 폴드 비트라인(106)과 폴드 비트라인(108)에 인접하여 배치된다. 상보적인 폴드 비트라인 쌍(102,104)이 각각 bl0와 blb0에 해당하고, 상보적인 폴드 비트라인 쌍(106,108)은 각각 bl1와 blb1에 해당한다.
또한, 상보적인 폴드 비트라인 쌍(112,114)이, 비트라인 센스앰프(100c)에서 비트라인 센스앰프(100d)를 향하는 방향, 즉 Y방향으로 연장한다. 상보적인 폴드 비트라인 쌍(116,118)이, 상보적인 폴드 비트라인 쌍(112,114)의 내측에 배치되며, 비트라인 센스앰프(100d)에서 비트라인 센스앰프(100c)를 향하는 방향, 즉 Y방향과 반대되는 방향으로 연장한다. 폴드 비트라인(112)과 폴드 비트라인(114)이 각각 폴드 비트라인(116)과 폴드 비트라인(118)에 인접하여 배치된다. 상보적인 폴드 비트라인 쌍(112,114)이 각각 bl2와 blb2에 해당하고, 상보적인 폴드 비트라인 쌍(116,118)이 각각 bl3와 blb3에 해당한다.
또한, 상보적인 폴드 비트라인 쌍(122,124)이, 비트라인 센스앰프(100e)에서 비트라인 센스앰프(100f)를 향하는 방향, 즉 Y방향으로 연장한다. 상보적인 폴드 비트라인 쌍(126,128)이, 상보적인 폴드 비트라인 쌍(122,124)의 내측에 배치되며, 비트라인 센스앰프(100f)에서 비트라인 센스앰프(100e)를 향하는 방향, 즉 Y방향과 반대되는 방향으로 연장한다. 폴드 비트라인(122)과 폴드 비트라인(124)이 각각 폴드 비트라인(126)과 폴드 비트라인(128)에 인접하여 배치된다. 상보적인 폴드 비트라인 쌍(122,124)이 각각 bl4와 blb4에 해당하고, 상보적인 폴드 비트라인 쌍(126,128)이 각각 bl5와 blb5에 해당한다.
또한, 각각의 비트라인을 따라가면서 비트라인보다 아래에 위치하며, 복수개, 예를 들어 4개의 평판 커패시터 메모리 셀 액티브영역이 배열된다. 각각의 평판 커패시터 메모리 셀 액티브영역에는 비트라인을 따라가면서 서로 인접한 워드라인의 평판 커패시터 메모리 셀(130)이 공통의 비트라인 콘택(133)을 가운데 두고 각각 배치된다. 이는, 메모리 소자의 메모리 셀 집적 밀도를 높이는 것을 가능케 한다. 한편, 설명의 편의상 각각의 비트라인에 4개의 평판 커패시터 메모리 셀 액티브영역이 배열된 것처럼 도시되어 있지만, 실제로는 4개보다 더 많은 평판 커패시터 메모리 셀 액티브영역이 배열될 수 있음을 이해하여야 한다.
각각의 평판 커패시터 메모리 셀(130)은, 액세스 트랜지스터 액티브영역과 평판 커패시터 액티브영역(131)을 포함한다. 액세스 트랜지스터 액티브영역과 평판 커패시터 액티브영역(131)은, 예를 들어 이온주입에 의해 불순물이 기판(도시 안됨)에 선택적으로 도핑됨으로써 형성될 수 있다. 액세스 트랜지스터의 드레인(drain) 영역이 평판 커패시터 액티브영역(131)에 연결되고, 액세스 트랜지스터의 소스(source) 영역이 비트라인 콘택(133)과 전기적으로 연결된다. 액세스 트랜지스터의 게이트(gate)는, 게이트 산화막(도시 안됨)을 개재하며 액세스 트랜지스터의 채널(channel) 영역을 덮는 폴리실리콘 워드라인 세그먼트(polysilicon wordline segment)로 형성된다.
일점쇄선 사각형으로 표시된 영역(140)에서, 비트라인(102,106)을 가진 메모리 셀의 워드라인이 워드라인(166)(W15)이고, 비트라인(114,118,122,126)을 가진 메모리 셀의 워드라인도 워드라인(166)(W15)이다. 그러므로 비트라인(102,106)을 가진 메모리 셀과, 비트라인(114,118,122,126)을 가진 메모리 셀은 하나의 동일한 워드라인을 가진다. 또한 비트라인(104,108,112,116)을 가진 메모리 셀의 워드라인이 워드라인(165)(W14)이고, 비트라인(124,128,132,136)을 가진 메모리 셀의 워드라인도 워드라인(165)(W14)이다. 그러므로 비트라인(104,108,112,116)을 가진 메모리 셀과, 비트라인(124,128,132,136)을 가진 메모리 셀은 하나의 동일한 워드라인을 가진다. 비트라인(104,108,112,116,124,128,132,136)을 가진 메모리 셀은, 비트라인(102,106,114,118,122,126)을 가진 메모리 셀과 다른 워드라인을 가진다.
따라서 동일한 워드라인이 지나가는 모든 평판 커패시터 메모리 셀 중 일부 평판 커패시터 메모리 셀은, 상기 동일한 워드라인을 실질적인 워드라인으로 이용하지 않고 그 이웃한 워드라인을 실질적인 워드라인으로 이용한다. 그러므로 동일한 워드라인이 지나가는 모든 평판 커패시터 메모리 셀 중 일부 평판 커패시터 메모리 셀은, 상기 동일한 워드라인을 실질적인 워드라인으로 이용하지 않고 그 이웃한 워드라인을 실질적인 워드라인으로 이용한다.
워드라인 세그먼트(152)는, 게이트 산화막(도시 안됨)을 개재하며, 비트라인(102,106)과 관련된 1쌍의 메모리 셀의 채널영역을 지나가도록, 비트라인과 교차하는 방향인 X방향으로 연장하며, 워드라인(166)의 수직 하부에 위치한다. 워드라인 세그먼트(152)는, 워드라인을 따라 메모리 셀의 집적밀도를 높이기 위하여, 서로 분할하지 않는 것이 바람직하다. 워드라인 세그먼트(154)는, 게이트 산화막(도시 안됨)을 개재하며, 비트라인(104,108)과 관련된 1쌍의 메모리 셀의 채널영역을 지나가도록, X방향으로 연장하며, 워드라인(165)의 수직 하부에 위치한다. 또한 워드라인 세그먼트(154)는, 게이트 산화막(도시 안됨)을 개재하며, 비트라인(112,116)에 관련된 1쌍의 메모리 셀의 채널영역을 지나가도록, X방향으로 연장하며, 워드라인(165)의 수직 하부에 위치한다. 워드라인 세그먼트(154)는, 워드라인 방향을 따라 메모리 셀의 집적밀도를 높이기 위하여, 서로 분할하지 않는 것이 바람직하다. 워드라인 세그먼트(156)는, 게이트 산화막(도시 안됨)을 개재하며, 비트라인(114,118),(122,126)과 관련된 2쌍의 메모리 셀의 채널영역을 지나가도록, X방향으로 연장하며, 워드라인(166)의 수직 하부에 위치한다. 워드라인 세그먼트(158)는, 게이트 산화막(도시 안됨)을 개재하며, 비트라인(124,128),(132,136)과 관련된 2쌍의 메모리 셀의 채널영역을 지나가도록, X방향으로 연장하며, 워드라인(165)의 수직 하부에 위치한다.
따라서 워드라인 세그먼트(152,156,159)가, 하나의 동일한 워드라인(166)의 수직 하부에 위치하고, 워드라인 세그먼트(154,158)가 또 다른 하나의 동일한 워드라인(165)의 수직 하부에 위치한다. 그러므로 워드라인 세그먼트(152,154,156,158,159)가 워드라인 방향을 따라 지그재그로 2열 배치된다.
또한, 워드라인 세그먼트(152,156,159)는, 각각의 워드라인 콘택을 통하여 하나의 동일한 워드라인(166)에 전기적으로 공통 연결된다. 또한, 워드라인 세그먼트(154,158)는 각각의 워드라인 콘택을 통하여 또 다른 하나의 동일한 워드라인(165)에 전기적으로 공통 연결된다.
따라서 워드라인 스크램블(scramble)이 불필요하고, 하나의 동일한 워드라인이 그 하부의 세그먼트 워드라인과 수직으로 간단하게 전기적으로 연결 가능하여 워드라인과 비트라인 사이 커플링 커패시턴스를 줄여주고, 인접한 워드라인 사이의 커플링 커패시턴스를 줄여줄 수가 있다. 한편, 워드라인 세그먼트는, 예를 들어 폴리실리콘 재질, 알루미늄, 구리, 또는 다른 저저항 물질로 형성될 수가 있다.
또한, 각각의 평판 커패시터 상부전극(160)이 유전체막을 개재하며 복수개의 인접한 평판 커패시터 액티브영역(131)을 모두 중첩하도록 배치된다. 각각의 평판 커패시터 상부전극(160)은 서로 일체로 연결되는 것이 바람직하다. 이는, 각각의 스토리지 커패시터 상부전극(160)이 예를 들어 동일한 재질의 연결부재에 의해 그물망(mesh) 형태로 서로 일체로 연결되기 때문에 스토리지 커패시터 상부전극의 저항이 낮아져서 메모리 셀에 데이터가 양호하게 기입되고, 메모리 셀의 데이터를 독출할 때 비트라인 센스앰프의 동작여유도가 높아질 수 있기 때문이다. 평판 커패시터 상부전극(160)은, 예를 들어 폴리실리콘 재질로 이루어질 수가 있다.
한편, 평판 커패시터 상부전극과 워드라인 세그먼트는, 동일한 종류의 폴리실리콘이고, 동시에 형성된 것처럼 도시되어 있지만, 복수개의 폴리실리콘공정에 의해 형성될 수 있을 뿐 아니라, 다른 폴리실리콘층으로 형성될 수도 있다.
또한, 앞서 언급한 바와 같이, 비트라인 쌍(102,104),(106,108),(112,114),(116,118),(122,124),(126,128)의 각 비트라인을 위한 도전성 라인이, Y방향의 동일선 상에 있는 평판 커패시터 메모리 셀 액티브영역(130)을 모두 지나가도록 Y방향으로 연장한다. 비트라인을 위한 도전성 라인은, 포스포실리케이트글래스(phophosilicate glass)와 같은 절연층(insulation layer)을 개재하며, 워드라인 세그먼트과 평판 커패시터 상부전극을 위한 폴리실리콘층 상에 형성된다. 비트라인의 각각은, 그 아래의 액세스 트랜지스터의 소스 영역에 각각 비트라인 콘택(133)을 통하여 전기적으로 연결된다. 비트라인은, 알루미늄, 구리, 또는 다른 저저항 물질로 형성될 수가 있다.
또한, wl0~wl7로 각각 표시된 워드라인(161~168)을 위한 도전성 라인이, X방향의 동일선 상에 있는 워드라인 세그먼트를 모두 지나가도록 비트라인을 교차하는 방향인 X방향으로 연장한다. 워드라인을 위한 도전성 라인은, 포스포실리케이트글래스와 같은 절연층을 개재하며, 비트라인 상에 형성된다. 워드라인의 각각은, 그 아래의 워드라인 세그먼트에 각각 워드라인 콘택(174)을 통하여 전기적으로 연결된다. 워드라인은, 알루미늄, 구리, 또는 다른 저저항 금속과 같은 재질의 금속으로 형성될 수가 있다. 한편, 설명의 편의상 8개의 워드라인만이 배열된 것처럼 도시되어 있지만, 실제로는 8개보다 더 많은 워드라인이 배열될 수 있음을 이해하여야 한다.
한편, 본 발명은, 디램뿐만 아니라 임베디드 디램(embedded DRAM)에도 적용될 수 있다. 본 발명은, 평판 커패시터 메모리 셀을 사용하지만 스택 또는 트렌치 커패시터 메모리 셀과 같은 다른 디램 메모리 셀, 또는 에스램(SRAM), 롬(ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시 이이피롬(flash EEPROM), 에프램(FRAM) 및 엠램(MRAM) 메모리 셀 등을 사용할 수도 있다.
이상으로 상술한 바와 같이, 본 발명은, 후술하는 본 발명의 특허청구범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 바람직한 실시예를 중심으로 기술하였지만, 본 발명의 변경, 수정, 변형은, 단지 특허청구범위에 의해서만 정의되는 발명의 사상이나 범위를 벗어나지 않는 범위 내에서 당해 기술 분야의 숙련된 사람에 의해 이루어질 수가 있다.
100a~100h: 비트라인 센스앰프
102,104,106,108,112,114,116,118,122,124,126,128: 비트라인
130: 평판 커패시터 메모리 셀
131: 평판 커패시터 액티브영역
133: 비트라인 콘택
140: 인접한 2개의 워드라인을 포함한 셀 어레이 영역
152,154,156,158,159: 워드라인 세그먼트
160: 평판 커패시터 상부전극
161~168: 워드라인
174: 워드라인 콘택

Claims (8)

  1. 워드라인 방향으로 배열된 복수개 쌍의 메모리 셀;
    상기 복수개 쌍의 메모리 셀에 각각 배치되는 상보적인 폴드 비트라인;
    상기 복수개 쌍의 메모리 셀에 각각 배치되는 복수개의 워드라인 세그먼트; 및
    상기 워드라인 방향으로 연장하는 복수개의 도전성 워드라인을 포함하며,
    각각의 도전성 워드라인은 상기 각각의 도전성 워드라인에 해당하는 워드라인 세그먼트와 전기적으로 연결되고,
    상기 각각의 도전성 워드라인의 연장선 상에서 상기 해당하는 워드라인 세그먼트는 일렬로 배치되는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 워드라인 세그먼트는, 2개의 메모리 셀과 4개의 메모리 셀 중 어느 하나에 배치된 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서, 상기 워드라인 세그먼트는, 폴리실리콘, 금속, 저저항 도전성 물질 중 어느 하나로 형성된 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서, 상기 메모리 셀은, 디램(DRAM), 에스램(SRAM), 롬(ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시 이이피롬(flash EEPROM), 에프램(FRAM) 및 엠램(MRAM) 메모리 셀 중 어느 하나를 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제1항에 있어서, 서로 인접한 워드라인에 배치되고, 동일한 비트라인에 전기적으로 연결된 1쌍의 메모리 셀은, 공통의 비트라인 콘택을 갖는 것을 특징으로 하는 메모리 소자.
  6. 제1항에 있어서, 상기 메모리 셀은, 각각 스토리지 커패시터를 포함하며, 상기 스토리지 커패시터는 평판 커패시터, 트렌치 커패시터, 적층 커패시터 중 어느 하나인 것을 특징으로 하는 메모리 소자.
  7. 제1항에 있어서, 복수개의 인접한 메모리 셀에 공동으로 배치되는 복수개의 커패시터 상부전극을 포함하고, 상기 커패시터 상부전극의 각각은 그물망(mesh) 형태로 서로 연결된 것을 특징으로 하는 메모리 소자.
  8. 제1항에 있어서, 한 쌍의 메모리 셀은 서로 인접하고, 상기 한 쌍의 메모리 셀은 다른 한 쌍의 메모리 셀 사이에 배치된 것을 특징으로 하는 메모리 소자.
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