CN116249348B - 存储器及其访问方法、电子设备 - Google Patents

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Abstract

本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。

Description

存储器及其访问方法、电子设备
技术领域
本申请涉及存储器领域，具体而言，本申请涉及一种存储器及其访问方法、电子设备。
背景技术
传统的动态随机存取存储器(DRAM)的常规存储单元由一个晶体管和一个电容器组成。由于跨通道泄漏，存储的数据需要频繁刷新，从而显著增加了功耗。2T0C因无电容器备受关注。
发明内容
本申请提出一种存储器及其访问方法、电子设备。
第一方面，本申请实施例提供了一种存储器，包括:多个存储单元；
存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；
第一晶体管包括第一栅极、第一半导体层、第一电极、第二电极和背栅极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；
第一栅极沿平行于衬底的方向延伸，第一半导体层环绕第一栅极且与第一栅极绝缘；第二栅极沿垂直于衬底的方向延伸，第二半导体层环绕第二栅极且与第二栅极绝缘；
第一栅极与第二半导体层连接，第一栅极与第三电极连接，使得第一晶体管和第二晶体管连接；
第一半导体层与第二半导体层连接，第二栅极复用为第一晶体管的背栅极。
在一种可能的实现方式中，第一晶体管和第二晶体管均为N型晶体管。
在一种可能的实现方式中，第一晶体管还包括第一栅介电层，第二晶体管还包括第二栅介电层；
第一栅介电层设置在第一栅极与第一半导体层之间，且环绕第一栅极；第一栅介电层与第二半导体层连接；
第二栅介电层设置在第二栅极与第二半导体层之间，且环绕第二栅极；
第一栅极介电层的介电常数K值小于第二栅极介电层的介电常数K值。
在一种可能的实现方式中，第一栅介电层的介电常数K值小于7，第二栅介电层的介电常数K值大于7。
在一种可能的实现方式中，在垂直于衬底的平面上，第一栅极的正投影与第二栅极的正投影存在交叠区域。
在一种可能的实现方式中，第一电极和第二电极，均与第一半导体层连接；
第四电极与第二半导体层连接；
在垂直于衬底的截面上，第一电极、第二电极和第一栅极均位于第二栅极的第一侧，第四电极位于第二栅极的第二侧，第一侧和第二侧为相对的两侧。
第二方面，本申请实施例提供了一种存储器的访问方法，存储器还包括读位线、读字线、写位线和写字线；多个存储单元呈阵列分布；第一晶体管的第一电极与读位线连接，第一晶体管的第二电极与读字线连接，第一晶体管的第一栅极与第二晶体管的第三电极连接，第二晶体管的第四电极与写位线连接，第二晶体管的第二栅极与写字线连接；第二栅极复用为第一晶体管的背栅极；
访问方法包括：
读操作阶段：向待要访问的一行或多行存储单元连接的写字线施加第一电压，使得所述第一电压传输到第一晶体管的背栅极，使得待要访问的一行或多行存储单元的第一晶体管的阈值电压为第一阈值电压，使得待要访问的一行或多行存储单元的第一晶体管的第一栅极的存储信号为0时处于关断状态，在存储信号为1时处于导通状态；
以及向无需访问的其他行存储单元的写字线施加第二电压，使得所述第二电压传输到第一晶体管的背栅极，使得无需访问的其他行的存储单元的第一晶体管的阈值电压为第二阈值电压，使得无需访问的其他行的存储单元的第一晶体管的第一栅极的存储信号为0或1时均处于关断状态。
第二阈值电压大于第一阈值电压。
在一种可能的实现方式中，还包括：
写入操作：向待要写入的一行或多行存储单元连接的写字线施加开启电压，使得待要写入的一行或多行存储单元的第二晶体管导通，通过写位线将存储信号写入待要写入的一行或多行存储单元的第一晶体管的第一栅极。
在一种可能的实现方式中，还包括：
写入操作结束后，向所有行的各存储单元的写字线施加关闭电压，使得各第二晶体管关闭且此时该第一晶体管的阈值电压为第三阈值电压；
第三阈值电压大于第一阈值电压，小于第二阈值电压。
第三方面，本申请实施例提供了一种存储器，包括：
读晶体管和写晶体管；
其中，读晶体管包括第一栅极和背栅，第一栅极沿着水平方向延伸，第一栅极包括侧壁和两个端部，至少一个端部和侧壁被一个连续的第一半导体层包裹且第一半导体层与第一栅极通过第一栅介电层绝缘；
写晶体管包括第二栅极，第二栅极沿着垂直方向延伸，第二栅极具有侧壁，第二栅极的侧壁四周环绕有第二半导体层，第一栅极的其中一个被第一半导体层包裹的端部对应区域的第一半导体层为第二半导体层的一部分；第二栅极同时作为读晶体管的背栅极。
第四方面，本申请实施例提供了一种存储器，包括：
读晶体管和写晶体管，所述读晶体管包括第一栅极和背栅极，所述写晶体管包括第二栅极；
所述第一栅极和所述第二栅极的延伸方向相垂直；
所述第一栅极外侧壁环绕有第一半导体层，所述第二栅极的外侧壁环绕有第二半导体层；所述第一半导体层和第二半导体层连接；
所述第一栅极与所述第二半导体层连接；
所述第二栅极复用为所述背栅极。
第五方面，本申请实施例提供了一种存储单元电路，包括：
读晶体管和写晶体管，所述读晶体管包括第一栅极和背栅极，所述写晶体管包括第二栅极；
所述读晶体管的所述背栅极与所述第二栅极连接。
第六方面，本申请实施例提供了一种电子设备，包括上述任一提供的存储器，或存储单元电路。
本申请实施例提供的技术方案，至少具有如下有益效果：
本申请实施例提供的存储器，通过将写晶体管的栅极兼做成读晶体管的背栅极，无需将读晶体管做成双栅结构，既能够减少工艺难度，又能够使其广泛应用，而且，在读操作时，通过向无需访问的存储单元的写晶体管的栅极施加第二电压，即向读晶体管的背栅极施加第二电压，以调节读晶体管的阈值电压，使得无需访问的存储单元的读晶体管关断，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种存储器的电路原理示意图；
图2为图1中一个存储单元的电路原理示意图；
图3为图2所示的存储单元的立体结构示意图；
图4为图3所示的存储单元在AA处的截面示意图；
图5为本申请实施例提供的晶体管的背栅极施加不同的电压的情况下，晶体管的Id-Vg曲线示意图。
具体实施方式
下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
现有的1T1C DRAM存储单元结构的电容受到读取操作的限制，不能显著降低，因此制造大电容器的工艺挑战仍然存在，这是DRAM1T1C技术的主要障碍之一。
2T0C DRAM存储单元结构因无电容器备受关注。在该方案中，数据写入和数据读取是分离的，并分别用两个晶体管Tr_w(写晶体管)和Tr_r(读晶体管)，无电容器来实现。因此需要4个信号来进行读写操作(Write WL和Wr ite BL用于写操作，Read WL和Read BL用于读操作)。
与传统的1T1 C DRAM存储单元结构相比，尽管由于非破坏性读取特性，该方案在存储节点SN处不需要太大的电容。然而，由于此2T0C存储阵列中RWL和RBL之间的串扰或电流共享问题，执行读取操作具有挑战性。
本申请提供的一种存储器及其访问方法、电子设备，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供了一种存储器，如图1所示，该存储器包括:多个阵列排布的存储单元50、多条读位线(RBL1、RBL2、RBL3……RBLn)、多条读字线(RWL1、RWL2、RWL3……RWLm)、多条写位线(WBL1、WBL2、WBL3……WBLn)和多条写字线(WWL1、WWL2、WWL3……WWLm)。
多个行列分布的存储单元构成一个存储单元阵列；一行存储单元中的每个存储单元的写晶体管均与同一条写字线WWL连接，并且一行存储单元中的每个存储单元的读晶体管均与一条读字线RWL连接；一列存储单元中的每个存储单元的写晶体管均与一条写位线WBL连接，并且一列存储单元中的每个存储单元的读晶体管均与一条读位线RBL连接；不同列的存储单元对应不同的写位线WBL和不同的读位线RBL；不同行的存储单元对应不同的写字线WWL和不同的读字线RWL。
如图1中，每个存储单元中的读晶体管的背栅极与该存储单元中的写字线WWL连接。
如图2、图3和图4所示，存储单元50包括第一晶体管T1和第二晶体管T2；第一晶体管T1被配置为读晶体管，第二晶体管T2被配置为写晶体管；第一晶体管T1和第二晶体管T2沿平行于衬底的方向依次分布；
第一晶体管T1包括第一栅极10、第一半导体层13、第一电极11、第二电极12和背栅极，第二晶体管T2包括第二栅极20、第二半导体层23、第三电极21和第四电极22。
第一栅极10沿平行于衬底100的方向延伸，第一半导体层13环绕第一栅极10且与第一栅极10绝缘；第二栅极20沿垂直于衬底100的方向延伸，第二半导体层23环绕第二栅极20且与第二栅极20绝缘。
在一个示例中，第一半导体层13的侧壁沿平行于衬底100的方向延伸，第二半导体层23的侧壁沿垂直于衬底100的方向延伸。
可选地，第二半导体层23可以为全环绕型，在第二栅极20的侧壁上全环绕。示例性的，第二半导体层23为环形，在第二栅极20的各位置的横截面大小与第二栅极20相适应。
在一个具体的实施例中，第一电极11可以作为读位线RBL的一部分，第二电极12可以作为读字线RWL的一部分，第二栅极10可以作为写字线WWL的一部分，第四电极22可以作为写位线WBL的一部分，使得2T0C的存储器结构工艺简单且节约空间，利于提高集成度。
在一示例性实施例中，第一栅极10沿平行于衬底100的方向延伸且具有侧壁和两个端部，第一半导体层13仅环绕第一栅极10的侧壁，读位线RBL和读字线RWL沿着第一栅极10的侧壁间隔分布(图未示出)。
在另一示例性实施例中，第一栅极10沿平行于衬底100的方向延伸且具有侧壁和两个端部，第一半导体层13环绕第一栅极10的侧壁和一个端部，其中，环绕其中一个端部的第一半导体层13复用为第二半导体层23，即环绕该其中一个端部的第一半导体层13为两个晶体管共用的半导体层(图未示出)。
在又一示例性实施例中，第一栅极10沿平行于衬底100的方向延伸且具有侧壁和两个端部，第一半导体层13环绕第一栅极10的侧壁和两个端部，读位线RBL与环绕第一栅极10的一个端部的第一半导体层13连接，读字线RWL位于第一栅极10侧壁相应的位置，且与环绕第一栅极10的侧壁的第一半导体层13连接(如图3和图4)。
第一栅极10与第二半导体层23连接，第一栅极10复用为第二晶体管T2的第三电极21，使得第一晶体管T1和第二晶体管T2连接。也就是说，第一栅极10除了作为第一晶体管T1的栅极，还可以作为第二晶体管T2的第三电极21。
第一半导体层13与第二半导体层23连接，第二栅极20复用为第一晶体管T1的背栅极。在一个具体的示例中，第一半导体层13的端部与第二半导体层23的侧壁连接。由于第一半导体层13与第二半导体层23连接，第一半导体层13和第二半导体层23可以共同作为读晶体管(第一晶体管T1)的半导体层，第二栅极20可以通过第二半导体层23、第一半导体层13控制与第一半导体层13连接的第一电极11、第二电极12，即第二栅极20复用为第一晶体管T1(读晶体管)的背栅极。
也就是说，第二栅极20除了作为第二晶体管T2的栅极，还可以作为第一晶体管T1的背栅极。使得在读操作时，向待要访问的存储单元的第二晶体管T2的第二栅极20施加第一电压，由于第二栅极20复用为第一晶体管T1的背栅极，因此该第一电压可以调节第一晶体管T1的阈值电压，能够使得待要访问的存储单元的第一晶体管T1当存储为“0”时第一晶体管关断，当存储为“1”时第一晶体管导通；以及向无需访问的存储单元的第二晶体管T2的第二栅极20施加第二电压，即向第一晶体管T1的背栅极施加第二电压，能够调节第一晶体管T1的阈值电压，使得无需访问的存储单元的第一晶体管T1关断(无论存储为“0”还是“1”，第一晶体管均关断)。
可选地，第一晶体管T1和第二晶体管T2均为N型晶体管，第二电压小于0(即负电压)。第一电压可以大于0(即正电压)。
当N型晶体管的背栅极BG的电压为正的时候，背栅极BG的电压越正，N型晶体管的阈值电压负偏移。当N型晶体管的背栅极BG的电压为负的时候，背栅极BG的电压越负，N型晶体管的阈值电压正偏移。参见图5所示，N型晶体管的背栅极施加不同的电压的情况下，N型晶体管的I d-Vg曲线。从图5中可以看出，背栅极BG的电压越正(越大)时，晶体管的阈值电压越负偏，开启越容易。因此，可以通过向无需访问的存储单元的第二晶体管T2的第二栅极20施加负电压，即向第一晶体管T1的背栅极施加负电压，将第一晶体管T1的阈值电压调高，使得无需访问的存储单元的第一晶体管T1关断。例如，存储单元的存储节点SN存储的是数据“1”(如电压为1V)，通过向第一晶体管T1的背栅极施加一个负电压，将第一晶体管T1的阈值电压调高(如2V)，由此，即使存储节点SN存储的是数据“1”,也无法使得第一晶体管T1导通。
本申请实施例提供的存储器，通过将写晶体管(第二晶体管T2)的栅极兼做成读晶体管(第一晶体管T1)的背栅极，无需将读晶体管的背栅做成独立于写晶体管结构，既能够减少工艺难度，又能够使其广泛应用，而且，通过在读操作时，向无需访问的存储单元的写晶体管的栅极施加第二电压，即向读晶体管的背栅极施加第二电压，以调节读晶体管的阈值电压，使得无需访问的存储单元的读晶体管关断，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
在一些实施例中，如图2、图3和图4所示，第一晶体管T1还包括第一栅介电层14，第二晶体管T2还包括第二栅介电层24。
第一栅介电层14设置在第一栅极10与第一半导体层13之间，且环绕第一栅极10；第一栅介电层14与第二半导体层23连接。第二栅介电层24设置在第二栅极20与第二半导体层23之间，且环绕第二栅极20。
在一些实施例中，第一栅极介电层14的介电常数K值小于第二栅极介电层24的介电常数K值。该介电常数K值为相对真空的常数，即该K值为相对介电常数。可选地，第一栅介电层14的介电常数K值小于7，第二栅介电层24的介电常数K值大于7。由于介电常数K值越大，晶体管的控制力越强。由于写晶体管的第二栅极20作为读晶体管的背栅极，因此，可以通过控制写晶体管的第二栅极20，可以控制读晶体管(左侧晶体管)的阈值电压，本申请通过将写晶体管的第二栅介电层24的介电常数K值设置为大于7，控制力更强，可以更好的控制读晶体管的阈值电压。
在一些实施例中，如图2、图3和图4所示，在垂直于衬底100的平面上，第一栅极10的正投影与第二栅极20的正投影存在交叠区域(不完全交叠)。该交叠区域为第一栅极10的端部在该平面上的正投影的区域。不交叠区域为除第一栅极10的端部在该平面上的正投影的区域之外的区域。也可以说，在垂直于衬底100的平面上，第一栅极10的正投影位于第二栅极20的正投影内，且第一栅极10的正投影与第二栅极20的正投影不重叠。
在一些实施例中，如图2、图3和图4所示，第一电极11和第二电极12，均与第一半导体层13连接；第四电极22与第二半导体层23连接。在垂直于衬底100的截面上，第一电极11、第二电极12和第一栅极10均位于第二栅极20的第一侧，第四电极22位于第二栅极20的第二侧，第一侧和第二侧为相对的两侧。
本申请实施例提供的存储器为3D存储器，其包括多层沿垂直于衬底100的方向堆叠的存储单元50。本申请实施例提供的2T0C的结构方案，第二晶体管的栅极为垂直结构且沟道为水平沟道与第一晶体管不堆叠，可以减小垂直衬底方向存储单元尺寸，且可以方便制作结构紧凑的2T0C存储单元的3D堆叠，简化工艺，降低成本。
可选地，第一晶体管T1的第一半导体层13的沟道为水平沟道。
可选地，第二晶体管T2的第二半导体层23的沟道为水平沟道。
本申请实施例所述的水平沟道可以理解为非垂直沟道的一种，水平沟道可以是沟道的长度方向或载流子的传输方向在与衬底平行的平面内的实施例。
在一些实施方式中，该水平沟道可以为平面型(panlar channel)沟道，也可以为环形沟道。
本申请第二晶体管为栅极沿垂直方向延伸且沟道为水平沟道，可以方便在垂直方向制作堆叠的3D结构。同时，第一晶体管为第一栅极沿水平方向且沟道沿水平方向，实现结构紧凑的第一晶体管和第二晶体管。
沟道与衬底方向平行可以是大约平行，误差可以在10度以内，在实际应用中视有效源电极和漏电极之间的相对位置而定，比如，源电极和漏电极的纵截面图中电极的上和/或下表面的外轮廓在一个平面上，且该平面大约与衬底主表面平行。
在一示例性实施例中，在垂直于衬底100的平面上，第一电极11的正投影与第一栅极10的正投影可以存在交叠。
在一示例性实施例中，第一电极11可以设置在第二电极12远离第二栅极20一侧；以及，可以设置在第一栅极10远离第二栅极20一侧。
在一示例性实施例中，第一半导体层13可以包括侧壁和两个端部，第一半导体层13包括第一源接触区域131和第一漏接触区域132，第一源接触区域131位于第一半导体层13的侧壁且环绕第一半导体层13，第一漏接触区域132位于第一半导体层13的侧壁且环绕第一半导体层13，或者位于两个端部中远离第二栅极20的端部。
在一示例性实施中，在平行于衬底100的平面上，第一电极11的正投影和第二电极12的正投影可以无交叠，第三电极21的正投影、第四电极22的正投影可以无交叠。
在一示例性实施例中，在平行于衬底100的平面上，第二栅极20的正投影可以位于第三电极21的正投影外，第二栅极20的正投影可以位于第四电极22的正投影外。
在一示例性实施例中，第三电极21和第四电极22可以通过一次制备工艺同时形成，但本公开实施例不限于此，可以通过不同工艺分别制备。
在一示例性实施例中，第二栅极20沿着垂直衬底100的方向延伸且具有侧壁，第二半导体层23环绕第二栅极20的侧壁，第二半导体层23包括第二源接触区域231。第一栅极10沿着平行于衬底100的方向延伸且具有侧壁和两个端部，第一半导体层13至少环绕第一栅极10的侧壁，两个端部的其中一个端部延伸到第二半导体层23的第二源接触区域231与第二半导体层23连接。
在一示例性实施例中，第二半导体层23的侧壁还包括第二漏接触区域232。第二源接触区域231和第二漏接触区域232位于第二半导体层23的侧壁的不同区域，且第二源接触区域231和第二漏接触区域232在垂直衬底100的平面内的正投影具有重叠区域，使得第二源接触区域231和第二漏接触区域231之间的沟道平行于衬底100。
第一半导体层13的侧壁可以具有第一源接触区域131和第一漏接触区域132，第一源接触区域131和第一漏接触区域132之间的沟道平行于衬底100。
可选地，第一半导体层13和第二半导体层23的材料包括金属氧化物半导体材料。
进一步，金属氧化物半导体材料中的金属包括：铟、锡、锌、铝、镓中的至少之一。
本申请中，电极可以是源电极，或者，可以是漏电极，同一晶体管的两个电极其中之一为源电极，另一为漏电极。
在本申请中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
基于同一发明构思，本申请实施例提供了一种存储器，包括：读晶体管和写晶体管；
其中，读晶体管包括第一栅极和背栅，第一栅极沿着水平方向延伸，第一栅极包括侧壁和两个端部，至少一个端部和侧壁被一个连续的第一半导体层包裹且第一半导体层与第一栅极通过第一栅介电层绝缘；
写晶体管包括第二栅极，第二栅极沿着垂直方向延伸，第二栅极具有侧壁，第二栅极的侧壁四周环绕有第二半导体层，第一栅极的其中一个被第一半导体层包裹的端部对应区域的第一半导体层为第二半导体层的一部分；第二栅极同时作为读晶体管的背栅极。
基于同一发明构思，本申请实施例提供了一种存储器，包括：读晶体管和写晶体管，所述读晶体管包括第一栅极和背栅极，所述写晶体管包括第二栅极；
所述第一栅极和所述第二栅极的延伸方向相垂直；
所述第一栅极外侧壁环绕有第一半导体层，所述第二栅极的外侧壁环绕有第二半导体层；所述第一半导体层和第二半导体层连接；
所述第一栅极与所述第二半导体层连接；
所述第二栅极复用为所述背栅极。
基于同一发明构思，本申请实施例提供了一种存储单元电路，如图2所示，包括：读晶体管T1和写晶体管T2，所述读晶体管T1包括第一栅极和背栅极，所述写晶体管包括第二栅极。
一些实施例中，所述读晶体管的所述背栅极与所述第二栅极连接；所述读晶体管和写晶体管的沟道连接。在一些实施例中，读晶体管和写晶体管的栅极包裹的半导体层之间连接，可以是直接接触。
所述存储单元电路是指一个存储单元的逻辑电路。本申请实施例所述的逻辑电路为2T0C结构，但是与已有的2T0C结构的电路连接关系不同，同时，该逻辑电路对应一个新的结构设计。
基于同一发明构思，本申请实施例提供了一种电子设备，包括如上述任一实施例提供的存储器或存储单元电路。
本申请实施例提供的电子设备，与前面的各实施例具有相同的发明构思及相同的有益效果，该电子设备中未详细示出的内容可参照前面的各实施例，在此不再赘述。
基于同一发明构思，本申请实施例提供了一种如上述任一实施例提供的存储器的访问方法，如图1和图2所示，存储器还包括多条读位线(RBL1、RBL2、RBL3……RBLn)、多条读字线(RWL1、RWL2、RWL3……RWLm)、多条写位线(WBL1、WBL2、WBL3……WBLn)和多条写字线(WWL1、WWL2、WWL3……WWLm)；
多个存储单元构成多个存储单元行和多个存储单元列；一行存储单元中的每个存储单元均与一条写字线WWL连接，并且均与一条读字线RWL连接；一列存储单元中的每个存储单元均与一条写位线WBL连接，并且均与一条读位线RBL连接；不同列的存储单元对应不同的写位线WBL和不同的读位线RBL；不同行的存储单元对应不同的写字线WWL和不同的读字线RWL。
多个存储单元50呈阵列分布；第一晶体管T1的第一电极11与读位线RBL连接，第一晶体管T1的第二电极12与读字线RWL连接，第一晶体管T1的第一栅极10与第二晶体管T2的第三电极21连接，第二晶体管T2的第四电极22与写位线WBL连接，第二晶体管T2的第二栅极20与写字线WWL连接；第二栅极20复用为第一晶体管T1的背栅极；
访问方法包括：
读操作阶段：向待要访问的一行或多行存储单元连接的写字线施加第一电压，使得第一电压传输到第一晶体管的背栅极，使得待要访问的第一行或多行存储单元的第一晶体管的阈值电压为第一阈值电压，使得待要访问的一行或多行存储单元的第一晶体管的第一栅极的存储信号为0时处于关断状态，在存储信号为1时处于导通状态；
以及向无需访问的其他行存储单元的写字线施加第二电压，使得第二电压传输到第一晶体管的背栅极，使得无需访问的其他行的存储单元的第一晶体管的阈值电压为第二阈值电压，使得无需访问的其他行的存储单元的第一晶体管的第一栅极的存储信号为0或1时均处于关断状态；
第二阈值电压大于第一阈值电压。
由于第二栅极20复用为第一晶体管T1的背栅极，因此该第一电压可以调节第一晶体管T1的阈值电压，能够使得待要访问的存储单元的第一晶体管保持，当存储为“0”时关断，当存储为“1”时导通；以及向无需访问的存储单元的写字线施加第二电压，能够调节无需访问的存储单元的第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断(无论存储为“0”还是“1”，第一晶体管均关断)。
在一些实施例中，还包括：
读操作阶段：向待要访问的一行或多行存储单元连接的读位线施加第三电压，以及向待要访问的一行或多行存储单元连接的读字线施加第四电压，根据读位线上的电信号的变化，对一行或多行存储单元进行访问。
在一些实施例中，第三电压和第四电压存在电压差；
以及，根据读位线上的电信号的变化，对一行或多行存储单元进行访问，包括：根据读位线上的电流的变化，对一行或多行存储单元进行访问，或者，根据读位线上的电压的变化，对一行或多行存储单元进行访问。
上述实现了对一行或多行存储单元的存储的数据进行读取。
在一些实施例中，还包括：写入操作：向待要写入的一行或多行存储单元连接的写字线施加开启电压，使得待要写入的一行或多行存储单元的第二晶体管导通，通过写位线将存储信号写入待要写入的存储单元的第一晶体管的第一栅极。
在一些实施例中，访问方法还包括：
写入操作结束后，向所有行的各存储单元的写字线施加关闭电压，使得各第二晶体管关闭且此时该第一晶体管的阈值电压为第三阈值电压；
所述第三阈值电压大于第一阈值电压，小于第二阈值电压。
示例性地，结合图1和图2所示，若对图1中虚线框内的存储单元进行访问，存储器的访问方法的工作原理如下，
1、写入操作时，向待要写入的一行或多行存储单元连接的写字线WWL1施加开启电压(高电平)，使得待要写入的存储单元的第二晶体管T2导通，通过写位线WBLn将存储信号写入待要访问的存储单元的存储节点SN(第一晶体管的第一栅极作为存储节点SN)，如写位线将存储信号0或1写入存储节点，对应的存储1或0的电荷保存在存储节点SN，即第一晶体管的第一栅极。
写入操作结束后，向所有行的各存储单元的写字线施加关闭电压(比如，0V)，使得各写晶体管关闭。
2、读取操作时，向待要访问的一行或多行存储单元连接的写字线WWL1施加合适的电压，如第一电压，即向待要访问的一行或多行存储单元的第一晶体管T1(读晶体管)的背栅极施加第一电压,调节读晶体管的阈值电压，使得待要访问的一行或多行存储单元的第一晶体管T1在所述存储节点SN的存储信号为0时处于关断状态，存储信号为1时处于导通状态；以及向无需访问其他行的存储单元(除上述一行或多行之外的其他行的存储单元)的写字线(WWL2、WWL3……WWLm)施加第二电压(负电压)，所述第二电压低于上述关闭电压，即向无需访问的其他行存储单元的第一晶体管T1(读晶体管)的背栅极施加更低的电压，即第二电压，相比写入操作结束后输入的关闭电压，将第一晶体管T1的阈值电压调高，使得无需访问的其他行存储单元的第一晶体管T1关断或关闭更彻底。由于将无需访问的其他行的存储单元的第一晶体管T1关断的更彻底，降低了待要访问的存储单元的读字线RWL和读位线RBL之间的串扰。
当感应放大器SA采用电流型放大器时，读取感应阶段，向待要访问的一行或多行存储单元连接的读位线RBLn施加第三电压，以及向待要访问的一行或多行存储单元连接的读字线RWL1施加参考电压，如第四电压,第三电压和第四电压存在电压差；读取阶段，根据读位线上的瞬时电流的变化，确定读取信号为1或0。当瞬时电流变化超过预设电流值，则读取的信号为1，当瞬时电流变化未超过预设电流值或无变化时，则读取的信号为0。
当感应放大器SA采用电压型放大器时，读取感应阶段，向待要访问的一行或多行存储单元连接的读位线RBLn施加第三电压，以及向待要访问的一行或多行存储单元连接的读字线RWL1施加参考电压，如第四电压,第三电压和第四电压存在电压差；当瞬时电压变化超过预设电压值，则读取的信号为1，当瞬时电压变化未超过预设电压值或无变化时，则读取的信号为0。
采用上述本申请实施例，至少可以实现如下有益效果：
1)本申请实施例提供的存储器，通过将写晶体管(第二晶体管T2)的栅极兼做成读晶体管(第一晶体管T1)的背栅极，无需将读晶体管做成双栅结构，既能够减少工艺难度，又能够使其广泛应用，而且，通过在读操作时，向无需访问的存储单元的写晶体管的栅极施加第二电压，即向读晶体管的背栅极施加第二电压，以调节读晶体管的阈值电压，使得无需访问的存储单元的读晶体管关断，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
2)可以通过控制写晶体管的第二栅极20，可以控制读晶体管(左侧晶体管)的阈值电压，本申请通过将第二栅介电层24的介电常数K值设置为大于7，控制力更强，可以更好的控制读晶体管的阈值电压。
3)本申请实施例提供的存储器为3D存储器，其包括多层沿垂直于衬底100的方向堆叠的存储单元50。本申请实施例提供的2T0C的结构方案，第二晶体管的栅极为垂直结构且沟道为水平沟道与第一晶体管不堆叠，可以减小垂直衬底方向存储单元尺寸，且可以方便制作结构紧凑的2T0C存储单元的3D堆叠，简化工艺，降低成本。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (13)

1.一种存储器，其特征在于，包括:多个存储单元；
所述存储单元包括第一晶体管和第二晶体管；所述第一晶体管被配置为读晶体管，所述第二晶体管被配置为写晶体管；所述第一晶体管和所述第二晶体管沿平行于衬底的方向依次分布；
所述第一晶体管包括第一栅极、第一半导体层、第一电极、第二电极和背栅极，所述第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；
所述第一栅极沿平行于衬底的方向延伸，所述第一半导体层环绕所述第一栅极且与所述第一栅极绝缘；所述第二栅极沿垂直于衬底的方向延伸，所述第二半导体层环绕所述第二栅极且与所述第二栅极绝缘；
所述第一栅极与所述第二半导体层连接，所述第一栅极与所述第三电极连接，使得所述第一晶体管和所述第二晶体管连接；
所述第一半导体层与所述第二半导体层连接，所述写晶体管的第二栅极复用为所述读晶体管的所述背栅极，在读操作阶段，向待要访问的一行存储单元的写晶体管的所述第二栅极施加第一电压，该第一电压使得所述待要访问的一行存储单元的所述读晶体管的阈值电压为第一阈值电压，该第一阈值电压满足：所述读晶体管在存储信号为0时处于关断状态，在存储信号为1时处于导通状态；以及向无需访问的其他行存储单元的写晶体管的所述第二栅极施加第二电压，所述第二电压调节所述无需访问的其他行存储单元的所述读晶体管的阈值电压为第二阈值电压，该第二阈值电压满足：在读操作阶段，所述读晶体管处于关断状态。
2.根据权利要求1所述的存储器，其特征在于，
所述第一晶体管和所述第二晶体管均为N型晶体管。
3.根据权利要求1所述的存储器，其特征在于，所述第一晶体管还包括第一栅介电层，所述第二晶体管还包括第二栅介电层；
所述第一栅介电层设置在所述第一栅极与所述第一半导体层之间，且环绕所述第一栅极；
所述第二栅介电层设置在所述第二栅极与所述第二半导体层之间，且环绕所述第二栅极；
所述第一栅极介电层的介电常数K值小于所述第二栅极介电层的介电常数K值。
4.根据权利要求3所述的存储器，其特征在于，
所述第一栅介电层的介电常数K值小于7，所述第二栅介电层的介电常数K值大于7。
5.根据权利要求1所述的存储器，其特征在于，
在垂直于所述衬底的平面上，所述第一栅极的正投影与所述第二栅极的正投影存在交叠区域。
6.根据权利要求1所述的存储器，其特征在于，
所述第一电极和所述第二电极，均与所述第一半导体层连接；
所述第四电极与所述第二半导体层连接；
在垂直于所述衬底的截面上，所述第一电极、所述第二电极和所述第一栅极均位于所述第二栅极的第一侧，所述第四电极位于所述第二栅极的第二侧，所述第一侧和所述第二侧为相对的两侧。
7.一种如权利要求1至6任一所述的存储器的访问方法，其特征在于，所述存储器还包括：多条读位线、多条读字线、多条写位线和多条写字线；多个存储单元呈阵列分布；所述第一晶体管的第一电极与所述读位线连接，所述第一晶体管的第二电极与所述读字线连接，所述第一晶体管的第一栅极与所述第二晶体管的第三电极连接，所述第二晶体管的第四电极与所述写位线连接，所述第二晶体管的第二栅极与所述写字线连接；所述第二栅极复用为所述第一晶体管的背栅极；
所述访问方法包括：
读操作阶段：向待要访问的一行存储单元连接的写字线施加第一电压，使得所述写字线连接的所述第二栅极施加有所述第一电压，该第一电压使得待要访问的读晶体管的阈值电压为第一阈值电压，该第一阈值电压满足：所述读晶体管在存储信号为0时处于关断状态，在存储信号为1时处于导通状态；
以及向无需访问的其他行存储单元的写字线施加第二电压，使得所述第二电压施加到读晶体管的背栅极，所述第二电压调节所述读晶体管的阈值电压为第二阈值电压，该第二阈值电压满足：在读操作阶段，所述读晶体管处于关断状态；
所述第二阈值电压大于所述第一阈值电压。
8.根据权利要求7所述的存储器的访问方法，其特征在于，还包括：
写入操作：向待要写入的一行存储单元连接的写字线施加开启电压，使得待要写入的一行存储单元的第二晶体管导通，通过写位线将存储信号写入待要写入的一行存储单元的第一晶体管的第一栅极。
9.根据权利要求8所述的存储器的访问方法，其特征在于，还包括：
写入操作结束后，向所有行的各存储单元的写字线施加关闭电压，使得各第二晶体管关闭且此时该第一晶体管的阈值电压为第三阈值电压；
所述第三阈值电压大于第一阈值电压，小于所述第二阈值电压。
10.一种存储器，其特征在于，包括：
读晶体管和写晶体管；
其中，读晶体管包括第一栅极和背栅极，所述第一栅极沿着水平方向延伸，所述第一栅极包括侧壁和两个端部，至少一个所述端部和所述侧壁被一个连续的第一半导体层包裹且所述第一半导体层与所述第一栅极通过第一栅介电层绝缘；
所述写晶体管包括第二栅极，所述第二栅极沿着垂直方向延伸，所述第二栅极具有侧壁，所述第二栅极的侧壁四周环绕有第二半导体层，所述第一栅极的其中一个被第一半导体层包裹的端部对应区域的第一半导体层为所述第二半导体层的一部分；所述第二栅极同时作为所述读晶体管的所述背栅极，在读操作阶段，向待要访问的一行存储单元的写晶体管的所述第二栅极施加第一电压，该第一电压使得所述待要访问的一行存储单元的所述读晶体管的阈值电压为第一阈值电压，该第一阈值电压满足：所述读晶体管在存储信号为0时处于关断状态，在存储信号为1时处于导通状态；以及向无需访问的其他行存储单元的写晶体管的所述第二栅极施加第二电压，所述第二电压调节所述无需访问的其他行存储单元的所述读晶体管的阈值电压为第二阈值电压，该第二阈值电压满足：在读操作阶段，所述读晶体管处于关断状态。
11.一种存储器，其特征在于，包括：
读晶体管和写晶体管，所述读晶体管包括第一栅极和背栅极，所述写晶体管包括第二栅极；
所述第一栅极和所述第二栅极的延伸方向相垂直；
所述第一栅极外侧壁环绕有第一半导体层，所述第二栅极的外侧壁环绕有第二半导体层；所述第一半导体层和第二半导体层连接；
所述第一栅极与所述第二半导体层连接；
所述第二栅极复用为所述背栅极，在读操作阶段，向待要访问的一行存储单元的写晶体管的所述第二栅极施加第一电压，该第一电压使得所述待要访问的一行存储单元的所述读晶体管的阈值电压为第一阈值电压，该第一阈值电压满足：所述读晶体管在存储信号为0时处于关断状态，在存储信号为1时处于导通状态；以及向无需访问的其他行存储单元的写晶体管的所述第二栅极施加第二电压，所述第二电压调节所述无需访问的其他行存储单元的所述读晶体管的阈值电压为第二阈值电压，该第二阈值电压满足：在读操作阶段，所述读晶体管处于关断状态。
12.一种存储单元电路，其特征在于，所述存储单元为如权利要求1至6任一所述的存储器的存储单元，所述存储单元电路包括：
读晶体管和写晶体管，所述读晶体管包括第一栅极和背栅极，所述写晶体管包括第二栅极；
所述读晶体管的所述背栅极与所述第二栅极连接，在读操作阶段，向待要访问的一行存储单元的写晶体管的所述第二栅极施加第一电压，该第一电压使得所述待要访问的一行存储单元的所述读晶体管的阈值电压为第一阈值电压，该第一阈值电压满足：所述读晶体管在存储信号为0时处于关断状态，在存储信号为1时处于导通状态；以及向无需访问的其他行存储单元的写晶体管的所述第二栅极施加第二电压，所述第二电压调节所述无需访问的其他行存储单元的所述读晶体管的阈值电压为第二阈值电压，该第二阈值电压满足：在读操作阶段，所述读晶体管处于关断状态。
13.一种电子设备，其特征在于，包括如权利要求1至6任一所述的存储器，或包括如权利要求10至11任一所述的存储器，或包括如权利要求12所述的存储单元电路。
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