CN117715419B - 存储单元、存储器、存储器的制备方法、芯片及电子设备 - Google Patents

Abstract

本申请公开了一种存储单元、存储器、存储器的制备方法、芯片及电子设备，属于半导体技术领域。该存储单包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；第一晶体管的第一栅极沿垂直于衬底的第二方向延伸，第一晶体管的第二栅极和第一半导体层均沿第一方向延伸，第一栅极环绕第一半导体层，第一半导体层环绕第二栅极；第二晶体管的第三栅极沿第二方向延伸，第二晶体管的第二半导体层与第二栅极连接。本申请提供的新型结构的2T0C存储单元，有利于提高存储器的集成密度和存储密度。

Description

存储单元、存储器、存储器的制备方法、芯片及电子设备

技术领域

本申请实施例涉及半导体技术领域，特别涉及一种存储单元、存储器、存储器的制备方法、芯片及电子设备。

背景技术

随着半导体技术的发展，存储器的类型越来越多，动态随机存取存储器（DynamicRandom Access Memory，DRAM）便是其中的一种，存储器包括多个存储单元。

近年来，为克服1T1C（1 Transistor 1 Capacitor，单晶体管单电容）结构的存储单元需要制备较大的电容，导致存储单元进一步微缩较难的问题，2T0C结构的存储单元备受关注，但是，包括2T0C结构的存储单元的存储器的存储密度还有待提高。

发明内容

本申请实施例提供了一种存储单元、存储器、存储器的制备方法、芯片及电子设备，可用于提高存储器的集成密度和存储密度。

一方面，本申请实施例提供了一种存储单元，所述存储单元包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；所述第一晶体管的第一栅极沿垂直于所述衬底的第二方向延伸，所述第一晶体管的第二栅极和第一半导体层均沿所述第一方向延伸，所述第一栅极环绕所述第一半导体层，所述第一半导体层环绕所述第二栅极；所述第二晶体管的第三栅极沿所述第二方向延伸，所述第二晶体管的第二半导体层与所述第二栅极连接。

另一方面，本申请实施例还提供了一种存储器，所述存储器包括在衬底上垂直堆叠的多个存储单元层以及与所述多个存储单元层连接的多个第一位线、多个第二位线、多个第一字线和多个第二字线；所述存储单元层包括多个阵列排布的存储单元；所述存储单元为上述任一所述的存储单元。

另一方面，本申请实施例还提供了一种存储器的制备方法，所述制备方法用于制备存储器，所述存储器包括在衬底上垂直堆叠的多个存储单元层以及与所述多个存储单元层连接的多个第一位线、多个第二位线、多个第一字线和多个第二字线；所述存储单元层包括多个阵列排布的存储单元，所述存储单元包括沿平行于所述衬底的第一方向排布的第一晶体管和第二晶体管；所述制备方法包括：

在所述衬底上交替制备隔离层和牺牲层，得到堆叠结构；沿垂直于所述衬底的第二方向对所述堆叠结构进行刻蚀，形成贯穿所述堆叠结构的第一沟槽，在所述第一沟槽中沉积填充材料，得到第一结构；基于所述第一结构，形成所述多个第一位线和所述多个第二位线；形成与所述多个第一位线连接的多个第一晶体管以及与所述多个第一晶体管连接的多个第一字线；形成与所述多个第二位线连接的多个第二晶体管以及与所述多个第二晶体管连接的多个第二字线；

其中，所述第一晶体管的第一栅极沿所述第二方向延伸，所述第一晶体管的第二栅极和第一半导体层均沿所述第一方向延伸，所述第一栅极环绕所述第一半导体层，所述第一半导体层环绕所述第二栅极；所述第二晶体管的第三栅极沿所述第二方向延伸，所述第二晶体管的第二半导体层与所述第二栅极连接。

另一方面，本申请实施例还提供了一种芯片，所述芯片包括上述任一所述的存储器。

另一方面，本申请实施例还提供了一种电子设备，所述电子设备包括上述任一所述的存储器。

本申请实施例提供的技术方案至少带来如下有益效果：

本申请提供了一种新型结构的2T0C存储单元以及具有此种2T0C存储单元的存储器。此种2T0C存储单元中的两个晶体管是沿平行于衬底的方向排布的，此种存储单元不仅可以在平行于衬底的平面内阵列排布，还可以在垂直于衬底的方向上堆叠，从而形成三维堆叠的存储器，有利于提高存储器的集成密度，进而提高存储器的存储密度；此外，此种2T0C存储单元中的第一晶体管的第一栅极环绕第一半导体层，第一半导体层又环绕第一晶体管的第二栅极，第一晶体管的结构比较紧凑，可以减小存储单元的尺寸，从而提高存储器的集成密度，进而提高存储器的存储密度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种存储单元的逻辑电路图；

图2是本申请实施例提供的一种存储单元的结构示意图；

图3是本申请实施例提供的一种存储器的结构示意图；

图4是本申请实施例提供的另一种存储器的结构示意图；

图5是本申请实施例提供的一种存储器的制备方法的流程图；

图6是本申请实施例提供的一种堆叠结构的示意图；

图7是本申请实施例提供的一种形成第一沟槽后的结构的示意图；

图8是本申请实施例提供的一种第一结构的示意图；

图9是本申请实施例提供的一种形成刻蚀停止层后的结构的示意图；

图10是本申请实施例提供的一种形成第三刻蚀槽后的结构的示意图；

图11是本申请实施例提供的一种形成第二位线300后的结构的示意图；

图12是本申请实施例提供的一种去除刻蚀停止层后的结构的示意图；

图13是本申请实施例提供的一种第二结构的示意图；

图14是本申请实施例提供的一种形成第三沟槽后的结构的示意图；

图15是本申请实施例提供的一种在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后的结构的示意图；

图16是本申请实施例提供的一种第五结构的示意图；

图17是本申请实施例提供的一种第三结构的示意图；

图18是本申请实施例提供的一种沉积第四导电材料后的结构的示意图；

图19是本申请实施例提供的另一种沉积第四导电材料后的结构的示意图；

图20是本申请实施例提供的一种形成第六沟槽后的结构的示意图；

图21是本申请实施例提供的一种第六结构的示意图；

图22是本申请实施例提供的一种形成第八沟槽后的结构的示意图；

图23是本申请实施例提供的一种第七沟槽侧壁的第三导电材料完全被刻蚀后的结构的示意图；

图24是本申请实施例提供的一种第四结构的示意图；

图25是本申请实施例提供的一种芯片的结构示意图；

图26是本申请实施例提供的一种电子设备的结构示意图。

图中的附图标记分别表示为：

100-存储单元；110-第一晶体管；120-第二晶体管；111-第一栅极；112-第二栅极；113-第一半导体层；121-第三栅极；122-第二半导体层；200-第一位线；300-第二位线；400-第一字线；500-第二字线；600-连接线。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。

在附图中示出了根据本申请实施例的各种结构示意图。这些附图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。附图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在申请中使用的术语仅仅是为了描述具体实施例，而并非意在限制本申请。在本申请中使用的术语“包括”、“包含”等表明了特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。在本申请中，除非另有明确的规定和限定，术语“相连”“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接连接，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。本申请中使用的术语“层”指包括具有厚度的区域的材料部分。层可以水平地、垂直地和/或沿锥形表面延伸。

本申请中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

本申请实施例可以适用于2T场景，其中一个晶体管为读晶体管，另一个为写晶体管。本申请以2T0C场景为例说明。2T0C（2 Transistor 0 Capacitor，双晶体管无电容）结构的存储单元的应用越来越广泛。但是，包括2T0C结构的存储单元的存储器的集成密度以及存储密度还有待提高。

存储器包括多个存储单元，本申请实施例提供一种新型结构的2T0C存储单元，在空间上更加有利于高密度存储单元的设计，在工艺上更有利于产业化的存储单元，以及3D存储器。2T0C存储单元包括两个晶体管，其中一个晶体管为读晶体管，另一晶体管为写晶体管。图1示出了本申请提供的2T0C存储单元的逻辑电路图。

如图1所示，2T0C存储单元包括写晶体管和读晶体管，其中，读晶体管为双栅晶体管。读晶体管的第一栅极用于与读晶体管字线连接，读晶体管的第二栅极与写晶体管的一个电极（源极或漏极）连接，读晶体管的第二栅极和写晶体管中与其连接的电极之间构成用于存储数据的存储节点（SN）。读晶体管的源极和漏极中的一个电极用于与读晶体管位线连接。写晶体管具有一个栅极和两个电极（其中之一为源极，另一为漏极），写晶体管的栅极用于与写晶体管字线连接，写晶体管的两个电极中的一个电极与上述读晶体管的第二栅极连接，另一个电极用于与写晶体管位线连接。

在一种可能实现方式中，写晶体管或读晶体管可以为N型MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管），也可以为P型MOSFET。

在图1所示的逻辑电路图下，通过写晶体管字线给写晶体管的栅极施加较大的电压，导通写晶体管；在需要写入“1”时，在写晶体管位线施加第一电压；在需要写入“0”时，在写晶体管位线施加第二电压。其中，第一电压和第二电压之间具有一定的电压差。

为了读取存储单元，在读晶体管字线施加参考电压（参考电压为仅能使存储数据能够被读取的电压），如果数据“1”被存储在第一晶体管的第二栅极中，参考电压可以接通第一晶体管，在读晶体管位线与读晶体管字线之间有电流通过；但是如果数据“0”被存储在第一晶体管的第二栅极中，参考电压保持第一晶体管关断，读晶体管位线与读晶体管字线之间无电流通过。也就是说，可以通过判断读晶体管位线与读晶体管字线之间是否有电流通过来判断读取的数据是“1”还是“0”。

图2示出了本申请实施例提供的存储单元的结构示意图，其中，图2中的（1）示出了本申请实施例提供的存储单元的俯视图，图2中的（2）示出了本申请实施例提供的存储单元的正视图。在图2中，第一方向和第三方向相互垂直且均平行于衬底，第二方向垂直于衬底。需要说明的是，图2中示出的第一方向、第二方向和第三方向仅为示例性举例，本申请实施例并不局限于此。在一些实施例中，第一方向还可以称为平行于衬底的平面内的行方向，第三方向还可以称为平行于衬底的平面内的列方向。

如图2所示，本申请实施例提供的存储单元100包括位于衬底上在衬底内沿平行于衬底的第一方向排布且相连接的第一晶体管110和第二晶体管120。第一晶体管110为读晶体管，第二晶体管120为写晶体管。也即，本申请实施例提供的存储单元100为一种2T0C存储单元，2T0C存储单元的数据读取过程是非破坏性的，无需很大的电容，有利于提高存储单元的集成度，降低存储单元的工艺条件。

需要说明的是，第一晶体管110和第二晶体管120沿第一方向排布，可以是指从第一晶体管110到第二晶体管120的排布方向为第一方向，也可以是指从第二晶体管120到第一晶体管110的排布方向为第一方向。

第一晶体管110包括第一栅极111、第二栅极112和第一半导体层113，第一栅极111沿垂直于衬底的第二方向延伸，第二栅极112和第一半导体层113均沿第一方向延伸。其中，第一栅极111环绕第一半导体层113，第一半导体层113环绕第二栅极112。第二晶体管120包括第三栅极121和第二半导体层122，第三栅极121沿第二方向延伸，第二半导体层122与第一晶体管110的第二栅极112连接。在一些实施例中，第一栅极111还可以称为第一晶体管110的外栅极，第二栅极112还可以称为第一晶体管110的内栅极。

第一晶体管110是一种垂直的双栅晶体管，便于控制。第一晶体管110的第一栅极111用于与第一字线400连接，通过第一字线400向第一栅极111施加电压，能够控制第一晶体管110的导通或关断。第一栅极111沿垂直于衬底的第二方向延伸，第一栅极111在不同位置的横截面的面积可以相同，也可以不同，这与实际的制备工艺有关。其中，第一栅极111在任一位置的横截面是指利用平行于衬底的平面从该任一位置处截断第一栅极111后得到的平面。在一些实施例中，第一字线400还可以称为读晶体管字线或者读取字线。

第二晶体管120同样是一种垂直晶体管，第二晶体管120的第二栅极121用于与第二字线500连接，通过第二字线500向第二栅极121施加电压，能够控制第二晶体管120的导通或关断。第二栅极121沿垂直于衬底的第二方向延伸，第二栅极121在不同位置的横截面的面积可以相同，也可以不同，这与实际的制备工艺有关。在一些实施例中，第二字线500还可以称为写晶体管字线或者写入字线。

在示例性实施例中，第一半导体层113为开口朝向第一方向的筒状结构，筒状结构包括内表面和外表面，筒状结构是一种中空的结构，筒状结构的内表面为构成筒状结构的中空部分的表面，筒状结构的外表面为筒状结构的表面中除内表面外的表面。第一栅极111环绕筒状结构的外表面中平行于第一方向的表面，筒状结构的内表面环绕第二栅极112。

示例性地，筒状结构的外表面中平行于第一方向的表面也可以称为筒状结构的外侧面，第一栅极111环绕筒状结构的外表面中平行于第一方向的表面也可以称为第一栅极111环绕筒状结构的外侧面。示例性地，筒状结构的内表面包括平行于第一方向的表面（可以称为内侧面）和垂直于第一方向的表面（可以称为内底面），筒状结构的内表面环绕第二栅极112也可以称为筒状结构的内侧面和内底面环绕第二栅极112。

示例性地，第二栅极112为柱状结构，该柱状结构的第二栅极112从第一半导体层113的开口向第一半导体层113的内底面延伸。

示例性地，第二栅极112除了包括被第一半导体层113环绕的部分外，还包括未被第一半导体层113环绕的部分，该未被第一半导体层113环绕的部分用于与第二晶体管120的第二半导体层122连接。通过此种设置，能够便于在第二栅极112与第二晶体管120的第二半导体层122连接的同时，使第一半导体层113与第二半导体层122绝缘。

示例性地，第一栅极111为纵截面为环形的环绕型结构，其中，第一栅极111的纵截面是指利用垂直于第一方向的平面截断第一栅极111后得到的平面。示例性地，第一栅极111的纵截面可以为圆环形、方环形、椭圆环形等。

示例性地，第一栅极111在第一方向上的尺寸小于第一半导体层113在第一方向上的尺寸。也就是说，第一栅极111环绕第一半导体层113是指第一栅极111环绕第一半导体层113的部分区域。第一半导体层113中被第一栅极111环绕的区域为第一半导体层113中沟道区，除沟道区外，第一半导体层113中还包括通过沟道区连接的第一电极区和第二电极区，其中，第一电极区比第二电极区远离第二晶体管120。

第一栅极111能够控制所环绕的第一半导体层113的沟道区导通或关断，当第一半导体层113的沟道区导通时，第一半导体层113的第一电极区和第二电极区能够连通；当第一半导体层113的沟道区关断时，第一半导体层113的第一电极区和第二电极区不连通。

第一半导体层113中的沟道区用于形成第一晶体管110的沟道，在示例性实施例中，第一晶体管110的沟道为水平沟道。一些实施例中，水平沟道可以理解为沟道长度方向在平行于衬底的平面内，其中，沟道长度方向是指第一晶体管110的源极和漏极之间的导电路径的方向。

本申请实施例所述的水平沟道可以理解为非垂直沟道的一种，大体上或大约，沟道在平行衬底的平面内延伸，可以理解为沟道的长度方向或载流子的传输方向在与衬底平行的平面内的实施例。沟道与衬底平行可以是大约平行，误差可以在10度以内，在实际应用中视有效源极和漏极之间的相对位置而定。在一些实施方式中，该水平沟道可以为平面型沟道（planar channel），也可以为环形沟道，具体视半导体层、源极、漏极的形状以及相对位置等因素而定。

第一半导体层113中的第一电极区和第二电极区中的一个电极区用于形成第一晶体管110的源极，另一个电极区用于形成第一晶体管110的漏极，第一晶体管110的源极和漏极在一些情况下可以互相调换，实际应用中可以按照电流的方向识别第一晶体管110的源极和漏极。

第一电极区用于与第一位线200连接，也就是说，第一半导体层113与第一位线200连接具体是指第一半导体层113中的第一电极区与第一位线200连接。在一些实施例中，第一位线200还可以称为读晶体管位线或者读取位线。

第二电极区用于与连接线600连接，连接线600垂直于衬底，可选地，连接线600为垂直于衬底的面状结构。连接线600用于与存储器中多个存储单元层中在同一位置堆叠的各个存储单元列中的存储单元100的第一半导体层113（如，第一半导体层113中的第二电极区）连接。在一些实施例中，连接线600还可以称为GND（Ground，接地线）。

一些实施方式中，第一半导体层113的沟道区与所连接的第一电极区和第二电极区的导电性不同。比如，第一半导体层113的沟道区为金属氧化物半导体，第一半导体层113的第一电极区和第二电极区的导电性高于金属氧化物半导体，实际应用中可以通过测试导电性区别。第一半导体层113的沟道区、第一电极区、第二电极区的主体材料可以相同，导电性较高的区域可以通过掺杂实现。一些实施方式中，第一半导体层113的沟道区与所连接的第一电极区和第二电极区的导电性相同。比如，第一半导体层113的沟道区、第一电极区和第二电极均为多晶硅或金属氧化物半导体，其导电性可以接近导体或半导体。在制备时，第一半导体层113的沟道区、第一电极和第二电极区可以在相同工艺条件下通过一次工艺形成，因此，该实施例中，第一半导体层113的沟道区、第一电极区和第二电极区在界限上区分不是特别明显。

在示例性实施例中，第一栅极111和第一半导体层113之间通过第一绝缘层绝缘，第一半导体层113和第二栅极112之间通过第二绝缘层绝缘。也就是说，第一栅极111和第二半导体层113之间包括第一绝缘层，第一半导体层113和第二栅极112之间包括第二绝缘层。第一栅极111环绕第一绝缘层，第一绝缘层环绕第一半导体层113，第一半导体层113环绕第二绝缘层，第二绝缘层环绕第二栅极112。

示例性地，第一栅极111和第一绝缘层均为纵截面为环形的环绕型结构，第一半导体层113和第二绝缘层均为开口朝向第一方向的筒状结构。纵截面为环形的环绕型结构具有内环面和外环面，纵截面为环形的环绕型结构为一种中空的结构，纵截面为环形的环绕型结构的内环面是指构成纵截面为环形的环绕型结构的中空部分的表面，纵截面为环形的环绕型结构的外环面是指纵截面为环形的环绕型结构的表面中除内环面外的表面。筒状结构具有内表面和外表面，筒状结构为一种中空的结构，筒状结构的内表面是指构成筒状结构的中空部分的表面，筒状结构的外表面是指筒状结构的表面中除内表面外的表面。筒状结构的内表面中包括平行于第一方向的表面（可以称为内侧面）和垂直于第一方向的表面（可以称为内底面），筒状结构的外表面中包括平行于第一方向的表面（可以称为外侧面）和垂直于第一方向的表面（可以称为外底面）。

第一栅极111的内环面与第一绝缘层的外环面贴合，第一绝缘层的内环面与第一半导体层113的外侧面贴合，第一半导体层113的内侧面和内底面分别与第二绝缘层的外侧面和外底面贴合，第二栅极112从第二绝缘层的开口向第二绝缘层的内底面延伸，第二栅极112的位于第二绝缘层的筒状内部的部分结构的表面与第二绝缘层的内侧面和内底面贴合。需要说明的是，本申请实施例中涉及的表面之间的贴合是指无间隙贴合。

示例性地，第一绝缘层在第一方向上的尺寸大于第一栅极111在第一方向上的尺寸，且小于第一半导体层113在第一方向上的尺寸。此种情况下，能够在利用第一绝缘层将第一栅极111与第一半导体层113绝缘的基础上，裸露第一半导体层113的第一电极区和第二电极区，其中，裸露的第一电极区用于与第一位线200连接，裸露的第二电极区用于与连接线600连接。

第二绝缘层具有未被第一半导体层113环绕的部分区域，且第二栅极112具有未被第二绝缘层环绕的部分区域。此种情况下，能够在利用第二绝缘层将第二栅极112与第一半导体层113绝缘的基础上，裸露第二栅极112的部分区域，该裸露的部分区域用于与第二晶体管120的第二半导体层122连接。

在示例性实施例中，第一半导体层113用于与第一位线200连接，例如，第一半导体层113中的第一电极区用于与第一位线200连接。第一半导体层113在第二方向上的尺寸与第一位线200在第二方向上的尺寸相同。示例性地，第一半导体层113以及与第一半导体层113连接的第一位线200均位于两个水平绝缘层之间，第一半导体层113以及与第一半导体层113连接的第一位线200均从其中一个水平绝缘层的下表面延伸到另外一个水平绝缘层的上表面。其中，水平绝缘层是指平行于衬底的绝缘层，水平绝缘层的下表面是指水平绝缘层的平行于衬底的两个表面中距离衬底较近的表面，水平绝缘层的上表面是指水平绝缘层的平行于衬底的两个表面中距离衬底较远的表面。

也就是说，第一半导体层113以及与第一半导体层113连接的第一位线200位于同样的两个水平绝缘层之间，且各自的平行于衬底的上下表面分别与两个水平绝缘层接触。此种结构能够保证第一半导体层113以及与第一半导体层113连接的第一位线200在垂直于衬底的方向上的厚度相同，保证第一半导体层113以及与第一半导体层113连接的第一位线200的连接紧密性以及简化第一半导体层113和第一位线200的制备工艺。

当然，在一些实施例中，第一半导体层113在第二方向上的尺寸，也可以与第一位线200在第二方向上的尺寸不同，这与实际的制备工艺有关。

本申请实施例对第三栅极121与第二半导体层122之间的关系不加以限定，只要保证第三栅极121能够对第二半导体层122中的沟道区进行控制即可。

在示例性实施例中，第三栅极121与第二半导体层122之间的关系可以为：第三栅极121环绕第二半导体层122。此种结构下，第二半导体层122被第三栅极121环绕的部分为第二半导体层122中的沟道区。示例性地，第三栅极121和第二半导体层122均为纵截面为环形的环绕型结构，第三栅极121的内环面环绕第二半导体层122的外环面。

示例性地，在第三栅极121环绕第二半导体层122的情况下，第二半导体层122通过第一导电层与第二栅极112连接，第二半导体层122还通过第二导电层与第二位线300连接；第一导电层和第二导电层之间通过第三绝缘层绝缘（也即第一导电层和第二导电层之间包括第三绝缘层），第二半导体层122环绕第三绝缘层，例如，第二半导体层122的内环面与第三绝缘层的平行于衬底的表面贴合。在一些实施例中，第三绝缘层还可以称为支撑结构，第二位线300还可以称为写晶体管位线或者写入位线。通过设置第三绝缘层来作为制备第二半导体层122的支撑结构，有利于简化第二半导体层122的制备工艺。并且，第三绝缘层能够将第二半导体层122所连接的第二栅极112和第二半导体层122所连接的第二位线300电隔离，避免短路。

示例性地，第二半导体层122与第一导电层直接接触，以使第二半导体层122能够通过第一导电层与第二栅极112连接。示例性地，第二半导体层122环绕第一导电层，例如，第二半导体层122的内环面与第一导电层的平行于衬底的表面贴合。示例性地，第二半导体层122的内环面可以与第一导电层的平行于衬底的表面的全部区域贴合，也可以与第一导电层的平行于衬底的表面的靠近第三绝缘层的部分区域贴合。

示例性地，第二半导体层122与第二导电层直接接触，以使第二半导体层122能够通过第二导电层与第二位线300连接。示例性地，第二半导体层122环绕第二导电层，例如，第二半导体层122的内环面与第二导电层的平行于衬底的表面贴合。示例性地，第二半导体层122的内环面可以与第二导电层的平行于衬底的表面的全部区域贴合，也可以与第二导电层的平行于衬底的表面的靠近第三绝缘层的部分区域贴合。

在示例性实施例中，第一导电层、第三绝缘层、第二导电层和第二位线300在第二方向上的尺寸相同。示例性地，第一导电层、第三绝缘层、第二导电层和第二位线300均位于两个水平绝缘层之间，第一导电层、第三绝缘层、第二导电层和第二位线300均从其中一个水平绝缘层的下表面延伸到另外一个水平绝缘层的上表面。也就是说，第一导电层、第三绝缘层、第二导电层和第二位线300位于同样的两个水平绝缘层之间，且各自的平行于衬底的上下表面分别与两个水平绝缘层接触。此种结构能够在制备第一导电层、第三绝缘层和第二导电层的同时，制备第二位线300，有利于简化第二位线300的制备工艺。

示例性地，第一导电层和第一半导体层113在第二方向上的尺寸相同，在第一半导体层113和第一位线200在第二方向上的尺寸相同，以及第一导电层、第三绝缘层、第二导电层和第二位线300在第二方向上的尺寸相同的情况下，第一导电层、第三绝缘层、第二导电层、第二位线300、第一半导体层113和第一位线200在第二方向上的尺寸相同。例如，第一导电层、第三绝缘层、第二导电层、第二位线300、第一半导体层113和第一位线200位于同样的两个水平绝缘层之间，且各自的平行于衬底的上下表面分别与两个水平绝缘层接触。

在示例性实施例中，第三栅极121与第二半导体层122之间的关系还可以为：第二半导体层122环绕第三栅极121。此种结构下，第二半导体层122中环绕第三栅极121的部分为第二半导体层122中的沟道区。示例性地，第三栅极121为沿第二方向延伸的柱状结构，第二半导体层122为横截面为环形的环绕型结构，其中，第二半导体层122的横截面为利用垂直于第二方向的平面截断第二半导体层122后得到的平面。横截面为环形的环绕型结构具有内环面和外环面，第二半导体层122的内环面环绕第三栅极121的侧表面，第二栅极121的侧表面是指第二栅极121的垂直于衬底的平面。

示例性地，第二半导体层122中除包括沟道区外，还包括通过沟道区连接的第三电极区和第四电极区，其中，第四电极区比第三电极区远离第一晶体管110。第三电极区和第四电极区中的一个电极区用于形成第二晶体管120的源极，另一个电极区用于形成第二晶体管120的漏极，第二晶体管120的源极和漏极在一些情况下可以互相调换，实际应用中可以按照电流的方向识别第二晶体管120的源极和漏极。

第三电极区用于与第二栅极112连接，也即，第二半导体层122与第二栅极112是指第二半导体层122中的第三电极区与第二栅极112连接。第四电极区用于与第二位线300连接，也即，第二半导体层122与第二位线300连接是指第二半导体层122中的第四电极区与第二位线300连接。

第二半导体层122中的沟道区用于形成第二晶体管120的沟道，在示例性实施例中，第二晶体管120的沟道为水平沟道。一些实施例中，水平沟道可以理解为沟道长度方向在平行于衬底的平面内，其中，沟道长度方向是指第二晶体管120的源极和漏极之间的导电路径的方向。

一些实施方式中，第二半导体层122的沟道区与所连接的第三电极区和第四电极区的导电性不同。比如，第二半导体层122的沟道区为金属氧化物半导体，第二半导体层122的第三电极区和第四电极区的导电性高于金属氧化物半导体，实际应用中可以通过测试导电性区别。第二半导体层122的沟道区、第三电极区、第四电极区的主体材料可以相同，导电性较高的区域可以通过掺杂实现。一些实施方式中，第二半导体层122的沟道区与所连接的第三电极区和第四电极区的导电性相同。比如，第二半导体层122的沟道区、第三电极区和第四电极均为多晶硅或金属氧化物半导体，其导电性可以接近导体或半导体。在制备时，第二半导体层122的沟道区、第三电极和第四电极区可以在相同工艺条件下通过一次工艺形成，因此，该实施例中，第二半导体层122的沟道区、第三电极区和第四电极区在界限上区分不是特别明显。

在示例性实施例中，第三栅极121和第二半导体层122之间通过第四绝缘层绝缘（也即第三栅极121和第二半导体层122之间包括第四绝缘层）。在第三栅极121环绕第二半导体层122的情况下，第三栅极121环绕第四绝缘层，第四绝缘层环绕第二半导体层122。示例性地，第四绝缘层为纵截面为环形的环绕型结构，第三栅极121的内环面与第四绝缘层的外环面贴合，第四绝缘层的内环面与第二半导体层122的外环面贴合。

在第二半导体层122环绕第三栅极121的情况下，第二半导体层122环绕第四绝缘层，第四绝缘层环绕第三栅极121。示例性地，第四绝缘层为横截面为环形的环绕型结构，可选地，第二半导体层122的内环面与第四绝缘层的外环面贴合，第四绝缘层的内环面与第二栅极121的侧表面贴合。

本申请实施例提供了一种新型结构的2T0C存储单元，此种2T0C存储单元中的两个晶体管是沿平行于衬底的方向排布的，此种存储单元不仅可以在平行于衬底的平面内阵列排布，还可以在垂直于衬底的方向上堆叠，从而形成三维堆叠的存储器，有利于提高存储器的集成密度，进而提高存储器的存储密度。此外，此种2T0C存储单元中的第一晶体管的第一栅极环绕第一半导体层，第一半导体层又环绕第一晶体管的第二栅极，第一晶体管的结构比较紧凑，可以减小存储单元尺寸，从而提高存储器的集成密度，进而提高存储器的存储密度。

本申请实施例还提供了一种包括如图2所示的存储单元的存储器。图3和图4示出了本申请实施例提供的存储器的结构示意图。图3和图4示出的存储器为一种三维存储器，具有较高的集成密度和存储密度。图3示出了本申请实施例提供的存储器的立体图，图4中的（1）示出了本申请实施例提供的存储器的俯视图，图4中的（2）示出了本申请实施例提供的存储器的正视图。在图3和图4中，第一方向和第三方向相互垂直且均平行于衬底，第二方向垂直于衬底。需要说明的是，图3和图4中示出的第一方向、第二方向和第三方向仅为示例性举例，本申请实施例并不局限于此。

参见图3和图4，该存储器包括在衬底上垂直堆叠的多个存储单元层以及与多个存储单元层连接的多个第一位线200、多个第二位线300、多个第一字线400和多个第二字线500。需要说明的是，图3和图4中示出的结构仅为存储器的部分结构，例如，图3和图4中仅示出了存储器的三个存储单元层，本申请实施例并不局限于此。

存储单元层包括多个阵列排布的存储单元100，也即，存储单元层由多个在第一方向间隔排布的存储单元列构成，或者由在第三方向间隔排布的存储单元行构成。需要说明的是，图3和图4仅以存储单元层包括一个存储单元列，存储单元列包括三个存储单元100为例进行说明，本申请实施例并不局限于此。

存储单元100包括沿平行于衬底的第一方向排布的第一晶体管110和第二晶体管120；第一晶体管110的第一栅极111沿垂直于衬底的第二方向延伸，第一晶体管110的第二栅极112和第一半导体层113均沿第一方向延伸，第一栅极111环绕第一半导体层113，第一半导体层113环绕第二栅极112；第二晶体管120的第三栅极121沿第二方向延伸，第二晶体管120的第二半导体层122与第二栅极112连接。

在示例性实施例中，存储单元100的第一半导体层113为开口朝向第一方向的筒状结构，筒状结构包括内表面和外表面，筒状结构的内表面为构成筒状结构的中空部分的表面，筒状结构的外表面为筒状结构的表面中除内表面外的表面；存储单元100的第一栅极111环绕筒状结构的外表面中平行于第一方向的表面，筒状结构的内表面环绕存储单元100的第二栅极112。

在示例性实施例中，存储单元100的第一栅极111和存储单元100的第一半导体层113之间包括第一绝缘层，存储单元100的第一半导体层113和存储单元100的第二栅极112之间包括第二绝缘层；存储单元100的第一栅极111环绕第一绝缘层，第一绝缘层环绕存储单元100的第一半导体层113，存储单元100的第一半导体层113环绕第二绝缘层，第二绝缘层环绕存储单元100的第二栅极112。

在示例性实施例中，存储单元100的第三栅极121环绕存储单元100的第二半导体层122。此种情况下，存储单元100的第二半导体层122通过第一导电层与存储单元100的第二栅极112连接，存储单元100的第二半导体层122还通过第二导电层与第二位线300连接；第一导电层和第二导电层之间包括第三绝缘层，存储单元100的第二半导体层122环绕第三绝缘层。

在示例性实施例中，存储单元100的第二半导体层122环绕存储单元100的第三栅极121。

存储单元100的相关介绍详见图2所示的实施例，此处不再加以赘述。

根据图3和图4可知，存储单元列中的多个存储单元100的第一栅极111在第三方向上彼此隔离，如，通过绝缘层隔离；存储单元列中的多个存储单元100的第一半导体层113在第三方向上彼此隔离，如，通过绝缘层隔离；存储单元列中的多个存储单元100的第二栅极112在第三方向上彼此隔离，如，通过绝缘层隔离；存储单元列中的多个存储单元100的第三栅极121在第三方向上彼此隔离，如，通过绝缘层隔离；存储单元列中的多个存储单元100的第二半导体层122在第三方向上彼此隔离，如，通过绝缘层隔离。

示例性地，多个存储单元层中在同一位置堆叠的各个存储单元100可以构成一个存储单元串。多个存储单元层中在同一位置堆叠的各个存储单元100是指多个存储单元层中在衬底上的投影重合或近似重合的存储单元100。根据图3和图4可知，存储单元串中的多个存储单元100的第二栅极112在第二方向上彼此隔离，如，通过绝缘层隔离；存储单元串中的多个存储单元100的第一半导体层113在第二方向上彼此隔离，如，通过绝缘层隔离；存储单元串中的多个存储单元100的第二半导体层122在第二方向上彼此隔离，如，通过绝缘层隔离。

存储单元列和存储单元串均包括多个存储单元100。存储单元列包括的存储单元100的数量以及存储单元串包括的存储单元100的数量可以根据实际的制备需求确定。示例性地，不同存储单元列包括的存储单元100的数量相同，不同存储单元串包括的存储单元100的数量相同，以便于存储器能够通过较为简化的工艺一体成型。需要说明的是，图3和图4所示的结构仅以存储单元列包括三个存储单元100，存储单元串包括三个存储单元100为例，但本申请实施例并不局限于此，也即存储单元列还可以包括两个存储单元100或者包括三个以上（如，4个、8个、16个）的存储单元100，存储单元串还可以包括两个存储单元100或者包括三个以上（如，4个、5个、8个等）存储单元100。

在示例性实施例中，多个第一位线200沿第三方向延伸；第一位线200与存储单元层中的一个存储单元列中的各个存储单元100的第一半导体层113连接。第三方向垂直于第一方向和第二方向。

示例性地，不同的第一位线200与不同的存储单元列中的存储单元100的第一半导体层113连接，也就是说，不同的存储单元列不共享第一位线200，以便于通过不同的第一位线200方便地对不同的存储单元列中的存储单元100进行控制。在一些实施例中，在不影响数据读写的情况下，在第一方向相邻的两个存储单元列可以共享同一个第一位线200。

本申请实施例中，第一位线200与一个存储单元列中的各个存储单元100的第一半导体层113连接，从而通过一个第一位线200同时对一个存储单元列中的各个存储单元100的第一半导体层113进行控制。第一半导体层113包括第一电极区、沟道区和第二电极区。第一位线200与一个存储单元列中的各个存储单元100的第一半导体层113连接是指第一位线200与一个存储单元列中的各个存储单元100的第一半导体层113的第一电极区连接。也即，一个第一位线200能够同时对一个存储单元列中的各个存储单元100的第一半导体层113的第一电极区施加电压。

示例性地，第一位线200与一个存储单元列中的各个存储单元100的第一半导体层113连接，可以是指第一位线200直接与一个存储单元列中的各个存储单元100的第一半导体层113接触；也可以是指第一位线200通过多个第三导电层与一个存储单元列中的各个存储单元100的第一半导体层113连接，也就是说，第一位线200直接与多个第三导电层接触，每个第三导电层直接与一个存储单元列中的一个存储单元100的第一半导体层113接触。

示例性地，第一位线200在不同位置的纵截面的面积可以相同，也可以不同，这与实际的制备工艺有关。其中，第一位线200在任一位置的纵截面是指利用垂直于第三方向的平面从该任一位置处截断第一位线200后得到的平面。

示例性地，第一位线200在与存储单元100的第一半导体层113连接的位置的纵截面的面积大于在其他位置的纵截面的面积。此种情况下，第一位线200为沿第三方向延伸且具有向垂直于靠近第一半导体层113的一侧的凸起的柱状结构，柱状结构的凸起位置即为第一位线200用于与一个存储单元列中的各个存储单元100的第一半导体层113连接的位置。

在示例性实施例中，第一位线200在第二方向上的尺寸，与半导体尺寸相同，半导体尺寸是指第一位线200所连接的每个存储单元100的第一半导体层113在第二方向上的尺寸。示例性地，示例性地，第一位线200以及与第一位线200所连接的每个存储单元100的第一半导体层113均位于两个水平绝缘层之间，第一位线200以及与第一位线200所连接的每个存储单元100的第一半导体层113均从其中一个水平绝缘层的下表面延伸到另外一个水平绝缘层的上表面。也就是说，第一位线200以及与第一位线200所连接的每个存储单元100的第一半导体层113位于同样的两个水平绝缘层之间，且各自的平行于衬底的上下表面分别与两个水平绝缘层接触。此种结构能够保证第一位线200和所连接的各个存储单元100的第一半导体层113在垂直于衬底的方向上的厚度相同，保证第一位线200和第一半导体层113的连接紧密性以及简化第一位线200和第一半导体层113的制备工艺。

在示例性实施例中，多个第二位线300沿第三方向延伸，第二位线300与一个存储单元列中的各个存储单元100的第二半导体层122连接。

示例性地，不同的第二位线300与不同的存储单元列中的存储单元100的第二半导体层122连接，也就是说，不同的存储单元列不共享第二位线300，以便于通过不同的第二位线300方便地对不同的存储单元列中的存储单元100进行控制。在一些实施例中，在不影响数据读写的情况下，在第一方向相邻的两个存储单元列可以共享同一个第二位线300。

本申请实施例中，第二位线300与一个存储单元列中的各个存储单元100的第二半导体层122连接，从而通过一个第二位线300同时对一个存储单元列中的各个存储单元100的第二半导体层122进行控制。第二半导体层122包括第三电极区、沟道区和第四电极区。第二位线300与一个存储单元列中的各个存储单元100的第二半导体层122连接是指第二位线300与一个存储单元列中的各个存储单元100的第二半导体层122的第四电极区连接。也即，一个第二位线300能够同时对一个存储单元列中的各个存储单元100的第二半导体层122的第四电极区施加电压。

示例性地，第二位线300与一个存储单元列中的各个存储单元100的第二半导体层122连接，可以是指第二位线300直接与一个存储单元列中的各个存储单元100的第二半导体层122接触；也可以是指第二位线300通过多个第四导电层与一个存储单元列中的各个存储单元100的第二半导体层122连接，也就是说，第二位线300直接与多个第四导电层接触，每个第四导电层直接与一个存储单元列中的一个存储单元100的第二半导体层122接触。

示例性地，对于存储单元100的第二半导体层122环绕存储单元100的第三栅极121，第二半导体层122通过第二导电层与第二位线300连接的情况，第二导电层可以与第四导电层为同一层，也可以与第四导电层为不同层但与第四导电层相互连接，本申请实施例对此不加以限定。

示例性地，第二位线300在不同位置的纵截面的面积可以相同，也可以不同，这与实际的制备工艺有关。其中，第二位线300在任一位置的纵截面是指利用垂直于第三方向的平面从该任一位置处截断第二位线300后得到的平面。

示例性地，第二位线300在与存储单元100的第二半导体层122连接的位置的纵截面的面积大于在其他位置的纵截面的面积。此种情况下，第二位线300为沿第三方向延伸且具有向垂直于靠近第二半导体层122的一侧的凸起的柱状结构，柱状结构的凸起位置即为第二位线300用于与一个存储单元列中的各个存储单元100的第二半导体层122连接的位置。

示例性地，对于存储单元100的第二半导体层122环绕存储单元100的第三栅极121，第二半导体层122分别通过第一导电层和第二导电层与存储单元100的第二栅极112和第二位线300连接，第一导电层和第二导电层通过第三绝缘层绝缘的情况，第二位线300、第二位线300所连接的第二半导体层122对应的第一导电层、第三绝缘层和第二导电层在第二方向上的尺寸相同。

示例性地，第二位线300、第二位线300所连接的第二半导体层122对应的第一导电层、第三绝缘层和第二导电层均位于两个水平绝缘层之间，第二位线300、第二位线300所连接的第二半导体层122对应的第一导电层、第三绝缘层和第二导电层均从其中一个水平绝缘层的下表面延伸到另外一个水平绝缘层的上表面。也就是说，第二位线300、第二位线300所连接的第二半导体层122对应的第一导电层、第三绝缘层和第二导电层位于同样的两个水平绝缘层之间，且各自的平行于衬底的上下表面分别与两个水平绝缘层接触。此种结构能够在制备第二半导体层122对应的第一导电层、第三绝缘层和第二导电层的同时，制备第二位线300，有利于简化第二位线300的制备工艺。

在示例性实施例中，多个第一字线400沿第二方向延伸；第一字线400与多个存储单元层中在同一位置堆叠的各个存储单元100的第一栅极111连接。其中，多个存储单元层中在同一位置堆叠的各个存储单元100是指多个存储单元层中在衬底上的投影重合或近似重合的存储单元100。示例性地，多个存储单元层中在同一位置堆叠的各个存储单元100可以构成一个存储单元串，则第一字线400与一个存储单元串中的各个存储单元100的第一栅极111连接。

示例性地，不同的第一字线400与不同的存储单元串中的存储单元100的第一栅极111连接，也就是说，不同的存储单元串不共享第一字线400，便于通过不同的第一字线400方便地对不同的存储单元串中的存储单元100进行控制。

本申请实施例中，第一字线400与堆叠的各个存储单元100（也即一个存储单元串中的各个存储单元100）的第一栅极111连接，从而通过一个第一字线400同时对堆叠的各个存储单元100的第一栅极111进行控制，也即，一个第一字线400能够同时对堆叠的各个存储单元100的第一栅极111施加电压。

在示例性实施例中，第一字线400所连接的各个存储单元100的第一栅极111为第一字线400的一部分。此种方式能够节省第一字线400的制备材料，降低第一字线400的制备成本，简化第一字线400的制备工艺。

在示例性实施例中，第一字线400包括所连接的各个存储单元100的第一栅极111以及用于连接各个存储单元100的第一栅极111的第一连接线。示例性地，由于存储单元100的第一栅极111垂直于衬底，所以第一连接线也可以垂直于衬底，以节省第一连接线的制备材料。例如，第一连接线具有多个间隔的连接子线，每个连接子线用于连接在第二方向相邻的两个存储单元100的第一栅极111。

示例性地，第一字线400所连接的各个存储单元100的第一栅极111在衬底上的第一投影面重合。各个存储单元100的第一栅极111在衬底上的第一投影面的中心与第一连接线在衬底上的第二投影面的中心重合。示例性地，第一连接线具有多个间隔的连接子线，各个连接子线在衬底上的投影面重合，将各个连接子线在衬底上重合的投影面作为第一连接线在衬底上的第二投影面。第一投影面的中心与第二投影面的中心重合说明各个存储单元100的第一栅极111的中心与第一连接线的中心位于同一条垂直于衬底的直线上。

在一些实施例中，第一投影面的面积可以等于第二投影面的面积。也即，第一字线400所连接的各个存储单元100的第一栅极111的横截面的面积等于第一连接线的横截面的面积，此种情况下，第一字线400为垂直于衬底且各处的横截面的面积均相同的柱状结构，如，长方体柱状结构。第一栅极111的横截面是指利用平行于衬底的平面截断第一栅极111后得到的平面；第一连接线的横截面是指利用平行于衬底的平面截断第一连接线后得到的平面。

在一些实施例中，第一投影面的面积也可以大于第二投影面的面积。也即，第一字线400所连接的各个存储单元100的第一栅极111的横截面的面积大于第一连接线的横截面的面积，此种情况下，第一字线400为垂直于衬底且具有向垂直于第一方向的两侧的凸起的柱状结构。其中，柱状结构的凸起位置即为第一字线400所连接的各个存储单元100的第一栅极111所在的位置。当然，在一些实施例中，第一投影面的面积也可以小于第二投影面的面积，本申请实施例对此不加以限定。

在示例性实施例中，多个第二字线500沿第二方向延伸；第二字线500与多个存储单元层中在同一位置堆叠的各个存储单元100的第三栅极121连接。换言之，第二字线500与一个存储单元串中的各个存储单元100的第三栅极121连接。

示例性地，不同的第二字线500与不同的存储单元串中的存储单元100的第三栅极121连接，也就是说，不同的存储单元串不共享第二字线500，便于通过不同的第二字线500方便地对不同的存储单元串中的存储单元100进行控制。

本申请实施例中，第二字线500与堆叠的各个存储单元100（也即一个存储单元串中的各个存储单元100）的第三栅极121连接，从而通过一个第二字线500同时对堆叠的各个存储单元100的第三栅极121进行控制，也即，一个第二字线500能够同时对堆叠的各个存储单元100的第二栅极121施加电压。

在示例性实施例中，第二字线500所连接的各个存储单元100的第三栅极121为第二字线500的一部分。此种方式能够节省第二字线500的制备材料，降低第二字线500的制备成本，简化第二字线500的制备工艺。

在示例性实施例中，第二字线500包括所连接的各个存储单元100的第三栅极131以及用于连接各个存储单元100的第三栅极121的第二连接线。示例性地，由于存储单元100的第三栅极121垂直于衬底，所以第二连接线也可以垂直于衬底，以节省第二连接线的制备材料。例如，第二连接线具有多个间隔的连接子线，每个连接子线用于连接在第二方向相邻的两个存储单元100的第三栅极121。

示例性地，第二字线500所连接的各个存储单元100的第三栅极121在衬底上的第三投影面重合。各个存储单元100的第三栅极121在衬底上的第三投影面的中心与第二连接线在衬底上的第四投影面的中心重合。示例性地，第二连接线具有多个间隔的连接子线，各个连接子线在衬底上的投影面重合，将各个连接子线在衬底上重合的投影面作为第二连接线在衬底上的第四投影面。第三投影面的中心与第四投影面的中心重合说明各个存储单元100的第三栅极121的中心与第二连接线的中心位于同一条垂直于衬底的直线上。

在一些实施例中，第三投影面的面积可以等于第四投影面的面积。也即，第二字线500所连接的各个存储单元100的第三栅极121的横截面的面积等于第二连接线的横截面的面积，此种情况下，第二字线500为垂直于衬底且各处的横截面的面积均相同的柱状结构，如，长方体柱状结构。第三栅极121的横截面是指利用平行于衬底的平面截断第三栅极121后得到的平面；第二连接线的横截面是指利用平行于衬底的平面截断第二连接线后得到的平面。

在一些实施例中，第三投影面的面积也可以大于第四投影面的面积。也即，第二字线500所连接的各个存储单元100的第三栅极121的横截面的面积大于第二连接线的横截面的面积，此种情况下，第二字线500为垂直于衬底且具有向垂直于第一方向的两侧的凸起的柱状结构。其中，柱状结构的凸起位置即为第二字线500所连接的各个存储单元100的第三栅极121所在的位置。当然，在一些实施例中，第三投影面的面积也可以小于第四投影面的面积，本申请实施例对此不加以限定。

示例性地，第一位线200和第一字线400可以在数据读取过程中使用，因此第一位线200还可以称为读晶体管位线或者读取位线（简称为RBL），第一字线400还可以称为读晶体管字线或者读取字线（简称RWL）。第二位线300和第二字线500可以在数据写入过程中使用，因此第二位线300还可以称为写晶体管位线或者写入位线（简称为WBL），第二字线500还可以称为写晶体管字线或者写入字线（简称WWL）。

在示例性实施例中，存储器还包括多个垂直于衬底的连接线600，连接线600与多个存储单元层中在同一位置堆叠的各个存储单元列中的存储单元100的第一半导体层113连接。多个存储单元层中在同一位置堆叠的各个存储单元列是指多个存储单元层中在衬底上的投影重合或近似重合的存储单元列，不同存储单元列中的存储单元100的数量相同。

示例性地，连接线600与多个存储单元层中在同一位置堆叠的各个存储单元列中的存储单元100的第一半导体层113连接是指连接线600与多个存储单元层中在同一位置堆叠的各个存储单元列中的存储单元100的第一半导体层113中的第二电极区连接。连接线600能够对多个存储单元层中在同一位置堆叠的各个存储单元列中的存储单元100的第一半导体层113的第二电极区同时施加电压，以便于控制。

示例性地，连接线600为垂直于衬底的面状结构。如图3和图4所示，连接线600所连接的存储单元100的第一半导体层113的第二电极区沿第一方向贯穿连接线600的面状结构。

在示例性实施例中，第一栅极111、第二栅极112、第三栅极121、第一导电层、第二导电层、第一位线200、第二位线300、第一字线400和第二字线500等的材料均为导电材料。示例性地，导电材料可以是指以金属元素为成分的合金或者组合金属元素的合金等。例如，氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物、以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。示例性地，第一栅极111、第二栅极112、第三栅极121、第一导电层、第二导电层、第一位线200、第二位线300、第一字线400和第二字线500的材料可以相同，也可以不同。

在示例性实施例中，第一半导体层113和第二半导体层122的材料是半导体材料。半导体材料可以是指单晶半导体材料、多晶半导体材料、微晶半导体材料或非晶半导体材料等。示例性地，半导体材料可以包括但不限于单晶硅、多晶硅、锗、碳化硅、砷化镓、金属氧化物半导体、氮化物半导体等。示例性地，第一半导体层113和第二半导体层122的材料可以相同，也可以不同。

金属氧化物半导体的带隙为2eV以上，当半导体层的材料使用金属氧化物半导体时，可以实现关态电流极小的晶体管。此外，在半导体层的材料使用金属氧化物半导体的晶体管中，源极与漏极间的绝缘耐压高，从而可以提供可靠性良好的晶体管，进而提供可靠性良好的存储器，还可以提供输出电压大且高耐压的晶体管，进而提供输出电压大且高耐压的存储器。示例性地，第一半导体层113和/或第二半导体层122的材料为金属氧化物半导体，以使第一晶体管110和/或第二晶体管120实现为关态电流极小的晶体管。

示例性地，金属氧化物半导体可以包含铟或锌中的至少一种。示例性地，金属氧化物半导体也可以包含铝、镓、钇或锡等。示例性地，金属氧化物半导体也可以包含硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等中的一种或多种。示例性地，以金属氧化物半导体包含铟、元素M及锌为例，元素M可以为铝、镓、钇或锡等，也可以为硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等，还可以组合多个上述元素。示例性地，包含铟、镓及锌的金属氧化物半导体可以称为铟镓锌氧化物（IGZO）。示例性地，若一个晶体管的半导体层的材料为IGZO，则该晶体管可以称为IGZO MOSFET。

在示例性实施例中，绝缘层（如，第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、水平绝缘层等）的材料均为绝缘材料。需要说明的是，不同绝缘层的材料可以相同，也可以不同。

示例性地，绝缘材料可以是指具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。示例性地，当进行晶体管的微型化及高集成化时，由于栅极绝缘层的薄膜化，有时会发生泄漏电流等的问题，因此，用作栅极绝缘层的绝缘材料可以使用high-k（高介电常数）材料，high-k材料可以在保持物理厚度的同时实现晶体管工作时的低电压化。示例性地，介电常数高的绝缘材料可以是指氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。

本申请实施例提供了一种具有新型结构的2T0C存储单元的存储器。此种新型结构的2T0C存储单元中的两个晶体管是沿平行于衬底的方向排布的，此种存储单元不仅可以在平行于衬底的平面内阵列排布，还可以在垂直于衬底的方向上堆叠，从而形成三维堆叠的存储器，有利于提高存储器的集成密度，进而提高存储器的存储密度；此外，此种新型结构的2T0C存储单元中的第一晶体管的第一栅极环绕第一半导体层，第一半导体层又环绕第一晶体管的第二栅极，第一晶体管的结构比较紧凑，可以减小存储单元的尺寸，从而提高存储器的集成密度，进而提高存储器的存储密度。

本申请实施例提供一种存储器的制备方法，可用于制备上述图3和图4所示的存储器。与上述实施例相同或相应的部分，以下将不做赘述。示例性地，本申请提供的制备方法是一种通过一体成型的方式制备存储器的方法，也即存储器的结构能够在同一时间制备得到，有利于降低工艺成本和热预算。

如图5所示，本申请实施例提供的存储器的制备方法包括以下步骤501至步骤505。接下来，结合图6至图24对本申请实施例提供的存储器的制备方法进行详细说明。其中，图6至图24为本申请实施例提供的存储器的制备方法中一些步骤对应的结构示意图。在图6至图24中，第一方向和第三方向相互垂直且均平行于衬底，第二方向垂直于衬底。需要说明的是，图6至图24中示出的第一方向、第二方向和第三方向仅为示例性举例，本申请实施例并不局限于此。

步骤501：在衬底上交替制备隔离层和牺牲层，得到堆叠结构。

衬底是用于支撑存储器的基板，衬底上可以制备一个或多个膜层。衬底的类型可以为绝缘体衬底、半导体衬底、导电体衬底等。其中，绝缘体衬底可以包括玻璃衬底、石英衬底、蓝宝石衬底、氧化锆衬底、树脂衬底等。半导体衬底可以包括以硅或锗等为材料的半导体衬底、或者碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等的化合物半导体衬底等。导电体衬底可以包括石墨衬底、金属衬底、合金衬底、导电树脂衬底等。在一些实施例中，衬底还可以为柔性衬底，例如，聚酰亚胺（PI）衬底，聚对苯二甲酸乙二酯（PET）衬底或经表面处理的聚合物软膜衬底等。在一些实施例中，衬底还可以称为晶圆。

通过在衬底上交替沉积隔离层和牺牲层，也即沉积隔离层和牺牲层的叠层，能够得到堆叠结构，存储器通过对该堆叠结构进行处理制备得到。隔离层用于对存储单元串中的不同存储单元100进行隔离，牺牲层用于为后续的刻蚀以及制备提供基础。隔离层可以通过沉积隔离材料（如，绝缘材料）得到，牺牲层可以通过沉积与隔离层的材料具有刻蚀选择比的材料得到。例如，隔离层的材料为氧化硅，牺牲层的材料为氮化硅；再例如，隔离层的材料为氧化硅，牺牲层的材料为多晶硅；再例如，隔离层的材料为硅，牺牲层的材料为硅锗。

本申请实施例对沉积隔离层的方式以及沉积牺牲层的方式不加以限定，也可以通过相同的方式沉积，也可以通过不同的方式沉积。示例性地，沉积材料的方式包括但不限于溅射、蒸镀、化学气相沉积、原子层沉积等。

示例性地，在交替沉积隔离层和牺牲层之后，还可以在顶表面覆盖（如，涂覆或沉积等）保护层，该保护层用于对交替沉积的隔离层和牺牲层进行保护，例如，该保护层用于在对堆叠结构刻蚀时，对无需刻蚀的隔离层和牺牲层进行保护；再例如，该保护层用于在需要进行平坦化处理（如，抛光）时，对无需平坦化的隔离层和牺牲层进行保护。示例性地，保护层可以包括一个或多个层，保护层可以是绝缘的膜层。

例如，堆叠结构如图6所示。图6中的（1）是利用垂直于第三方向的平面从堆叠结构的任一位置处截断堆叠结构后得到的截面图，图6中的（2）是利用垂直于第一方向的平面从堆叠结构的任一位置处截断堆叠结构后得到的截面图。需要说明的是，图6中仅示出了交替堆叠的三个隔离层和两个牺牲层，但本申请实施例并不局限于此，可以根据需要堆叠更多，比如，交替堆叠数百个隔离层和数百个牺牲层。

步骤502：沿垂直于衬底的第二方向对堆叠结构进行刻蚀，形成贯穿堆叠结构的第一沟槽，在第一沟槽中沉积填充材料，得到第一结构。

第一沟槽贯穿堆叠结构可以理解为第一沟槽的底部裸露衬底。第一沟槽在第二方向上的尺寸与堆叠结构在第二方向上的尺寸相同。刻蚀可以是指湿法刻蚀或干法刻蚀等。第一沟槽的尺寸以及形状等可以通过对堆叠结构上覆盖的保护层进行图案化得到。

第一沟槽为对存储单元列中的不同存储单元100进行隔离所需的沟槽。示例性地，第一沟槽的数量为多个，多个第一沟槽在第三方向上间隔排布。第一沟槽在第一方向上的尺寸小于堆叠结构在第一方向上的尺寸，在形成第一沟槽后，第一沟槽的垂直于第一方向的两侧均有未被刻蚀的堆叠结构。

例如，形成第一沟槽后的结构如图7所示。图7中的（1）是利用垂直于第三方向的平面从形成第一沟槽后的结构中不存在第一沟槽的位置处截断该结构后得到的截面图，图7中的（2）是利用垂直于第三方向的平面从形成第一沟槽后的结构中存在第一沟槽的位置处截断该结构后得到的截面图；图7中的（3）是利用垂直于第一方向的平面从形成第一沟槽后的结构中存在第一沟槽的位置处截断该结构后得到的截面图。需要说明的是，本申请实施例仅以形成了三个第一沟槽，其中，在第三方向排布的第一个和第三个第一沟槽位于边界、在第三方向排布的第二个沟槽位于中间为例进行说明，但本申请实施例并不局限于此。

在形成第一沟槽后，在第一沟槽中沉积填充材料，将沉积填充材料后得到的结构称为第一结构。填充材料用于对存储单元列中的不同存储单元100进行隔离，示例性地，填充材料为一种绝缘材料，填充材料与堆叠结构的材料具有刻蚀选择比。例如，填充材料可以为氮化硅、氧化铝、多晶硅等。需要说明的是，在第一沟槽中沉积填充材料是指利用填充材料填充满第一沟槽。

在示例性实施例中，在第一沟槽中沉积填充材料还可以是指：在第一沟槽中沉积保护层，在沉积有保护层的第一沟槽中沉积填充材料。其中，保护层用于在刻蚀堆叠结构时保护填充材料不被刻蚀，也即，保护层的材料与堆叠结构的材料具有刻蚀选择比。

例如，第一结构如图8所示。图8中的（1）是利用垂直于第三方向的平面从第一结构中不存在填充材料的位置处截断第一结构后得到的截面图，图8中的（2）是利用垂直于第三方向的平面从第一结构中存在填充材料的位置处截断第一结构后得到的截面图；图8中的（3）是利用垂直于第一方向的平面从第一结构中存在填充材料的位置处截断第一结构后得到的截面图。

步骤503：基于第一结构，形成多个第一位线200和多个第二位线300。

多个第一位线200和多个第二位线300均沿第三方向延伸，多个第一位线200在第二方向上间隔设置，多个第二位线300在第二方向上间隔设置，一个第一位线200和一个第二位线300构成一个位线组，一个位线组对应一个存储单元列。

在示例性实施例中，基于第一结构，形成多个第一位线200和多个第二位线300的实现过程包括以下步骤503a至步骤503e。

步骤503a：从第一结构的第一侧对第一结构中的牺牲层进行部分刻蚀，得到第一刻蚀槽；在第一刻蚀槽内形成刻蚀停止层。

第一结构的第一侧是指第一结构的垂直于第一方向的任一侧。从第一侧对第一结构中的牺牲层进行部分刻蚀可以是指在刻蚀后，第一结构中的牺牲层剩余未被刻蚀的部分。将从第一侧对第一结构中的牺牲层进行部分刻蚀后得到的槽称为第一刻蚀槽。

示例性地，第一刻蚀槽在各个位置的纵截面相同，也即从第一侧刻蚀到与填充材料（或填充材料外侧的保护层）接触的位置处即停止刻蚀牺牲层。其中，第一刻蚀槽在任一位置的纵截面是指利用垂直于第三方向的平面从第一刻蚀槽的任一位置处截断第一刻蚀槽后的平面。

示例性地，第一刻蚀槽中对应填充材料的位置的纵截面小于其他位置的纵截面，此种情况下，从第一侧刻蚀到与填充材料（或填充材料外侧的保护层）接触的位置后，继续对牺牲层进行部分刻蚀。

在形成第一刻蚀槽后，在第一刻蚀槽内形成刻蚀停止层。在第一刻蚀槽内形成刻蚀停止层可以通过在第一刻蚀槽内填充金属材料（如，镍、钛、钴）实现，该刻蚀停止层用于作为后续刻蚀的停止层，也可以作为后续金属诱导晶化的金属源。

例如，形成刻蚀停止层后的结构如图9所示。图9中的（1）是利用垂直于第三方向的平面从形成刻蚀停止层后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图9中的（2）是利用垂直于第三方向的平面从形成刻蚀停止层后的结构中存在填充材料的位置处截断该结构后得到的截面图，图9中的（3）是利用垂直于第一方向的平面从形成刻蚀停止层后的结构中存在填充材料且不存在刻蚀停止层的位置处截断该结构后得到的截面图。

步骤503b：从第一结构的第二侧对第一结构中剩余的牺牲层进行刻蚀，直至刻蚀到刻蚀停止层处，得到第二刻蚀槽。

第一侧和第二侧为第一结构的与第一方向垂直的两侧，也就是说，第二侧为与第一结构的第一侧相对的另一侧。从第二结构的第二侧将第一结构中剩余的牺牲层全部刻蚀掉，将此时得到的槽称为第二刻蚀槽。

步骤503c：在第二刻蚀槽的侧壁依次沉积第一半导体材料、第一绝缘材料和第一导电材料；依次对第一导电材料、第一绝缘材料和第一半导体材料进行部分刻蚀，得到第三刻蚀槽。

第一半导体材料可以为任一种半导体材料，例如，单晶硅、多晶硅、锗、碳化硅、砷化镓、金属氧化物半导体、氮化物半导体等。第一绝缘材料可以为任一种绝缘材料，例如，具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。第一导电材料可以为任一种导电材料，例如，氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物、以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。

示例性地，通过ALD（Atomic Layer Deposition，原子层沉积）的方式在第二刻蚀槽的侧壁依次沉积第一半导体材料、第一绝缘材料和第一导电材料。本申请实施例对在第二刻蚀槽的侧壁沉积的第一半导体材料的厚度、沉积的第一绝缘材料的厚度以及沉积的第一导电材料的厚度不加以限定，可以根据实际的需求灵活控制。需要说明的是，在第二刻蚀槽的侧壁依次沉积第一半导体材料、第一绝缘材料和第一导电材料之后，第二刻蚀槽中不存在未沉积任何材料的区域。

在第二刻蚀槽的侧壁依次沉积第一半导体材料、第一绝缘材料和第一导电材料后，依次对第一导电材料、第一绝缘材料和第一半导体材料进行部分刻蚀，也即，依次对第一导电材料、第一绝缘材料和第一半导体材料进行回刻，例如，回刻到中部位置停止，将停止刻蚀时得到的槽称为第三刻蚀槽。

示例性地，在依次对第一导电材料、第一绝缘材料和第一半导体材料进行部分刻蚀的过程中，对第一半导体材料进行一定的过刻蚀（也即，第一半导体材料在平行于衬底方向上的刻蚀深度大于第一导电材料和第一绝缘材料在平行于衬底方向上的刻蚀深度），以方便后续形成隔离。未被刻蚀的第一半导体材料用于形成第一晶体管110的第一半导体层113，未被刻蚀的第一导电材料用于形成第一晶体管110的第二栅极112，也就是说，至此，已形成第一晶体管110的第一半导体层113和和第二栅极112。

例如，形成第三刻蚀槽后的结构如图10所示。图10中的（1）是利用垂直于第三方向的平面从形成第三刻蚀槽后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图10中的（2）利用垂直于第三方向的平面从形成第三刻蚀槽后的结构中存在填充材料的位置处截断该结构后得到的截面图，图10中的（3）是利用垂直于第一方向的平面从形成第三刻蚀槽后的结构中的第三刻蚀槽所在的位置处截断该结构后得到的截面图，图10中的（4）是利用垂直于第一方向的平面从形成第三刻蚀槽后的结构中存在第一导电材料的位置处截断该结构后得到的截面图。

步骤503d：在第三刻蚀槽内依次形成与未被刻蚀的第一导电材料接触且与未被刻蚀的第一半导体材料隔离的第一导电层、与第一导电层接触的第三绝缘层、与第三绝缘层接触的第二导电层以及与第二导电层接触的沿第三方向延伸的第二位线300。

示例性地，形成与未被刻蚀的第一导电材料接触且与未被刻蚀的第一半导体材料隔离的第一导电层的过程包括：在第三刻蚀槽内生长隔离材料，将隔离材料刻蚀（也可以称为回刻）到仅在第一半导体材料处保留一些隔离材料的程度，得到第一基础槽，其中，保留的隔离材料用于隔开第一半导体材料和第一导电材料；在第一基础槽内生长第五导电材料，将第五导电材料刻蚀到在第一方向保留一定长度的程度，将保留的第五导电材料形成的层作为第一导电层。第五导电材料可以与其他导电材料相同，也可以与其他导电材料不同。

示例性地，将刻蚀第五导电材料后形成的槽称为第二基础槽，形成与第一导电层接触的第三绝缘层的过程包括：在第二基础槽内生长第四绝缘材料，将第四绝缘材料刻蚀到在第一方向保留一定长度的程度，将保留的第四绝缘材料形成的层作为第三绝缘层。第四绝缘材料可以与其他绝缘材料相同，也可以与其他绝缘材料不同。

示例性地，将刻蚀第四绝缘材料后得到的槽称为第三基础槽，形成与第三绝缘层接触的第二导电层以及与第二导电层接触的沿第三方向延伸的第二位线300的过程包括：在第三基础槽内生长第六导电材料，将第六导电材料中被填充材料在第三方向上间隔开的部分作为第二导电层，将第六导电材料中除作为第二导电层外的其他部分作为第二位线300。第六导电材料可以与其他导电材料相同，也可以与其他导电材料不同。

示例性地，上述生成材料的方式可以为使用ALD生长工艺生长材料，上述刻蚀可以是指湿法刻蚀。

例如，形成第二位线300后的结构如图11所示。图11中的（1）是利用垂直于第三方向的平面从形成第二位线300后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图11中的（2）利用垂直于第三方向的平面从形成第二位线300后的结构中存在填充材料的位置处截断该结构后得到的截面图，图11中的（3）是利用垂直于第一方向的平面从形成第二位线300后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图11中的（4）是利用垂直于第一方向的平面从形成第二位线300后的结构中存在第一导电材料的位置处截断该结构后得到的截面图。

步骤503e：基于刻蚀停止层形成沿第三方向延伸的第一位线200。

示例性地，基于刻蚀停止层形成多个第一位线200的方式可以为：将刻蚀停止层直接作为第一位线200。

示例性地，基于刻蚀停止层形成多个第一位线200的方式还可以为：去除刻蚀停止层，在去除刻蚀停止层后形成的槽内沉积第七导电材料，将沉积有第七导电材料的区域作为第一位线200。第七导电材料可以与其他导电材料相同，也可以与其他导电材料不同。

示例性地，刻蚀停止层为金属材料（如，镍、钛、钴等），在去除刻蚀停止层之前，可以利用刻蚀停止层对第一半导体材料进行金属诱导晶化，使第一半导体材料转变为单晶材料，以提高迁移率。

示例性地，在沉积第七导电材料后，可以对当前结构进行金属化工艺以减少接触电阻，其中，金属化工艺可以通过高温退火实现。

例如，去除刻蚀停止层后的结构如图12所示。图12中的（1）是利用垂直于第三方向的平面从去除刻蚀停止层后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图12中的（2）利用垂直于第三方向的平面从去除刻蚀停止层后的结构中存在填充材料的位置处截断该结构后得到的截面图，图12中的（3）是利用垂直于第一方向的平面从去除刻蚀停止层后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图12中的（4）是利用垂直于第一方向的平面从去除刻蚀停止层后的结构中存在第一导电材料的位置处截断该结构后得到的截面图。

将形成第一位线200和第二位线300后的结构称为第二结构，需要说明的是，若形成第一位线200和第三位线300后存在空白区域，则第二结构是指在空白区域内沉积填充材料后得到的结构。

例如，第二结构如图13所示。图13中的（1）是利用垂直于第三方向的平面从第二结构中不存在填充材料的位置处截断第二结构后得到的截面图，图13中的（2）利用垂直于第三方向的平面从第二结构中存在填充材料的位置处截断第二结构后得到的截面图，图13中的（3）是利用垂直于第一方向的平面从第二结构中的第三绝缘层所在的位置处截断第二结构后得到的截面图，图13中的（4）是利用垂直于第一方向的平面从第二结构中存在第一导电材料的位置处截断第二结构后得到的截面图。

需要说明的是，上述步骤503a至步骤503e从一个牺牲层的角度进行描述，在实际制备过程中，牺牲层的数量为多个，基于每个牺牲层均能够形成一个第一位线200和一个第二位线300，也即，第一位线200的数量以及第二位线300的数量均为多个。多个第一位线200在第二方向上被隔离层间隔开，多个第二位线300在第二方向上被隔离层间隔开。

需要进一步说明的是，上述步骤503a至步骤503e仅为形成第一位线200和第二位线300的一种示例性实现方式，本申请实施例并不局限于此。在一些实施例中，还可以通过其他方法形成第一位线200和第二位线300。示例性地，可以直接从第一结构的第二侧对第一结构中的牺牲层进行部分刻蚀，得到第二刻蚀槽，根据上述步骤503c和步骤503d形成第三刻蚀槽以及在第三刻蚀槽内形成第二位线300，之后，从第一结构中的第一侧刻蚀掉第一结构中剩余的牺牲层，在刻蚀后的槽内沉积第七导电材料形成第一位线200。

步骤504：形成与多个第一位线200连接的多个第一晶体管110以及与多个第一晶体管110连接的多个第一字线400。

其中，第一晶体管110具有第一栅极111、第二栅极112和第一半导体层113。第一晶体管110的第一栅极111沿第二方向延伸，第一晶体管110的第二栅极112和第一半导体层113均沿第一方向延伸，第一晶体管110的第一栅极111环绕第一晶体管110的第一半导体层113，第一晶体管110的第一半导体层113环绕第一晶体管110的第二栅极112。

多个第一字线400沿第二方向延伸，第一字线400与多个存储单元层中在同一位置堆叠的各个存储单元100的第一晶体管110（如，第一晶体管110的第一栅极111）连接。第一位线200与一个存储单元列中的第一晶体管110（如，第一晶体管110的第一半导体层113）连接。

在示例性实施例中，将形成多个第一位线200和多个第二位线300后的结构称为第二结构，第二结构中包括第一晶体管制备区。基于此，形成与多个第一位线200连接的多个第一晶体管110以及与多个第一晶体管110连接的多个第一字线400的实现过程包括以下步骤504a至步骤504d。

步骤504a：沿第二方向对第一晶体管制备区中的填充材料进行刻蚀，形成贯穿第二结构的第二沟槽，基于第二沟槽对第一晶体管制备区中的隔离层进行刻蚀，得到第三沟槽，第三沟槽用于暴露第一半导体材料。

第一晶体管制备区是指用于制备第一晶体管110的区域。第一晶体管制备区的数量为一个或多个，这与实际的制备需求有关。一个第一晶体管制备区用于制备在衬底的同一位置堆叠的多个存储单元列中的第一晶体管110，该一个第一晶体管制备区位于该多个存储单元列所对应的多个堆叠的第一位线200和多个堆叠的第二位线300之间。

第一晶体管制备区垂直于衬底且沿第二方向延伸，第一晶体管制备区中包括沿第二方向贯穿第一晶体管制备区的填充材料以及与填充材料接触且通过隔离层隔离的第一半导体材料，通过沿第二方向对第一晶体管制备区中的填充材料进行刻蚀，并且在刻蚀得到的第二沟槽的基础上对第一晶体管制备区中的隔离层进行刻蚀，能够得到暴露第一半导体材料的第三沟槽。其中，第三沟槽暴露第一半导体材料是指第三沟槽暴露与填充材料接触的第一半导体材料以及与隔离层接触的第一半导体材料。

例如，形成第三沟槽后的结构如图14所示。图14中的（1）是利用垂直于第三方向的平面从形成第三沟槽后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图14中的（2）利用垂直于第三方向的平面从形成第三沟槽后的结构中存在填充材料的位置处截断该结构后得到的截面图，图14中的（3）是利用垂直于第一方向的平面从形成第三沟槽后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图14中的（4）是利用垂直于第一方向的平面从形成第三沟槽后的结构中的第一晶体管制备区所在的位置处截断该结构后得到的截面图。

步骤504b：在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料。

示例性地，通过ALD的方式在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料。第二绝缘材料可以与其他绝缘材料相同，也可以与其他绝缘材料不同。第二导电材料可以与其他导电材料相同，也可以与其他导电材料不同。

在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后，第二导电材料在第二方向上连接在一起，以根据第二导电材料形成第一晶体管110的第一栅极111以及第一字线400。

示例性地，在沉积第二导电材料后，第三沟槽中可能存在未沉积任何材料的区域，也可能不存在未沉积任何材料的区域，这与实际的制备情况有关。

例如，在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后的结构如图15所示。图15中的（1）是利用垂直于第三方向的平面从在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图15中的（2）利用垂直于第三方向的平面从在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后的结构中存在填充材料的位置处截断该结构后得到的截面图，图15中的（3）是利用垂直于第一方向的平面从在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图15中的（4）是利用垂直于第一方向的平面从在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料后的结构中的第一晶体管制备区所在的位置处截断该结构后得到的截面图。

示例性地，在第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料之后，第二沟槽内存在未沉积任何材料的区域，可以基于第二沟槽内未沉积任何材料的区域对在第二沟槽的底部沉积的第二导电材料和第二绝缘材料进行刻蚀，防止不同排的存储单元连接，在刻蚀后的结构中沉积隔离材料，得到第五结构。其中，一排存储单元是指多个存储单元层中在同一位置堆叠的存储单元行中的存储单元。

例如，第五结构如图16所示。图16中的（1）是利用垂直于第三方向的平面从第五结构中不存在填充材料的位置处截断第五结构后得到的截面图，图16中的（2）利用垂直于第三方向的平面从第五结构中存在填充材料的位置处截断第五结构后得到的截面图，图16中的（3）是利用垂直于第一方向的平面从第五结构中的第三绝缘层所在的位置处截断第五结构后得到的截面图，图16中的（4）是利用垂直于第一方向的平面从第五结构中的第一晶体管制备区所在的位置处截断第五结构后得到的截面图。

步骤504c：沿第二方向对与第二绝缘材料接触的填充材料进行刻蚀，形成贯穿第二结构的第四沟槽。

与第二绝缘材料接触的填充材料可以是指位于第二绝缘材料的垂直于第一方向的两侧的与第二绝缘材料接触的填充材料。由于被刻蚀的是与第二绝缘材料接触的填充材料，所以在刻蚀后形成的第四沟槽的侧壁沉积有第二绝缘材料，也即，第四沟槽能够暴露第二绝缘材料。又由于第二绝缘材料与第二导电材料接触，因此，可以认为第四沟槽的侧壁依次排布有第二绝缘材料和第二导电材料。

步骤504d：依次对第四沟槽侧壁的第二绝缘材料和第二导电材料进行刻蚀，在刻蚀后的沟槽内沉积隔离材料，得到第三结构。

在将第四沟槽侧壁的第二绝缘材料刻蚀掉后，暴露第二导电材料，再将暴露的第二导电材料刻蚀掉，从而防止存储单元列中的不同第一晶体管110的第一栅极111连接。

在刻蚀掉第四沟槽侧壁的第二绝缘材料和第二导电材料后的沟槽内沉积隔离材料，将此时得到的结构称为第三结构。其中，第三结构中的第一导电材料用于形成第一晶体管110的第二栅极112，第三结构中的第一半导体材料用于形成第一晶体管110的第一半导体层113，第一半导体层113与第一位线200连接；第三结构中的第二导电材料用于形成与第一晶体管110连接且沿第二方向延伸的第一字线400，第三结构中的第二导电材料中环绕第一半导体层113的第二导电材料用于形成第一晶体管110的第一栅极111。

例如，第三结构如图17所示。图17中的（1）是利用垂直于第三方向的平面从第三结构中不存在填充材料的位置处截断第三结构后得到的截面图，图17中的（2）利用垂直于第三方向的平面从第三结构中存在填充材料的位置处截断第三结构后得到的截面图，图17中的（3）是利用垂直于第一方向的平面从第三结构中的第三绝缘层所在的位置处截断第三结构后得到的截面图，图17中的（4）是利用垂直于第一方向的平面从第三结构中的第一晶体管制备区所在的位置处截断第三结构后得到的截面图。

在示例性实施例中，存储器还包括多个垂直于衬底的连接线600，第三结构中包括连接线制备区，在形成第三结构后，存储器的制备方法还包括以下步骤A和步骤B。

步骤A：沿第二方向对连接线制备区中的填充材料进行刻蚀，形成贯穿第三结构的第九沟槽，第九沟槽用于暴露第一半导体材料。

连接线制备区用于制备垂直于衬底的连接线600。示例性地，连接线制备区的数量为一个或多个，这与实际的制备需求有关。一个连接线制备区用于制备与在衬底的同一位置堆叠的多个存储单元列中的第一晶体管110连接的连接线600，该一个连接线制备区位于该多个存储单元列所对应的多个堆叠的第二位线300和该多个存储单元列所对应第一晶体管制备区之间。示例性地，连接线制备区垂直于多个存储单元列中的第一晶体管110的第二连接区。

连接线制备区垂直于衬底且沿第二方向延伸，连接线制备区中包括沿第二方向贯穿连接线制备区的填充材料以及与填充材料接触且通过隔离层隔离的第一半导体材料，通过沿第二方向对连接线制备区中的填充材料进行刻蚀，能够得到暴露第一半导体材料的第九沟槽。其中，第九沟槽暴露第一半导体材料是指第九沟槽暴露于填充材料接触到第一半导体材料。

步骤B：基于第九沟槽，形成待填充区；在待填充区内沉积第四导电材料，第四导电材料用于形成垂直于衬底的连接线600。

示例性地，基于第九沟槽，形成待填充区可以是指：将第九沟槽所处的区域作为待填充区。

示例性地，基于第九沟槽，形成待填充区还可以是指：基于第九沟槽对连接线制备区中的隔离层进行刻蚀，将刻蚀后得到的槽所处的区域作为待填充区。例如，可以采用横向湿法刻蚀对连接线制备区中的隔离层进行刻蚀，将与隔离层接触的第一半导体材料暴露。

示例性地，可以使用ALD在待填充区内沉积第四导电材料，在沉积第四导电材料后，可以进行金属化工艺（如，高温退火）以减少接触电阻。

示例性地，对于将第九沟槽所处的区域作为待填充区的情况，沉积第四导电材料后的结构如图18所示。图18中的（1）是利用垂直于第三方向的平面从沉积第四导电材料后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图18中的（2）利用垂直于第三方向的平面从沉积第四导电材料后的结构中存在填充材料的位置处截断该结构后得到的截面图，图18中的（3）是利用垂直于第一方向的平面从沉积第四导电材料后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图18中的（4）是利用垂直于第一方向的平面从沉积第四导电材料后的结构中的第一晶体管制备区所在的位置处截断该结构后得到的截面图，图18中的（5）是利用垂直于第一方向的平面从沉积第四导电材料后的结构中的连接线制备区所在的位置处截断该结构后得到的截面图。

示例性地，对于基于第九沟槽对连接线制备区中的隔离层进行刻蚀，将刻蚀后得到的槽所处的区域作为待填充区的情况，沉积第四导电材料后的结构如图19所示。图19中的（1）是利用垂直于第三方向的平面从沉积第四导电材料后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图19中的（2）利用垂直于第三方向的平面从沉积第四导电材料后的结构中存在填充材料的位置处截断该结构后得到的截面图，图19中的（3）是利用垂直于第一方向的平面从沉积第四导电材料后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图19中的（4）是利用垂直于第一方向的平面从沉积第四导电材料后的结构中的第一晶体管制备区所在的位置处截断该结构后得到的截面图，图19中的（5）是利用垂直于第一方向的平面从沉积第四导电材料后的结构中的连接线制备区所在的位置处截断该结构后得到的截面图。

步骤505：形成与多个第二位线300连接的多个第二晶体管120以及与多个第二晶体管120连接的多个第二字线500。

其中，第二晶体管120的第三栅极121沿第二方向延伸，第二晶体管120的第二半导体层122与第二栅极112连接。

多个第二字线500沿第二方向延伸，第二字线500与多个存储单元层中在同一位置堆叠的各个存储单元100的第二晶体管120（如，第二晶体管120的第三栅极121）连接。第二位线300与一个存储单元列中的第二晶体管120（如，第二晶体管120的第二半导体层122）连接。

在示例性实施例中，形成第一晶体管110和第一字线400后的第三结构中包括第二晶体管制备区。基于此，形成与多个第二位线300连接的多个第二晶体管120以及与多个第二晶体管120连接的多个第二字线500的实现过程包括以下步骤505a至步骤505d。

步骤505a：沿第二方向对第二晶体管制备区中的填充材料进行刻蚀，形成贯穿第三结构的第五沟槽，基于第五沟槽对第二晶体管制备区中的隔离层进行刻蚀，得到第六沟槽，第六沟槽用于暴露第三绝缘层。

第二晶体管制备区是指用于制备第二晶体管120的区域。第二晶体管制备区的数量为一个或多个，这与实际的制备需求有关。一个第二晶体管制备区用于制备在衬底的同一位置堆叠的多个存储单元列中的第二晶体管120，该一个第二晶体管制备区位于该多个存储单元列所对应的多个堆叠的第一位线200和多个堆叠的第二位线300之间。示例性地，第二晶体管制备区为贯穿第三结构且包含在同一位置堆叠的多个存储单元列中的第三绝缘层的区域。

第二晶体管制备区垂直于衬底且沿第二方向延伸，第二晶体管制备区中包括沿第二方向贯穿第二晶体管制备区的填充材料以及与填充材料接触且通过隔离层隔离的第三绝缘层，通过沿第二方向对第二晶体管制备区中的填充材料进行刻蚀，并且在刻蚀得到的第五沟槽的基础上对第二晶体管制备区中的隔离层进行刻蚀，能够得到暴露第三绝缘层的第六沟槽。第六沟槽暴露第三绝缘层是指第六沟槽暴露第三绝缘层的与填充材料接触的表面以及与隔离层接触的表面。

例如，形成第六沟槽后的结构如图20所示。图20中的（1）是利用垂直于第三方向的平面从形成第六沟槽后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图20中的（2）利用垂直于第三方向的平面从形成第六沟槽后的结构中存在填充材料的位置处截断该结构后得到的截面图，图20中的（3）是利用垂直于第一方向的平面从形成第六沟槽后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图20中的（4）是利用垂直于第一方向的平面从形成第六沟槽后的结构中的第一晶体管制备区所在的位置处截断该结构后得到的截面图。

步骤505b：在第六沟槽的侧壁依次沉积第二半导体材料、第三绝缘材料和第三导电材料。

示例性地，通过ALD的方式在第六沟槽的侧壁依次沉积第二半导体材料、第三绝缘材料和第三导电材料。第二半导体材料可以与其他半导体材料相同，也可以与其他半导体材料不同。第三绝缘材料可以与其他绝缘材料相同，也可以与其他绝缘材料不同。第三导电材料可以与其他导电材料相同，也可以与其他导电材料不同。

在第六沟槽的侧壁依次沉积第二半导体材料、第三绝缘材料和第三导电材料后，第三导电材料在第二方向上连接在一起，以根据第三导电材料形成第二晶体管120的第三栅极121以及第二字线500。

示例性地，在沉积第三导电材料后，第六沟槽中可能存在未沉积任何材料的区域，也可能不存在未沉积任何材料的区域，这与实际的制备情况有关。

示例性地，在第六沟槽的侧壁依次沉积第二半导体材料、第三绝缘材料和第三导电材料之后，第五沟槽内存在未沉积任何材料的区域，可以基于第五沟槽内未沉积任何材料的区域对在第五沟槽的底部沉积的第三导电材料、第三绝缘材料和第二半导体材料进行刻蚀，防止不同排的存储单元连接，在刻蚀后的结构中沉积隔离材料，得到第六结构。

例如，第六结构如图21所示。图21中的（1）是利用垂直于第三方向的平面从第六结构中不存在填充材料的位置处截断第六结构后得到的截面图，图21中的（2）利用垂直于第三方向的平面从第六结构中存在填充材料的位置处截断第六结构后得到的截面图，图21中的（3）是利用垂直于第一方向的平面从第六结构中的第三绝缘层所在的位置处截断第六结构后得到的截面图，图21中的（4）是利用垂直于第一方向的平面从第六结构中的第一晶体管制备区处截断第六结构后得到的截面图。

步骤505c：沿第二方向对与第二半导体材料接触的填充材料进行刻蚀，形成贯穿第三结构的第七沟槽；基于第七沟槽对与第二半导体材料接触的隔离层进行刻蚀，形成第八沟槽。

与第二半导体材料接触的填充材料是指位于第二半导体材料的垂直于第一方向的两侧的与第二半导体材料接触的填充材料。与第二半导体材料接触的隔离层是指是指位于第二半导体材料的垂直于第一方向的两侧的与第二半导体材料接触的隔离层。

第八沟槽是在第七沟槽的基础上进一步刻蚀得到的，因此，第八沟槽包含第七沟槽。由于第八沟槽是通过对于第二半导体材料接触的部分进行刻蚀得到的，所以第八沟槽的侧壁沉积有第二半导体材料，也即，第八沟槽能够暴露第二半导体材料。又由于第二半导体材料与第三绝缘材料接触、第三绝缘材料与第三导电材料接触，因此，可以认为第八沟槽的侧壁依次排布有第二半导体材料、第三绝缘材料和第三导电材料。需要说明的是，第八沟槽包含第七沟槽，第七沟槽的侧壁也依次排布有第二半导体材料、第三绝缘材料和第三导电材料，并且，第七沟槽的侧壁排布的第三导电材料的厚度小于第八沟槽中除第七沟槽外的其他部分的侧壁排布的第三导电材料的厚度。

例如，形成第八沟槽后的结构如图22所示。图22中的（1）是利用垂直于第三方向的平面从形成第八沟槽后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图22中的（2）利用垂直于第三方向的平面从形成第八沟槽后的结构中存在填充材料的位置处截断该结构后得到的截面图，图22中的（3）是利用垂直于第一方向的平面从形成第八沟槽后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图22中的（4）是利用垂直于第一方向的平面从形成第八沟槽后的结构中的第一晶体管制备区处截断该结构后得到的截面图。

步骤505d：依次对第八沟槽侧壁的第二半导体材料、第三绝缘材料和第三导电材料进行刻蚀，直至第七沟槽侧壁的第三导电材料完全被刻蚀，在刻蚀后的沟槽内沉积隔离材料，得到第四结构。

由于第七沟槽的侧壁排布的第三导电材料的厚度小于第八沟槽中除第七沟槽外的其他部分的侧壁排布的第三导电材料的厚度，所以，在刻蚀掉第八沟槽侧壁的第二半导体材料和第三绝缘材料后，会优先刻蚀掉第七沟槽侧壁的第三导电材料，在刻蚀掉第七沟槽侧壁的第三导电材料后停止刻蚀，从而防止存储单元列中的不同第二晶体管120的第三栅极121连接。

此种依次对第八沟槽侧壁的第二半导体材料、第三绝缘材料和第三导电材料进行刻蚀，直至第七沟槽侧壁的第三导电材料完全被刻蚀的过程能够去除存储单元之间的寄生效应。

在停止刻蚀后得到的沟槽内沉积隔离材料，将此时得到的结构称为第四结构。其中，第四结构中的第二半导体材料用于形成第二晶体管120的第二半导体层122，第二半导体层122与第二位线300连接；第四结构中的第三导电材料用于形成与第二晶体管120连接且沿第二方向延伸的第二字线500，第四结构中的第三导电材料中环绕第二半导体层122的第三导电材料用于形成第二晶体管120的第三栅极121。

例如，第七沟槽侧壁的第三导电材料完全被刻蚀后的结构如图23所示。图23中的（1）是利用垂直于第三方向的平面从第七沟槽侧壁的第三导电材料完全被刻蚀后的结构中不存在填充材料的位置处截断该结构后得到的截面图，图23中的（2）利用垂直于第三方向的平面从第七沟槽侧壁的第三导电材料完全被刻蚀后的结构中存在填充材料的位置处截断该结构后得到的截面图，图23中的（3）是利用垂直于第一方向的平面从第七沟槽侧壁的第三导电材料完全被刻蚀后的结构中的第三绝缘层所在的位置处截断该结构后得到的截面图，图23中的（4）是利用垂直于第一方向的平面从第七沟槽侧壁的第三导电材料完全被刻蚀后的结构中的第一晶体管制备区所在的位置处截断该结构后得到的截面图。

例如，第四结构如图24所示。图24中的（1）是利用垂直于第三方向的平面从第四结构中不存在填充材料的位置处截断第四结构后得到的截面图，图24中的（2）利用垂直于第三方向的平面从第四结构中存在填充材料的位置处截断第四结构后得到的截面图，图24中的（3）是利用垂直于第一方向的平面从第四结构中的第三绝缘层所在的位置处截断第四结构后得到的截面图，图24中的（4）是利用垂直于第一方向的平面从第四结构中的第一晶体管制备区处截断第四结构后得到的截面图。

在示例性实施例中，在形成第四结构后，还可以对第四结构进行磨平，以露出导电材料，方便后续进行电极引出。

示例性地，在上述一些步骤之后，例如，在刻蚀的步骤之后，在沉积材料的步骤之后等，还包括对当前结构进行平坦化的后处理步骤，以保证当前结构的顶部是平坦的。本申请实施例对平坦化的后处理方式不加以限定，例如，可以基于CMP（Chemical MechanicalPolishing，化学机械抛光）的工艺实现平坦化。

需要说明的是，上述步骤504为制备第一晶体管110和第一字线400的步骤，上述步骤505为制备第二晶体管120和第二字线500步骤，本申请实施例对制备第一晶体管110和第一字线400的步骤，以及制备第二晶体管120和第二字线500的执行先后顺序不加以限定。在一种实现方式中，在基于步骤501至步骤503制备出第一位线200和第二位线300后，先基于步骤504制备第一晶体管110和第一字线400，再基于步骤505制备第二晶体管120和第二字线500。在另一种实现方式中，在基于步骤501至步骤503制备出第一位线200和第二位线300后，先基于步骤505制备第二晶体管120和第二字线500，再基于步骤504制备第一晶体管110和第一字线400。

本申请实施例还提供了一种芯片，如图25所示，该芯片包括上述存储器，该芯片可以集成在任一种电子设备中。

本申请实施例还提供了一种电子设备，如图26所示，该电子设备包括上述存储器。该电子设备可以包括但不限于是智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端等。

以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种存储单元，其特征在于，所述存储单元（100）包括沿平行于衬底的第一方向排布的第一晶体管（110）和第二晶体管（120）；

所述第一晶体管（110）的第一栅极（111）沿垂直于所述衬底的第二方向延伸，所述第一晶体管（110）的第二栅极（112）和第一半导体层（113）均沿所述第一方向延伸；所述第一半导体层（113）为开口朝向所述第一方向的筒状结构，所述筒状结构包括内表面和外表面，所述内表面为构成所述筒状结构的中空部分的表面，所述外表面为所述筒状结构的表面中除所述内表面外的表面；所述第一栅极（111）环绕所述外表面中平行于所述第一方向的表面，所述内表面环绕所述第二栅极（112）；

所述第二晶体管（120）的第三栅极（121）沿所述第二方向延伸，所述第二晶体管（120）的第二半导体层（122）与所述第二栅极（112）连接；其中，所述第三栅极（121）环绕所述第二半导体层（122），或者，所述第二半导体层（122）环绕所述第三栅极（121）。

2.根据权利要求1所述的存储单元，其特征在于，所述第一栅极（111）和所述第一半导体层（113）之间包括第一绝缘层，所述第一半导体层（113）和所述第二栅极（112）之间包括第二绝缘层；

所述第一栅极（111）环绕所述第一绝缘层，所述第一绝缘层环绕所述第一半导体层（113），所述第一半导体层（113）环绕所述第二绝缘层，所述第二绝缘层环绕所述第二栅极（112）。

3.根据权利要求1所述的存储单元，其特征在于，所述第一半导体层（113）用于与第一位线（200）连接，所述第一半导体层（113）在所述第二方向上的尺寸与所述第一位线（200）在所述第二方向上的尺寸相同。

4.根据权利要求1所述的存储单元，其特征在于，在所述第三栅极（121）环绕所述第二半导体层（122）的情况下，所述第二半导体层（122）通过第一导电层与所述第二栅极（112）连接，所述第二半导体层（122）还通过第二导电层与第二位线（300）连接；

所述第一导电层和所述第二导电层之间包括第三绝缘层，所述第二半导体层（122）环绕所述第三绝缘层。

5.一种存储器，其特征在于，所述存储器包括在衬底上垂直堆叠的多个存储单元层以及与所述多个存储单元层连接的多个第一位线（200）、多个第二位线（300）、多个第一字线（400）和多个第二字线（500）；

所述存储单元层包括多个阵列排布的存储单元（100）；所述存储单元（100）为权利要求1-4任一所述的存储单元。

6.根据权利要求5所述的存储器，其特征在于，所述多个第一位线（200）和所述多个第二位线（300）均沿第三方向延伸，所述第三方向垂直于所述第一方向和所述第二方向；

所述第一位线（200）与所述存储单元层中的一个存储单元列中的各个存储单元（100）的第一半导体层（113）连接，所述第二位线（300）与一个存储单元列中的各个存储单元（100）的第二半导体层（122）连接。

7.根据权利要求5所述的存储器，其特征在于，所述多个第一字线（400）和所述多个第二字线（500）均沿所述第二方向延伸；

所述第一字线（400）与所述多个存储单元层中在同一位置堆叠的各个存储单元（100）的第一栅极（111）连接，所述第二字线（500）与所述多个存储单元层中在同一位置堆叠的各个存储单元（100）的第三栅极（121）连接。

8.根据权利要求7所述的存储器，其特征在于，所述第一字线（400）所连接的各个存储单元（100）的第一栅极（111）为所述第一字线（400）的一部分。

9.根据权利要求7所述的存储器，其特征在于，所述第二字线（500）所连接的各个存储单元（100）的第三栅极（121）为所述第二字线（500）的一部分。

10.根据权利要求5-9任一所述的存储器，其特征在于，所述存储器还包括多个垂直于所述衬底的连接线（600），所述连接线（600）与所述多个存储单元层中在同一位置堆叠的各个存储单元列中的存储单元（100）的第一半导体层（113）连接。

11.一种存储器的制备方法，其特征在于，所述制备方法用于制备如权利要求5-10任一所述的存储器；所述制备方法包括：

在所述衬底上交替制备隔离层和牺牲层，得到堆叠结构；

沿垂直于所述衬底的第二方向对所述堆叠结构进行刻蚀，形成贯穿所述堆叠结构的第一沟槽，在所述第一沟槽中沉积填充材料，得到第一结构；基于所述第一结构，形成所述多个第一位线（200）和所述多个第二位线（300）；

形成与所述多个第一位线（200）连接的多个第一晶体管（110）以及与所述多个第一晶体管（110）连接的多个第一字线（400）；

形成与所述多个第二位线（300）连接的多个第二晶体管（120）以及与所述多个第二晶体管（120）连接的多个第二字线（500）。

12.根据权利要求11所述的制备方法，其特征在于，所述基于所述第一结构，形成所述多个第一位线（200）和所述多个第二位线（300），包括：

从所述第一结构的第一侧对所述第一结构中的牺牲层进行部分刻蚀，得到第一刻蚀槽；在所述第一刻蚀槽内形成刻蚀停止层；

从所述第一结构的第二侧对所述第一结构中剩余的牺牲层进行刻蚀，直至刻蚀到所述刻蚀停止层处，得到第二刻蚀槽；所述第一侧和所述第二侧为所述第一结构的与所述第一方向垂直的两侧；

在所述第二刻蚀槽的侧壁依次沉积第一半导体材料、第一绝缘材料和第一导电材料；依次对所述第一导电材料、所述第一绝缘材料和所述第一半导体材料进行部分刻蚀，得到第三刻蚀槽；

在所述第三刻蚀槽内依次形成与未被刻蚀的第一导电材料接触且与未被刻蚀的第一半导体材料隔离的第一导电层、与所述第一导电层接触的第三绝缘层、与所述第三绝缘层接触的第二导电层以及与所述第二导电层接触的沿第三方向延伸的第二位线（300），所述第三方向垂直于所述第一方向和所述第二方向；

基于所述刻蚀停止层形成沿所述第三方向延伸的第一位线（200）。

13.根据权利要求12所述的制备方法，其特征在于，形成所述多个第一位线（200）和所述多个第二位线（300）后的第二结构中包括第一晶体管制备区；所述形成与所述多个第一位线（200）连接的多个第一晶体管（110）以及与所述多个第一晶体管（110）连接的多个第一字线（400），包括：

沿所述第二方向对所述第一晶体管制备区中的填充材料进行刻蚀，形成贯穿所述第二结构的第二沟槽，基于所述第二沟槽对所述第一晶体管制备区中的隔离层进行刻蚀，得到第三沟槽，所述第三沟槽用于暴露所述第一半导体材料；在所述第三沟槽的侧壁依次沉积第二绝缘材料和第二导电材料；

沿所述第二方向对与所述第二绝缘材料接触的填充材料进行刻蚀，形成贯穿所述第二结构的第四沟槽；依次对所述第四沟槽侧壁的第二绝缘材料和第二导电材料进行刻蚀，在刻蚀后的沟槽内沉积隔离材料，得到第三结构；

其中，所述第三结构中的第一导电材料用于形成所述第一晶体管（110）的第二栅极（112），所述第三结构中的第一半导体材料用于形成所述第一晶体管（110）的第一半导体层（113），所述第一半导体层（113）与所述第一位线（200）连接；所述第三结构中的第二导电材料用于形成与所述第一晶体管（110）连接且沿所述第二方向延伸的第一字线（400），所述第三结构中的第二导电材料中环绕所述第一半导体层（113）的第二导电材料用于形成所述第一晶体管（110）的第一栅极（111）。

14.根据权利要求13所述的制备方法，其特征在于，所述第三结构中包括第二晶体管制备区；所述形成与所述多个第二位线（300）连接的多个第二晶体管（120）以及与所述多个第二晶体管（120）连接的多个第二字线（500），包括：

沿所述第二方向对所述第二晶体管制备区中的填充材料进行刻蚀，形成贯穿所述第三结构的第五沟槽，基于所述第五沟槽对所述第二晶体管制备区中的隔离层进行刻蚀，得到第六沟槽，所述第六沟槽用于暴露所述第三绝缘层；在所述第六沟槽的侧壁依次沉积第二半导体材料、第三绝缘材料和第三导电材料；

沿所述第二方向对与所述第二半导体材料接触的填充材料进行刻蚀，形成贯穿所述第三结构的第七沟槽；基于所述第七沟槽对与所述第二半导体材料接触的隔离层进行刻蚀，形成第八沟槽；依次对所述第八沟槽侧壁的第二半导体材料、第三绝缘材料和第三导电材料进行刻蚀，直至所述第七沟槽侧壁的第三导电材料完全被刻蚀，在刻蚀后的沟槽内沉积所述隔离材料，得到第四结构；

其中，所述第四结构中的第二半导体材料用于形成所述第二晶体管（120）的第二半导体层（122），所述第二半导体层（122）与所述第二位线（300）连接；所述第四结构中的第三导电材料用于形成与所述第二晶体管（120）连接且沿所述第二方向延伸的第二字线（500），所述第四结构中的第三导电材料中环绕所述第二半导体层（122）的第三导电材料用于形成所述第二晶体管（120）的第三栅极（121）。

15.根据权利要求13所述的制备方法，其特征在于，所述存储器还包括多个垂直于所述衬底的连接线（600），所述第三结构中包括连接线制备区，所述方法还包括：

沿所述第二方向对所述连接线制备区中的填充材料进行刻蚀，形成贯穿所述第三结构的第九沟槽，所述第九沟槽用于暴露所述第一半导体材料；

基于所述第九沟槽，形成待填充区；在所述待填充区内沉积第四导电材料，所述第四导电材料用于形成所述连接线（600）。

16.一种芯片，其特征在于，所述芯片包括如权利要求5-10任一所述的存储器。

17.一种电子设备，其特征在于，所述电子设备包括如权利要求5-10任一所述的存储器。