CN116963498A - 半导体结构及半导体结构的制造方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及半导体结构的制造方法，半导体结构包括：基底；位于基底上的第一晶体管，包括第一半导体层、第一栅极、第一电极及第二电极，第一栅极至少绕第一半导体层侧壁设置，第一电极和第二电极分别与第一半导体层的两端电接触；位于第一晶体管远离基底一侧的第二晶体管，包括第二半导体层、第二栅极、第三电极及第四电极，第二栅极绕第二半导体层侧壁设置，第三电极和第四电极分别与第二半导体层的两端电接触；第三电极与第一栅极电接触，第一半导体层与第二半导体层均沿第一方向延伸，第一方向与基底朝向第一晶体管的表面相交。本公开实施例至少有利于在保证半导体结构占据较小的布局空间的同时，提高半导体结构的性能。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制造方法。
背景技术
常见的动态随机存取存储器(DRAM，Dynamic Random Access Memory)为1T1C类型，即一个晶体管源极或漏极与一个电容电连接组成一个存储单元结构。该结构利用电容来存储数据，但由于读取时会消耗电容的电量，且电容本身也会漏电，因此需要不断地刷新电容中的电荷，使得DRAM的功耗较大，且电学性能不稳定。同时由于制造电容的工艺占用面积较大，尺寸微缩也成为难题。
为克服电容带来的难题，2T0C类型的存储单元结构被应用，即一个晶体管源极或漏极与另一个晶体管的栅极电连接组成一个存储单元结构。
发明内容
本公开实施例提供一种半导体结构及半导体结构的制造方法，至少有利于在保证半导体结构占据较小的布局空间的同时，提高半导体结构的性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；位于所述基底上的第一晶体管，所述第一晶体管包括第一半导体层、第一栅极、第一电极以及第二电极，所述第一栅极至少绕所述第一半导体层的部分侧壁设置，所述第一电极和所述第二电极分别与所述第一半导体层的两端电接触；位于所述第一晶体管远离所述基底一侧的第二晶体管，所述第二晶体管包括第二半导体层、第二栅极、第三电极以及第四电极，所述第二栅极至少绕所述第二半导体层的部分侧壁设置，所述第三电极和所述第四电极分别与所述第二半导体层的两端电接触，且所述第三电极位于所述第二半导体层邻近所述基底一侧；其中，所述第三电极与所述第一栅极电接触，所述第一半导体层与所述第二半导体层均沿第一方向延伸，所述第一方向与所述基底朝向所述第一晶体管的表面相交。
在一些实施例中，所述第二电极位于所述第一半导体层邻近所述第二晶体管一侧，所述第二电极与所述第三电极沿第二方向交替设置，所述第一半导体层与所述第二半导体层沿所述第二方向交替设置，所述第二方向与所述第一方向相交。
在一些实施例中，所述第三电极与所述第一半导体层侧壁的所述第一栅极的顶面接触，或者，所述第三电极与所述第一半导体层侧壁的所述第一栅极的侧壁接触。。
在一些实施例中，所述第二电极位于所述第一半导体层邻近所述第二晶体管一侧，所述第一栅极还绕所述第二电极沿第二方向的相对侧壁设置，且还位于所述第二电极顶面上方，所述第三电极与位于所述第二电极顶面上方的所述第一栅极接触，所述第二方向与所述第一方向相交。
在一些实施例中，所述第一晶体管还包括：绝缘层，所述绝缘层位于所述第一栅极与所述第二电极之间。
在一些实施例中，半导体结构包括沿第二方向和第三方向间隔排布的多个所述第一晶体管和多个所述第二晶体管，所述第一方向、所述第二方向与所述第三方向两两相交；半导体结构还包括：第一字线，所述第一字线沿所述第二方向延伸且与沿所述第二方向排布的多个所述第一电极电接触；第一位线，所述第二电极沿所述第三方向延伸并与沿所述第三方向排布的所述第一半导体层的一端电接触，以构成所述第一位线；第二字线，所述第二栅极沿所述第二方向延伸并绕沿所述第二方向排布的多个所述第二半导体层的部分侧壁设置，以作为所述第二字线；第二位线，所述第二位线沿所述第三方向延伸且与沿所述第三方向排布的多个所述第四电极电接触。
在一些实施例中，第一晶体管还包括第三栅极，在沿第二方向上，所述第三栅极与位于所述第一半导体层侧壁上的所述第一栅极位于所述第一半导体层相对的两侧。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成第一电极、第一半导体层、第一栅极及第二电极，所述第一半导体层沿第一方向延伸，所述第一方向与所述基底朝向所述第一半导体层的表面相交，所述第一电极和所述第二电极分别与所述第一半导体层的两端电接触，所述第一栅极至少绕所述第一半导体层的部分侧壁设置，所述第一电极、所述第一半导体层、所述第一栅极及所述第二电极用于构成第一晶体管；形成第三电极，所述第三电极与所述第一栅极电接触；在所述第三电极上形成第二半导体层，所述第二半导体层沿所述第一方向延伸；形成第二栅极及第四电极，所述第二栅极至少绕所述第二半导体层的部分侧壁设置，所述第四电极与所述第二半导体层远离所述基底的端部接触，所述第三电极、所述第二半导体层、所述第二栅极及所述第四电极用于构成第二晶体管。
在一些实施例中，形成所述第一晶体管的步骤包括：在所述基底上形成第一介质层，所述第一介质层具有沿所述第一方向延伸的第一通孔；依次形成所述第一电极、所述第一半导体层及所述第二电极填充满所述第一通孔；刻蚀所述第一介质层，以形成第一沟槽，所述第一沟槽露出所述第一半导体层的部分侧壁以及所述第二电极；形成绝缘层，所述绝缘层覆盖所述第二电极侧壁及顶面；形成所述第一栅极，所述第一栅极填充满所述第一沟槽的剩余区域，且覆盖所述绝缘层背离所述第二电极的表面。
在一些实施例中，形成所述第一晶体管的步骤包括：依次形成所述第一电极、所述第一半导体层、所述第一栅极、所述第二电极；形成所述第二晶体管的步骤包括：形成所述第三电极，所述第三电极与所述第一半导体层侧壁的所述第一栅极的顶面接触；在所述第三电极背离所述第一栅极的表面上形成所述第二半导体层；依次形成所述第二栅极及所述第四电极。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构包括第一晶体管和第二晶体管，其中，第一晶体管的第一半导体层和第二晶体管的第二半导体层均沿第一方向延伸，且第一方向与基底朝向第一晶体管的表面相交，如此，相较于第一晶体管和第二晶体管的相应半导体层延伸方向相交的方案，本公开实施例提供的半导体结构中，第一半导体层和第二半导体层在基底表面的正投影面积较小，从而第一晶体管和第二晶体管在基底表面的正投影面积较小，第一晶体管和第二晶体管构成的存储结构相应占据的基底表面积较小，能够在半导体结构平行于基底朝向第一晶体管的表面方向上尺寸有限的情况下，提高第一晶体管和第二晶体管的集成密度；且第一晶体管和第二晶体管共同构成存储单元结构，无需电容器件，有利于降低存储单元结构自身的尺寸，以提高存储单元结构的集成密度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构在沿垂直于第三方向Z上的一种剖面结构示意图；
图2为本公开一实施例提供的另一种半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；
图3为本公开一实施例提供的一种半导体结构的立体结构示意图；
图4为本公开一实施例提供的另一种半导体结构的立体结构示意图；
图5为图3所示半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；
图6为本公开一实施例提供的又一种半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；
图7为图4所示半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；
图8为本公开一实施例提供的一种半导体结构对应的一种电路简图；
图9为本公开一实施例提供的再一种半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；
图10为本公开一实施例提供的另一种半导体结构对应的电路简图。
图11至图23为本公开另一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体结构的性能有待提高。
本公开实施例提供一种半导体结构，半导体结构包括第一晶体管和第二晶体管，其中，第一晶体管的第一半导体层和第二晶体管的第二半导体层均沿第一方向延伸，且第一方向与基底朝向第一晶体管的表面相交，如此，相较于第一半导体层的延伸方向和第二半导体层的延伸方向相交的方案，本公开实施例提供的半导体结构中，第一半导体层和第二半导体层在基底表面的正投影面积较小，从而第一晶体管和第二晶体管在基底表面的正投影面积较小，第一晶体管和第二晶体管相应占据的基底表面积较小，能够在半导体结构平行于基底朝向第一晶体管的表面方向上尺寸有限的情况下，提高第一晶体管和第二晶体管的集成密度，有利于提高半导体结构的性能。此外，第一晶体管和第二晶体管共同构成存储单元结构，无需电容器件，有利于降低存储单元结构自身的尺寸，以提高存储单元结构的集成密度。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的一种半导体结构在沿垂直于第三方向Z上的一种剖面结构示意图；图2为本公开一实施例提供的另一种半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；图3为本公开一实施例提供的一种半导体结构的立体结构示意图；图4为本公开一实施例提供的另一种半导体结构的立体结构示意图；图5为图3所示半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；图6为本公开一实施例提供的又一种半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；图7为图4所示半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；图8为本公开一实施例提供的一种半导体结构对应的一种电路简图；图9为本公开一实施例提供的再一种半导体结构沿垂直于第三方向Z上的一种剖面结构示意图；图10为本公开一实施例提供的另一种半导体结构对应的电路简图。
参考图1，半导体结构包括基底100。半导体结构包括位于基底100上的第一晶体管，第一晶体管包括第一半导体层101、第一栅极102、第一电极103以及第二电极104，第一栅极102至少绕第一半导体层101的部分侧壁设置，第一电极103和第二电极104分别与第一半导体层101的两端电接触。半导体结构包括位于第一晶体管远离基底100一侧的第二晶体管，第二晶体管包括第二半导体层105、第二栅极106、第三电极107以及第四电极108，第二栅极106至少绕第二半导体层105的部分侧壁设置，第三电极107和第四电极108分别与第二半导体层105的两端电接触，且第三电极107位于第二半导体层105邻近基底100一侧；其中，第三电极107与第一栅极102电接触，第一半导体层101与第二半导体层105均沿第一方向X延伸，第一方向与基底100朝向第一晶体管的表面相交。
通过设置第一半导体层101和第二半导体层105沿同一方向延伸，且第一半导体层101和第二半导体层105的延伸方向与基底100朝向第一晶体管的表面相交，从而第一半导体层101和第二半导体层105在基底100表面的正投影面积较小，能够减少第一晶体管和第二晶体管在平行于基底100朝向第一晶体管表面方向上的尺寸，从而能够在半导体结构的布局空间沿平行于基底100朝向第一晶体管的表面方向上尺寸有限的情况下，提高第一晶体管和第二晶体管的集成密度，有利于提高半导体结构的性能。且第一晶体管和第二晶体管共同构成存储单元结构，无需电容器件，有利于降低存储单元结构自身的尺寸，以提高存储单元结构的集成密度。
其中，基底100的材料可以是元素半导体材料或者化合物半导体材料。元素半导体材料可以为锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。
在一些实施例中，第一半导体层101的材料可以包括IGZO(铟镓锌氧化物，IndiumGallium Zinc Oxide)材料。第二半导体层105的材料也可以包括IGZO材料。在一些实施例中，第一半导体层101的材料也可以为IWO(掺钨氧化铟，Indium Tungsten Oxide)材料或者ITO(氧化铟锡，Indium Tin Oxide)材料中的至少一种，第二半导体层105的材料也可以为IWO材料或者ITO材料中的至少一种。
第一半导体层101可以包括沿第一方向X依次相连的第一源漏区、第一沟道区及第二源漏区，其中，第一源漏区和第二源漏区中的一者与第一电极103相连，另一者与第二电极104相连，第一沟道区的至少侧壁与第一栅极102正对。
第一半导体层101中还可以掺杂有N型离子或者P型离子，其中，第一源漏区和第二源漏区的掺杂离子类型相同，N型离子可以包括氮离子、磷离子等，P型离子可以包括硼离子、铝离子等。在一些实施例中，第一晶体管为有结晶体管，结指的是PN结，第一源漏区的掺杂离子类型与第一沟道区的掺杂离子类型相反，例如，第一源漏区和第二源漏区可以掺杂有N型离子，第一沟道区掺杂有P型离子。在一些实施例中，本公开实施例提供的半导体结构构成的晶体管为无结晶体管，第一源漏区的掺杂离子类型与第一沟道区的掺杂离子类型相同，例如，第一源漏区、第二源漏区以及第一沟道区均可以掺杂有P型离子。
第一电极103和第二电极104的材料均为导电材料，导电材料可以包括多晶硅或者钨、钛、铝等金属材料。
第二半导体层105可以包括沿第一方向X依次相连的第三源漏区、第二沟道区及第四源漏区，其中，第三源漏区和第四源漏区中的一者与第三电极107相连，另一者与第四电极108相连，第二沟道区的至少侧壁与第二栅极106正对。
第二半导体层105中还可以掺杂有N型离子或者P型离子，其中，第三源漏区和第四源漏区的掺杂离子类型相同。在一些实施例中，第二晶体管为有结晶体管，结指的是PN结，第三源漏区的掺杂离子类型与第二沟道区的掺杂离子类型相反。在一些实施例中，本公开实施例提供的半导体结构构成的晶体管为无结晶体管，第三源漏区的掺杂离子类型与第二沟道区的掺杂离子类型相同。
第三电极107和第四电极108的材料均为导电材料，导电材料可以包括多晶硅或者钨、钛、铝等金属材料。
第一栅极102、第二栅极106的材料均为导电材料，导电材料可以包括多晶硅、钨、铝、钼、钌、氮化钛或者钽。
在一些实施例中，第一栅极102朝向第一半导体层101的表面还可以设置有第一栅介质层113；第二栅极106朝向第二半导体层105的表面还可以设置有第二栅介质层114。其中，第一栅介质层和第二栅介质层的材料均可以包括高k介电材料，高k介电材料可以在保持栅电容不变的同时增大栅介质层的物理厚度，从而降低栅介质层漏电流，提高晶体管的可靠性。
高k介电材料可以包括氧化铪(HfO2)、氧化铪硅(HfSiO2)、氧化镧(LaO)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTiO3)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3，STO)、氧化锂(Li2O)、氧化铝(Al2O3)、氧化铅钪钽(PbScTaO)、铌酸铅锌(PbZnNbO3)或其组合。在一些实施例中，第一栅介质层113和第二栅介质层114的材料还可以是常规介电材料。
参考图1，在一些实施例中，第二电极104可以位于第一半导体层101邻近第二晶体管一侧，第二电极104与第三电极107沿第二方向Y交替设置，第一半导体层101与第二半导体层105沿第二方向Y交替设置，第二方向Y与第一方向相交。通过将第一半导体层101和第二半导体层105沿第二方向Y上交替设置，在减少第一晶体管和第二晶体管在沿平行于基底100朝向第一晶体管表面方向上尺寸的同时，减少第一晶体管和第二晶体管构成的存储空间在沿第一方向上的尺寸。
第一栅极102可以环绕第一半导体层101的侧壁设置，也即第一晶体管为全环绕型栅极(GAA，Gate-All-Around)结构，能够增加第一栅极102与第一半导体层101的正对面积，提高第一栅极102对第一晶体管导通的控制能力，从而提高半导体结构的性能。第二栅极106也可以环绕第二半导体层105侧壁设置，以增加第二栅极106与第二半导体层105的正对面积，提高第一栅极102对第二晶体管导通的控制能力，从而提高半导体结构的性能。
参考图5，在一些实施例中，第三电极可以与第一半导体层101侧壁的第一栅极102的顶面接触。参考图6，在一些实施例中，第三电极107也可以与第一半导体层101侧壁的第一栅极102的侧壁接触。
参考图2及图7，第二电极位于第一半导体层101邻近第二晶体管一侧，第一栅极102还绕第二电极104沿第二方向Y的相对侧壁设置，且还位于第二电极104顶面上方，第三电极107与位于第二电极104顶面上方的第一栅极102接触，第二方向Y与第一方向X相交。
其中，第一半导体层101和第二半导体层105在基底100上的正投影的外轮廓可以重合，以进一步提升第一晶体管和第二晶体管的分布密度。在一些实施例中，第一半导体层101和第二半导体层105在基底100上的正投影的外轮廓也可以部分重合。
第一晶体管还可以包括绝缘层115，绝缘层位于第一栅极102与第二电极104之间。绝缘层的材料可以为氧化硅、氮化硅或者氮氧化硅等，绝缘层115用于将第一栅线与第二电极104绝缘。在一些实施例中，第一栅极102与第二电极104之间可以设置有气隙(air gap)，气隙的介电常数为1，气隙的介电常数较小，能够防止第一栅极102与第二电极104之间的相互干扰，降低第一栅极102与第二电极104之间的产生的寄生电容。
在一些实施例中，半导体结构包括沿第二方向Y和第三方向Z间隔排布的多个第一晶体管和多个第二晶体管，第一方向X、第二方向Y与第三方向Z两两相交；
参考图3至图7，半导体结构还可以包括第一字线109，第一字线109沿第二方向Y延伸且与沿第二方向排布的多个第一电极103电接触。在一些实施例中，第一字线109也可以由第一电极103沿第二方向延伸形成，如此，能够进一步缩小半导体结构在沿第一方向上的尺寸。
半导体结构还可以包括第一位线110，第二电极104沿第三方向Z延伸并与沿第三方向排布的多个第一半导体层101的一端电接触，以构成1第一位线110。在一些实施例中，第一位线110也可以不由第二电极104构成，第一位线110可以位于第二电极104背离第一半导体层101的表面，且沿第三方向Z延伸。
半导体结构还可以包括第二字线111，第二栅极106沿第二方向延伸并绕沿第二方向排布的多个第二半导体层105的部分侧壁设置，以作为第二字线111。
半导体结构还可以包括第二位线112，第二位线112沿第三方向延伸且与沿第三方向排布的多个第四电极108电接触。在一些实施例中，第二位线112可以由第四电极108沿第三方向Z延伸形成，如此，能够进一步缩小半导体结构在沿第一方向上的尺寸。
在一些实施例中，半导体结构还可以包括介质层117，介质层117位于基底100上，且覆盖基底100上的第一晶体管和第二晶体管，用于隔离第一晶体管和第二晶体管中邻近设置的导电结构(导电结构包括第一栅极、第二栅极、第一电极、第四电极，第一字线、第二位线等第一晶体管和第二晶体管中可以导电的结构)，以及用于隔离相邻的第一晶体管、相邻的第二晶体管，降低半导体结构发生漏电的可能性。例如，介质层可以填充第二栅极与第一电极之间的间隙、相邻第一栅极之间的间隙及相邻第二半导体层之间的间隙。
图8为本公开一实施例提供的一种半导体结构对应的一种电路简图。
参考图8以及图1，本公开实施例提供的半导体结构中，第一晶体管1为读取晶体管，第二晶体管2可以为写入晶体管，第一晶体管1和第二晶体管2构成单栅2T0C型的存储单元。第一晶体管中，第一栅极102与第二晶体管的第三电极107电连接，第一栅极102可以用作电荷存储电极层(即，电容器电极层)，第一栅介质层可以用作存储信号信息的电荷存储介电层(即，电容器介电层)，其中，电连接的第一栅极102和第三电极107构成存储节点SN。由读取晶体管和写入晶体管构成存储单元结构为2T0C类型存储单元结构，无需电容器件，有利于降低半导体结构自身的尺寸，以提高半导体结构的集成密度。
本公开实施例提供的半导体结构进行写操作的步骤可以包括：对第二字线WWL施加电压，使得写入晶体管开启，并对第二位线WBL施加电压，以对存储节点SN进行充电，使得存储节点SN处呈现高电压或者低电压，分别代表数据1和0；在对存储节点SN进行写操作的过程中，不向第一字线RWL施加电压，以不向读取晶体管中与第一字线RWL电连接的栅极提供电压信号。
本公开实施例提供的半导体结构进行读操作的步骤可以包括：读取“1”时，向第一字线RWL施加电压，以向与第一字线RWL电连接的栅极提供电压信号，由于存储结构中存有一定电荷，在第一位线RBL与第一字线RWL之间由电流通过，通过检测第一位线RBL中电流的大小对存储节点SN进行读操作；读取“0”时，在读取晶体管中第一字线RWL施加读取电压，由于存储节点中无电荷，第一位线RBL与第一字线RWL之间没有电流通过或者有较小电流通过，第一位线RBL上读不到电流，即完成数据0的读取过程。
参考图9，在一些实施例中，第一晶体管还可以包括第三栅极116，在沿第二方向Y上，第三栅极116与位于第一半导体层101侧壁上的第一栅极102位于第一半导体层101相对的两侧。第三栅极116的材料可以包括多晶硅、钨、铝、钼、钌、氮化钛或者钽等导电材料。也即，第一晶体管为双栅晶体管，第一晶体管的阈值电压由第一栅极102和第三栅极共同控制，有利于灵活控制第一晶体管的导通或关断，以提高半导体结构的电学性能。其中，第一栅介质层113还可以设置与第三栅极116与第一半导体层101之间。
第一栅极还可以位于第二电极顶面上，且第二电极与第一栅极之间通过绝缘层115隔离，第三电极与第二电极顶面上的第一栅极102接触，能够进一步减小第一晶体管和第二晶体管构成的存储结构在沿第一方向X上的尺寸。或者，第一栅极和第三栅极位于第一半导体层101相对的侧壁上，第三电极与第一栅极背离第一半导体层的侧壁或者第一栅极顶面接触。
图10为本公开一实施例提供的另一种半导体结构对应的电路简图。
参考图10，在一些实施例中，第一晶体管1为读取晶体管，第二晶体管2可以为写入晶体管。由于第一晶体管还具有第三栅极，第一晶体管1和第二晶体管2构成双栅2T0C型的存储单元。
半导体结构还可以包括写字线WWL、读字线RWL、位线BL，第三栅极与读字线RWL电连接，第一栅极与第三电极电连接，第一电极和第二电极中的一者与位线BL电连接，写字线WWL与第二栅极电连接，第三电极和第四电极中的一者与位线BL电连接，另一者与第一栅极电连接。
第一晶体管1中，与第三电极电连接的第一栅极可以用作电荷存储电极层(即，电容器电极层)，第一栅介质层可以用作存储信号信息的电荷存储介电层(即，电容器介电层)，其中，电连接的第三电极和第一栅极构成存储节点SN。由读取晶体管和写入晶体管构成存储单元结构为2T0C类型存储单元结构，无需电容器件，有利于降低存储单元结构自身的尺寸，以提高存储单元结构的集成密度。
利用读取晶体管的两个栅极分别完成数据存储和读写操作控制进行详细说明。
本公开实施例提供的半导体结构进行写操作的步骤可以包括：对写字线WWL施加电压，使得写入晶体管开启，并对位线BL施加电压，以对存储节点SN进行充电，使得存储节点SN处呈现高电压或者低电压，分别代表数据1和0；在对存储节点SN进行写操作的过程中，不向读字线RWL施加电压，以不向读取晶体管中与读字线RWL电连接的栅极提供电压信号。
本公开实施例提供的半导体结构进行读操作的步骤可以包括：向读字线RWL施加电压，以向与读字线RWL电连接的栅极提供电压信号，并向读取晶体管中未与位线BL电连接的源漏区施加电压，通过检测位线BL中电流的大小来判断存储结构SN处电位的高低，以对存储节点SN进行读操作；在对存储节点SN进行读操作的过程中，不向第三栅极提供电压信号。
前述实施例提供的读取晶体管为双栅晶体管，相较于读取晶体管为单栅晶体管，双栅读取晶体管利用读字线RWL对读取晶体管中与读字线RWL电连接的栅极进行读操作，有利于利用第一晶体管1的两个栅极分别完成数据存储和读写操作控制，基于栅极控制读写操作的优势，构成的2T0C类型存储单元结构的读写操作更具灵活性。
上述实施例提供的半导体结构，半导体结构包括第一晶体管和第二晶体管，其中，第一半导体层101和第二半导体层105均沿第一方向延伸，第一方向与基底100朝向第一晶体管的表面相交，如此，第一半导体层101和第二半导体层105在基底100表面的正投影面积较小，能够减少第一晶体管和第二晶体管构成的存储结构在沿第二方向和第三方向上的尺寸，从而能够在半导体结构的布局空间沿第二方向和第三方向上尺寸有限的情况下，提高第一晶体管和第二晶体管的集成密度，有利于提高半导体结构的性能；此外，第一字线109和第二字线111沿第二方向Y延伸，第一位线和第二位线沿第三方向Z延伸，第一晶体管和第二晶体管构成的存储结构为三维结构，利用三维空间进行布局，具有较高的存储密度；且第一晶体管和第二晶体管共同构成存储单元结构，无需电容器件，有利于降低存储单元结构自身的尺寸，以提高存储单元结构的集成密度。
相应的，本公开另一实施例还提供一种半导体结构的制造方法，本公开另一实施例提供的半导体结构的制造方法可制成前述实施例提供的半导体结构。以下将结合附图对本公开另一实施例提供的半导体结构的制造方法进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。图11至图23为本公开另一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图。
参考图11，提供基底100。
基底100的材料可以是元素半导体材料或者化合物半导体材料。元素半导体材料可以为锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。
参考图15，在基底100上形成第一电极103、第一半导体层101、第一栅极102及第二电极104，第一半导体层101沿第一方向X延伸，第一方向X与基底100朝向第一半导体层101的表面相交，第一电极103和第二电极104分别与第一半导体层101的两端电接触，第一栅极102至少绕第一半导体层101的部分侧壁设置，第一电极103、第一半导体层101、第一栅极102及第二电极104用于构成第一晶体管。
第一电极103和第二电极104的材料均为导电材料，导电材料可以包括多晶硅或者钨、钛、铝等金属材料。形成第一电极103和第二电极104的工艺可以包括化学气相沉积(CVD)工艺、物理气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
第一半导体层101的材料可以为IGZO材料。第一半导体层101的材料也可以为IWO材料或者ITO材料中的至少一种。
第一半导体层101可以包括沿第一方向X依次相连的第一源漏区、第一沟道区及第二源漏区，其中，第一源漏区和第二源漏区中的一者与第一电极103相连，另一者与第二电极104相连，第一沟道区的至少侧壁与第一栅极102正对。还可以向第一半导体层101的第一源漏区、第一沟道区及第二源漏区掺杂有N型离子或者P型离子。其中，向第一半导体层101掺杂N型离子或者P型离子的工艺可以包括离子注入工艺或者扩散工艺。
第一栅极102的材料为导电材料，导电材料可以包括多晶硅、钨、铝、钼、钌、氮化钛或者钽。第一栅极朝向第一半导体层101的表面还可以设置有第一栅介质层113，第一栅介质层113的材料可以是高k介电材料，高k介电材料可以在保持栅电容不变的同时增大栅介质层的物理厚度，从而降低栅介质层漏电流，提高晶体管的可靠性。高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。
可以理解的是，基底100上可以形成有多个沿第二方向Y和第三方向Z间隔排布的多个第一晶体管，同步进行多个第一晶体管相应结构的形成，例如，在同一步骤中在基底100上形成沿第二方向Y和第三方向Z间隔排布的多个第一电极103，同步形成多个第一栅极等。
在一些实施例中，在形成第一电极103之前，还可以形成有第一字线109，第一字线109位于基底100与第一电极103之间，后续形成的第一电极103与第一字线109电接触。其中，第一字线109与沿第二方向Y间隔排布的多个第一电极103电接触。
以下对形成第一晶体管的具体步骤进行详细说明。
参考图12至图15，图12至图15为本公开另一实施例提供的一种第一晶体管的制造方法各步骤对应的结构示意图。形成第一晶体管的步骤可以包括：依次形成第一电极103、第一半导体层101、第一栅极102、第二电极104。
具体地，形成第一晶体管的步骤可以包括：在基底100上形成第一介质层17，第一介质层17具有沿第一方向X延伸的第一通孔118；依次形成第一电极103、第一半导体层101填充满第一通孔118；刻蚀第一介质层17，以形成第一沟槽119，第一沟槽119露出第一半导体层101的部分侧壁；形成第一栅极102，第一栅极填充第一沟槽119；形成第二电极104，第二电极104覆盖第一半导体层背离基底100的顶面。其中，在形成第一栅极102之前，还可以在第一通孔118侧壁形成第一栅介质层113，或者在第一沟槽119中形成第一栅介质层113，第一栅介质层113覆盖第一半导体层101侧壁。
参考图19至图22，图19至图22为本公开另一实施例提供的另一种第一晶体管的制造方法各步骤对应的结构示意图。形成第一晶体管的步骤可以包括：在基底100上形成第一介质层17，第一介质层17具有沿第一方向X延伸的第一通孔118；依次形成第一电极103、第一半导体层101及第二电极104填充满第一通孔；刻蚀第一介质层17，以形成第一沟槽119，第一沟槽119露出第一半导体层101的部分侧壁以及第二电极104；形成绝缘层115，绝缘层115覆盖第二电极104侧壁及顶面；形成第一栅极102，第一栅极填充第一沟槽119的剩余区域，且覆盖绝缘层115背离第二电极104的表面。
其中，在形成第一栅极102之前，还可以在第一通孔118侧壁形成第一栅介质层113，或者在第一沟槽119中形成第一栅介质层113，第一栅介质层113覆盖第一半导体层101的侧壁。
参考图19，可以在基底100上形成多个第一晶体管；其中，在形成第一栅极102之前，还可以形成有第一位线110，第一位线110可以由第二电极104沿第三方向Z延伸形成，第一位线110与沿第三方向排布的多个第一半导体层101背离基底的一端电接触，如此，有利于缩小形成的第一半导体结构在沿第一方向X上的尺寸。在一些实施例中，也可以在形成第二电极104之后，在形成第一栅极102之前，形成第一位线110，第一位线110与第二电极背离第一半导体层的表面接触。
参考图3至图4、图15及图22，在一些实施例中，可以在基底100上形成多个第一晶体管；其中，在形成第二电极104之后，还可以形成有第一位线110，第一位线110沿第三方向Z延伸，且与沿第三方向Z排布的多个第二电极背离第一半导体层的表面接触。或者，第一位线110由第二电极沿第三方向Z延伸形成。
以下对形成第二晶体管的步骤进行详细说明。
参考图17，形成第三电极107，第三电极107与第一栅极102电接触。
形成第三电极107的工艺可以包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或其组合。第三电极107的材料为导电材料，包括多晶硅或者钨、钛、铝等金属材料。
继续参考图17，在第三电极107上形成第二半导体层105，第二半导体层105沿第一方向延伸。通过设置第一半导体层101和第二半导体层105均沿第一方向X延伸，能够降低第一晶体管和后续形成的具有第二半导体层105在基底表面的正投影，以减小第一晶体管和第二晶体管构成的存储结构在沿第二方向Y和第三方向Z方向上的尺寸，有利于提高存储结构的集成密度，从而提高存储结构的性能。
第二半导体层105的材料可以为IGZO材料。第二半导体层的材料也可以为IWO材料或者ITO材料中的至少一种。
第二半导体层可以包括沿第一方向X依次相连的第三源漏区、第二沟道区及第四源漏区，其中，第三源漏区和第四源漏区中的一者与第三电极相连，另一者与第四电极相连。还可以向第二半导体层101的第三源漏区、第二沟道区及第四源漏区掺杂有N型离子或者P型离子。其中，向第一半导体层101掺杂N型离子或者P型离子的工艺可以包括离子注入工艺或者扩散工艺。
参考图17，形成第二栅极106及第四电极108，第二栅极106至少绕第二半导体层105的部分侧壁设置，第四电极108与第二半导体层105远离基底100的端部接触，第三电极107、第二半导体层105、第二栅极106及第四电极108用于构成第二晶体管。
其中，第三电极107可以与第一栅极102的顶面接触。或者，第三电极107可以与第一栅极102背离第一半导体层的侧壁接触，如此，有利于进一步减小第一晶体管在沿第二方向Y上的尺寸，有利于提高第一晶体管的集成密度，从而能够提高半导体结构的性能。
可以理解的是，可以在基底上形成有多个第二晶体管，同步进行多个第二晶体管相应结构的形成，例如，在同一步骤中形成沿第二方向Y和第三方向Z排布的多个第三电极，同步形成多个第二栅极等。
在一些实施例中，第二栅极106沿第二方向延伸并绕沿第二方向Y排布的多个第二半导体层105的部分侧壁设置，构成第二字线111。
在一些实施例中，在形成第四电极108之后，还可以形成第二位线112，第二位线11沿第三方向延伸且与沿第三方向排布的多个第四电极108电接触。或者，第二位线112可以由第四电极108沿第三方向Z延伸形成，如此，能够进一步缩小半导体结构在沿第一方向上的尺寸。
参考图16至图18，前述步骤中，形成的第一栅极102位于第一半导体层侧壁。形成第二晶体管的步骤可以包括：形成第二介质层27，第二介质层填充第一沟槽119的剩余区域，并覆盖第一栅极102、第一介质层17及第二电极104；刻蚀第二介质层27，以形成贯穿第二介质层27的第二通孔120，第二通孔露出第一栅极102的顶面或背离第一半导体层101的侧壁；在第二通孔中依次形成第三电极、第二半导体层及第四电极，第三电极与第一栅极102的顶面或者背离第一半导体层101的侧壁接触；刻蚀第二介质层27，以形成第二沟槽121；在第二沟槽121中依次形成第二栅介质层和第二栅极，第二栅介质层位于第二半导体层与第二栅极之间。
参考图18，在形成第二栅极106之后，还形成有第三介质层37，第三介质层37填充第一沟槽119的剩余区域，且覆盖第二介质层、第二栅极及第四电极，第三介质层37、第二介质层27及第一介质层17构成介质层117；在第三介质层37中形成有第二位线112，第二位线112与第四电极108背离第二半导体层105的表面接触。
参考图22至图23，前述步骤中，形成的第一栅极102可以覆盖第一半导体层，且还位于第二电极侧壁及顶面上。形成第二晶体管的步骤可以包括：形成第三电极107，具体为：形成第二介质层27，第二介质层覆盖第一介质层17及第二电极104；刻蚀第二介质层27，以形成贯穿第二介质层的第二通孔，第二通孔露出第一栅极102背离第二电极的顶面；形成填充第二通孔的第三电极107，第三电极107与第一栅极102由第二通孔露出的顶面接触。
形成第二晶体管的步骤还包括：在第二通孔中依次形成第二半导体层105及第四电极；形成第二栅极，具体为：刻蚀第二介质层27，以形成第二沟槽，第二沟槽露出第二半导体层101的第二沟道区的至少部分侧壁，形成第二栅介质层114，第二栅介质层114覆盖第二半导体层101的由第二沟槽露出的的侧壁；在第二沟槽中形成第二栅极，第二栅极位于第二栅介质层114背离第二半导体层105的表面。
在形成第二栅极106之后，还可以形成有第三介质层37，第三介质层37覆盖第二栅极由第二介质层露出的表面以及第二介质层27，第三介质层37、第二介质层27及第一介质层17构成介质层117；在第三介质层37中形成有第二位线112，第二位线112与第四电极108背离第二半导体层105的表面接触。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上的第一晶体管，所述第一晶体管包括第一半导体层、第一栅极、第一电极以及第二电极，所述第一栅极至少绕所述第一半导体层的部分侧壁设置，所述第一电极和所述第二电极分别与所述第一半导体层的两端电接触；
位于所述第一晶体管远离所述基底一侧的第二晶体管，所述第二晶体管包括第二半导体层、第二栅极、第三电极以及第四电极，所述第二栅极至少绕所述第二半导体层的部分侧壁设置，所述第三电极和所述第四电极分别与所述第二半导体层的两端电接触，且所述第三电极位于所述第二半导体层邻近所述基底一侧；
其中，所述第三电极与所述第一栅极电接触，所述第一半导体层与所述第二半导体层均沿第一方向延伸，所述第一方向与所述基底朝向所述第一晶体管的表面相交。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二电极位于所述第一半导体层邻近所述第二晶体管一侧，所述第二电极与所述第三电极沿第二方向交替设置，所述第一半导体层与所述第二半导体层沿所述第二方向交替设置，所述第二方向与所述第一方向相交。
3.根据权利要求2所述的半导体结构，其特征在于，所述第三电极与所述第一半导体层侧壁的所述第一栅极的顶面接触，或者，所述第三电极与所述第一半导体层侧壁的所述第一栅极的侧壁接触。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二电极位于所述第一半导体层邻近所述第二晶体管一侧，所述第一栅极还绕所述第二电极沿第二方向的相对侧壁设置，且还位于所述第二电极顶面上方，所述第三电极与位于所述第二电极顶面上方的所述第一栅极接触，所述第二方向与所述第一方向相交。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一晶体管还包括：绝缘层，所述绝缘层位于所述第一栅极与所述第二电极之间。
6.根据权利要求1至5任一项所述的半导体结构，其特征在于，半导体结构包括沿第二方向和第三方向间隔排布的多个所述第一晶体管和多个所述第二晶体管，所述第一方向、所述第二方向与所述第三方向两两相交；
半导体结构还包括：
第一字线，所述第一字线沿所述第二方向延伸且与沿所述第二方向排布的多个所述第一电极电接触；
第一位线，所述第二电极沿所述第三方向延伸并与沿所述第三方向排布的所述第一半导体层的一端电接触，以构成所述第一位线；
第二字线，所述第二栅极沿所述第二方向延伸并绕沿所述第二方向排布的多个所述第二半导体层的部分侧壁设置，以作为所述第二字线；
第二位线，所述第二位线沿所述第三方向延伸且与沿所述第三方向排布的多个所述第四电极电接触。
7.根据权利要求1所述的半导体结构，其特征在于，第一晶体管还包括第三栅极，在沿第二方向上，所述第三栅极与位于所述第一半导体层侧壁上的所述第一栅极位于所述第一半导体层相对的两侧。
8.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成第一电极、第一半导体层、第一栅极及第二电极，所述第一半导体层沿第一方向延伸，所述第一方向与所述基底朝向所述第一半导体层的表面相交，所述第一电极和所述第二电极分别与所述第一半导体层的两端电接触，所述第一栅极至少绕所述第一半导体层的部分侧壁设置，所述第一电极、所述第一半导体层、所述第一栅极及所述第二电极用于构成第一晶体管；
形成第三电极，所述第三电极与所述第一栅极电接触；
在所述第三电极上形成第二半导体层，所述第二半导体层沿所述第一方向延伸；
形成第二栅极及第四电极，所述第二栅极至少绕所述第二半导体层的部分侧壁设置，所述第四电极与所述第二半导体层远离所述基底的端部接触，所述第三电极、所述第二半导体层、所述第二栅极及所述第四电极用于构成第二晶体管。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，形成所述第一晶体管的步骤包括：
在所述基底上形成第一介质层，所述第一介质层具有沿所述第一方向延伸的第一通孔；
依次形成所述第一电极、所述第一半导体层及所述第二电极填充满所述第一通孔；
刻蚀所述第一介质层，以形成第一沟槽，所述第一沟槽露出所述第一半导体层的部分侧壁以及所述第二电极；
形成绝缘层，所述绝缘层覆盖所述第二电极侧壁及顶面；形成所述第一栅极，所述第一栅极填充满所述第一沟槽的剩余区域，且覆盖所述绝缘层背离所述第二电极的表面。
10.根据权利要求8所述的半导体结构的制造方法，其特征在于，形成所述第一晶体管的步骤包括：依次形成所述第一电极、所述第一半导体层、所述第一栅极、所述第二电极；形成所述第二晶体管的步骤包括：形成所述第三电极，所述第三电极与所述第一半导体层侧壁的所述第一栅极的顶面接触；在所述第三电极背离所述第一栅极的表面上形成所述第二半导体层；依次形成所述第二栅极及所述第四电极。
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| CN202310966168.7A CN116963498A (zh) | 2023-07-31 | 2023-07-31 | 半导体结构及半导体结构的制造方法 |
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|---|---|---|---|---|
| CN117715419A (zh) * | 2024-02-06 | 2024-03-15 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法、芯片及电子设备 |
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| CN117715419B (zh) * | 2024-02-06 | 2024-04-19 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法、芯片及电子设备 |
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