CN116017977B - 半导体结构及其制造方法 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，包括：基底，基底内具有字线沟槽；介质层，介质层覆盖字线沟槽的底部与侧壁；字线，字线位于介质层内壁且填充部分字线沟槽，字线的顶部具有沿竖直方向凸起的凸出部；隔离层，隔离层填充凸出部至少一侧的凹陷；绝缘层，绝缘层位于字线和隔离层上方且填充满字线沟槽，绝缘层的介电常数小于隔离层的介电常数。本公开实施例提供的半导体结构及其制造方法，至少有利于改善GIDL效应。

Description

半导体结构及其制造方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存（Random Access Memory，RAM）可分为动态随机存取存储器（Dynamic RandomAccess Memory，DRAM）与静态随机存取存储器（Static Random-Access Memory，SRAM）两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。

存储单元通常包括电容器和晶体管，晶体管的漏极与位线结构相连、源极与电容器相连，电容器包括电容接触结构和电容，存储单元的字线结构能够控制晶体管的沟道区的打开或关闭，进而通过位线结构读取存储在电容器中的数据信息，或者通过位线结构将数据信息写入到电容器中进行存储。

发明内容

本公开实施例提供一种半导体结构及其制造方法，至少有利于提高半导体结构的性能。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，基底内具有字线沟槽；介质层，介质层覆盖字线沟槽的底部与侧壁；字线，字线位于介质层内壁且填充部分字线沟槽，字线的顶部具有沿竖直方向凸起的凸出部；隔离层，隔离层填充凸出部至少一侧的凹陷；绝缘层，绝缘层位于字线和隔离层上方且填充满字线沟槽，绝缘层的介电常数小于隔离层的介电常数。

在一些实施例中，隔离层的材料为高介电常数材料，隔离层的材料的介电常数大于10。

在一些实施例中，字线包括：栅极层，栅极层填充部分字线沟槽；第一功函数层，第一功函数层位于介质层和栅极层之间；其中，栅极层具有高于第一功函数层顶部的凸出部，隔离层位于第一功函数层上方。

在一些实施例中，字线包括：第一栅导电层，第一栅导电层位于介质层的内壁且填充部分字线沟槽；第二栅导电层，第二栅导电层位于第一栅导电层上方且填充部分字线沟槽；第一功函数层，第一功函数层位于第一栅导电层和第二栅导电层之间，且还位于第二栅导电层与介质层之间；其中，第二栅导电层具有高于第一功函数层顶部的凸出部，隔离层位于第一功函数层上方。

在一些实施例中，第一栅导电层或者第二栅导电层中的一者为掺杂多晶硅。

在一些实施例中，半导体结构还包括：第二功函数层，第二功函数层位于介质层与隔离层之间，且第二功函数层位于第一功函数层上方，第二功函数层的底面与第一功函数层的顶面齐平，且第二功函数层的顶部高于或平齐于凸出部的顶部。

在一些实施例中，第一功函数层和第二功函数层的材料均包括氮化钛或者铝化钛。

在一些实施例中，第一功函数层的厚度小于第二功函数层的厚度。

在一些实施例中，凸出部的部分侧壁平行于竖直方向，且凸出部的顶面平行于基底的顶面。

在一些实施例中，在沿垂直于基底表面的方向上，隔离层的顶面高于或平齐于凸出部的顶面。

在一些实施例中，介质层包括：第一介质层，第一介质层覆盖字线沟槽的底部与侧壁；第二介质层，第二介质层覆盖第一介质层的内壁，其中，第一介质层的致密度大于第二介质层的致密度。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，基底内具有字线沟槽；形成介质层，介质层覆盖字线沟槽的底部与侧壁；形成字线，字线位于介质层内壁且填充部分字线沟槽，字线的顶部具有沿竖直方向凸起的凸出部，凸出部的顶面低于基底的表面；形成隔离层，隔离层填充凸出部至少一侧的凹陷；形成绝缘层，绝缘层位于字线和隔离层上方且填充满字线沟槽，绝缘层的介电常数小于隔离层的介电常数。

在一些实施例中，形成介质层包括：采用沉积工艺形成第二介质层，第二介质层覆盖字线沟槽的底部与侧壁；采用热氧化工艺，在第二介质层与基底的接触面形成第一介质层，其中，第一介质层的致密度大于第二介质层的致密度。

在一些实施例中，形成字线包括：形成第一功函数层，第一功函数层覆盖介质层的内壁；形成栅极层，栅极层覆盖第一功函数层表面且填充满字线沟槽；图形化第一功函数层和栅极层，以使栅极层具有高于第一功函数层顶部的凸出部。

在一些实施例中，形成字线包括：形成第一栅导电层，第一栅导电层位于介质层的部分内壁且填充部分字线沟槽；形成第一功函数层，第一功函数层覆盖第一栅导电层表面，且还覆盖介质层部分内壁；形成第二栅导电层，第二栅导电层覆盖第一功函数层且填充部分字线沟槽；图形化第二栅导电层和第一功函数层，以使第二栅导电层具有高于第一功函数层顶部的凸出部。

在一些实施例中，在形成字线之后，在形成隔离层之前，还包括：形成第二功函数层，第二功函数层覆盖介质层的部分表面且位于第一功函数层上方，第二功函数层的底面与第一功函数层的顶面齐平，且第二功函数层的顶部高于或平齐于凸出部的顶部。

本公开实施例提供的技术方案至少具有以下优点：通过位于字线沟槽内的介质层及字线可以构成埋入式栅极结构，埋入式栅极可以提高半导体结构的集成密度，同时还可以增加沟道区的面积，提高栅极对晶体管的控制能力，减少短沟道效应。其中，字线的顶部具有沿竖直方向凸起的凸出部，则当字线两侧形成源区和漏区后，能够减小字线与漏区的重叠面积，从而减小栅极诱导漏极泄漏电流，改善半导体结构的性能。此外，隔离层填充凸出部至少一侧的凹陷，则隔离层可以进一步降低字线与漏区之间产生漏电的可能，以显著减小介质层的量子隧穿的效应，进而减低栅极诱导漏极泄漏电流及其引起的功耗，提高半导体结构的稳定性。此外，绝缘层位于字线和隔离层上方且填充满字线沟槽，可以将字线与半导体结构中的其他结构绝缘，避免字线与其他结构之间产生漏电，且绝缘层的介电常数小于隔离层的介电常数，即隔离层的绝缘性能大于绝缘层的绝缘性能，隔离层能够有效削弱字线与漏区之间产生的电场，减少字线与漏区之间的栅极诱导漏极泄露电流，提高半导体结构的稳定性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的第一种半导体结构的示意图；

图2为本公开一实施例提供的第二种半导体结构的示意图；

图3为本公开一实施例提供的第三种半导体结构的示意图；

图4为本公开一实施例提供的第四种半导体结构的示意图；

图5为本公开一实施例提供的第五种半导体结构的示意图；

图6为本公开一实施例提供的第六种半导体结构的示意图；

图7为本公开一实施例提供的第七种半导体结构的示意图；

图8为本公开一实施例提供的第八种半导体结构的示意图；

图9为本公开另一实施例提供的一种基底的结构示意图；

图10为本公开另一实施例提供的一种形成介质层的步骤对应的结构示意图；

图11为本公开另一实施例提供的另一种形成介质层的步骤对应的结构示意图；

图12为本公开另一实施例提供的一种形成字线的步骤对应的结构示意图；

图13为本公开另一实施例提供的一种形成初始字线的步骤对应的结构示意图；

图14为本公开另一实施例提供的一种形成掩膜层的步骤对应的结构示意图；

图15为本公开另一实施例提供的一种形成初始第一字线、掩膜层和初始第二字线的步骤对应的结构示意图；

图16为本公开另一实施例提供的另一种形成字线的步骤对应的结构示意图；

图17为本公开另一实施例提供的又一种形成字线的步骤对应的结构示意图。

具体实施方式

随着DRAM集成度的发展以及消费者对小型化电子装置的需求，晶体管的尺寸不断缩小，埋入式字线结构动态随机存取存储器成为主流，以满足半导体结构的种种需求。同时，随着尺寸微缩，字线间距和存储器阵列的隔离结构都在不断缩小，晶体管的栅诱导漏极泄漏电（Gate-Induced-Drain-Leakage，GIDL）和沟道漏电等问题愈发严重，器件性能及可靠性面临极大挑战。在晶体管结构中，栅极与漏极区域在理论上是需要严格对齐的，但是实际上在对漏极进行掺杂时，不可避免的会产生漏极与栅极的交叠区域。例如，对于NMOS管而言，当NMOS的栅极为负压时，栅极与漏极交叠的区域会产生较大的电场，靠近栅介质层的位置会出现一个薄的耗尽区，由于薄的耗尽区和较高的电场会发生雪崩倍增效应和带带隧穿效应（电子直接从P区的价带隧穿到N区的导带），从而在栅极下方的漏极中产生少数载流子，并被栅极施加的负电压推入衬底，进而增加了栅极诱导漏极泄漏电流。

根据本公开一些实施例，本公开一实施例提供一种半导体结构，至少有利于改善半导体结构中的GIDL效应。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的第一种半导体结构的示意图，图2为本公开一实施例提供的第二种半导体结构的示意图，图3为本公开一实施例提供的第三种半导体结构的示意图，图4为本公开一实施例提供的第四种半导体结构的示意图，图5为本公开一实施例提供的第五种半导体结构的示意图，图6为本公开一实施例提供的第六种半导体结构的示意图，图7为本公开一实施例提供的第七种半导体结构的示意图，图8为本公开一实施例提供的第八种半导体结构的示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：

参考图1至图8，半导体结构，包括：基底100，基底100内具有字线沟槽110；介质层101，介质层101覆盖字线沟槽110的底部与侧壁；字线102，字线102位于介质层101内壁且填充部分字线沟槽110，字线102的顶部具有沿竖直方向凸起的凸出部112；隔离层103，隔离层103填充凸出部112至少一侧的凹陷；绝缘层104，绝缘层104位于字线102和隔离层103上方且填充满字线沟槽110，绝缘层104的介电常数小于隔离层103的介电常数。

通过位于字线沟槽110内的介质层101及字线102可以构成埋入式栅极结构，埋入式栅极可以提高半导体结构的集成密度，同时还可以增加沟道区的面积，提高栅极对晶体管的控制能力，减少短沟道效应。其中，字线102的顶部具有沿竖直方向凸起的凸出部112，则当字线102两侧形成源区和漏区后，能够减小字线102与漏区的重叠面积，从而减小栅极诱导漏极泄漏电流，改善半导体结构的性能。此外，隔离层103填充凸出部112至少一侧的凹陷，则隔离层103可以进一步降低字线102与漏区之间产生漏电的可能，以显著减小介质层101的量子隧穿的效应，进而减低栅极诱导漏极泄漏电流及其引起的功耗，提高半导体结构的稳定性。此外，绝缘层104位于字线102和隔离层103上方且填充满字线沟槽110，可以将字线102与半导体结构中的其他结构绝缘，避免字线102与其他结构之间产生漏电，且绝缘层104的介电常数小于隔离层103的介电常数，即隔离层103的绝缘性能大于绝缘层104的绝缘性能，隔离层103能够有效削弱字线102与漏区之间产生的电场，减少字线102与漏区之间的栅极诱导漏极泄露电流，提高半导体结构的稳定性。

对于基底100，基底100的材料包括基本半导体、化合物半导体或者合金半导体。例如，基本半导体包括硅或锗（Ge）；化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或III-V族半导体材料等；合金半导体包括硅锗（SiGe）、碳化硅锗、锗化锡、硅锗锡、磷化镓砷、磷化镓铟、砷化镓铟、磷化铟镓砷、砷化铝铟、和/或砷化铝镓等。在一些实施例中，基底还可以是绝缘体上硅结构、绝缘体上锗硅结构、绝缘体上锗结构或者其组合。

需要说明的是，在图1中，以字线沟槽110沿竖直方向的剖面的形状为U型为例，并不构成对字线沟槽110形状的限定。在一些实施例中，字线沟槽还可以是倒梯形或者矩形，即字线沟槽在水平方向上的宽度沿指向基底的方向逐渐减小或者不变。可以理解的是，当字线沟槽为倒梯形或者矩形时，可以对字线沟槽底部的拐角处进行倒角处理，以免填入字线后产生尖端而发生尖端放电，提高半导体结构的稳定性。

对于介质层101，介质层101的材料包括氧化硅、氧化铪、氧化钛、氧化铪锆、氧化钽、硅酸铪、氧化锆或者硅酸锆等。

在一些实施例中，参考图2，介质层101包括：第一介质层111，第一介质层111覆盖字线沟槽110的底部与侧壁；第二介质层121，第二介质层121覆盖第一介质层111的内壁，其中，第一介质层111的致密度大于第二介质层121的致密度。第一介质层111有利于提高第二介质层121与基底100之间的界面结合性能，同时，第一介质层111和第二介质层121共同构成的介质层101致密度较高，有利于防止介质层101俘获电荷，提高半导体结构的性能。

对于第一介质层111和第二介质层121，第一介质层111和第二介质层121的材料均可以包括氧化硅，第二介质层121的氧含量大于第一介质层111的氧含量。

在一些实施例中，介质层101还可以是单层结构。

对于字线102，字线102的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铝、钴、钛或者钨中的至少一种。

在一些实施例中，参考图3，字线102包括：栅极层122，栅极层122填充部分字线沟槽110；第一功函数层132，第一功函数层132位于介质层101和栅极层122之间；其中，栅极层122具有高于第一功函数层132顶部的凸出部112，隔离层103位于第一功函数层132上方。可以理解的是，阈值电压可以依赖于平带电压，而平带电压可以依赖于功函数。该功函数可以通过各种方法调整，例如，功函数可以通过字线所采用的材料来调整，或者通过字线与基底中的沟道之间所采用的材料来调整。调整功函数可能会使平带电压发生偏移，高功函数可以使平带电压向正方向偏移，而低功函数可以使平带电压向负方向偏移。这样，可以通过使平带电压偏移来调整阈值电压，即使在降低沟道掺杂浓度或省略沟道掺杂时，也可以通过使平带电压偏移来调整阈值电压。因此，第一功函数层132可以有利于调整阈值电压。

对于栅极层122，栅极层122的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铝、镧、钛或者钨中的至少一种。

在一些实施例中，参考图4，字线102包括：第一栅导电层142，第一栅导电层142位于介质层101的内壁且填充部分字线沟槽110；第二栅导电层152，第二栅导电层152位于第一栅导电层142上方且填充部分字线沟槽110；第一功函数层132，第一功函数层132位于第一栅导电层142和第二栅导电层152之间，且还位于第二栅导电层152与介质层101之间；其中，第二栅导电层152具有高于第一功函数层132顶部的凸出部112，隔离层103位于第一功函数层132上方。如此，位于字线沟槽110底部的第一栅导电层142可以作为第一字线，以对字线沟槽110底部沟道进行控制，位于第一栅导电层142上的第二栅导电层152和第一功函数层132，可以作为第二字线，以对字线沟槽110两侧的沟道进行控制，第一字线和第二字线共同构成字线102，以使字线102能够针对字线沟槽110底部以及侧壁的沟道分别进行控制，提高字线102的控制能力。其中，位于第一栅导电层142和第二栅导电层152之间的第一功函数层132，可以作为第一栅导电层142和第二栅导电层152之间的粘着层，以有利于第一栅导电层142与第二栅导电层152之间的界面结合；此外，第一功函数层132还可以作为第一栅导电层142与第二栅导电层152之间的阻隔层，有利于避免第一栅导电层142与第二栅导电层152之间发生扩散，提高第一栅导电层142和第二栅导电层152的使用性能，进而提高半导体结构的稳定性。

对于第一功函数层132，第一功函数层132的材料包括钛、钽、钛钽合金、氮化钛或者铝化钛等。

在一些实施例中，字线沟槽两侧的基底内可以具有源区（图中未示出）和漏区（图中未示出），第一功函数层132的顶面可以高于或者齐平于源区或者漏区的底面。

在一些实施例中，第一栅导电层142或者第二栅导电层152中的一者为掺杂多晶硅。例如，掺杂离子可以是P型或者N型掺杂离子，N型离子具体可以为磷离子、砷离子或者锑离子；P型离子具体可以为硼离子、铟离子或者氟化硼离子。掺杂多晶硅有利于提高第一栅导电层142或者第二栅导电层152的导电能力，降低字线的电阻，减少延迟，提高字线102的信号传输效率。多晶硅可以通过掺杂不同极性的杂质来改变功函数，通过设置第一栅导电层142或者第二栅导电层152中的一者的材料为掺杂多晶硅，可以使第一栅导电层142或者第二栅导电层152与第一功函数层132共同阈值电压进行调控。

在一些实施例中，参考图5及图6，半导体结构还包括：第二功函数层162，第二功函数层162位于介质层101与隔离层103之间，且第二功函数层162位于第一功函数层132上方，第二功函数层162的底面与第一功函数层132的顶面齐平，第二功函数层162的与第一功函数层132电接触，且第二功函数层162的顶部高于或平齐于凸出部112的顶部。第二功函数层162可以改善隔离层103与介质层101之间的界面态，且第二功函数层162的底部与字线102电接触，且在竖直方向上第二功函数层162与字线的凸出部112位于相应的高度区间，可以使得字线102更容易驱动栅漏交叠区中的电子向沟道移动，从而减少栅漏交叠区中的电子以及减小栅漏交叠区中的电场，进而抑制栅漏交叠区的GIDL电流，同时，由于电子更容易受驱动而朝沟道移动，因此，无需施加较大的驱动电压，就可以有效控制电子的移动，以实现对阈值电压的调控。

在一些实施例中，第一功函数层132的材料的功函数大于第二功函数层162的材料的功函数。以此，位于凸出部112下方字线102对沟道内的电子敏感性更低，更难诱导沟道发生泄露电流，同时沟道可以容纳更多的电子，此外，第二功函数层162的功函数较小，可以使栅漏交叠区域中的电子更容易流向沟道，以减小栅漏交叠区域的GIDL电流，同时调节阈值电压。

对于第二功函数层162，第二功函数层162的材料包括钛、钽、钛钽合金、氮化钛或者铝化钛等。例如，当第二功函数层162的材料为铝化钛，隔离层103的材料为二氧化铪时，铝化钛能够有效的改善二氧化铪与介质层101之间的界面态。

在一些实施例中，第一功函数层132的材料与第二功函数层162的材料不同。在一些实施例中，第一功函数层132的材料与第二功函数层162的材料可以相同。

在一些实施例中，沿垂直于字线沟槽110侧壁的方向上，第一功函数层132的厚度小于第二功函数层162的厚度。以此，第二功函数层162能够更加靠近凸出部112，以使第二功函数层162的底部与字线102电接触，进而有利于实现对阈值电压的调控，提高半导体结构的使用性能。

在一些实施例中，第一功函数层132的厚度范围为2~5nm，例如，2nm、2.5nm、2.8nm、3.1nm、3.2nm、3.6nm、4.1nm、4.7nm或者5nm。可以理解的是，第一功函数层132的厚度越厚，相应的字线越难以驱动晶体管，第一功函数层132的厚度越薄，越不利于对阈值电压的调控，因此，第一功函数层132的厚度需要在适当的范围内进行调整，以有利于提高半导体结构的性能。在一些实施例中，第二功函数层162的厚度范围为3~7nm，例如，3.2nm、3.6nm、4.1nm、4.7nm、5.5nm、6.0nm、6.9nm或者7nm。同理，第二功函数层162的厚度需要在适当的范围内以使沟道内的电子更容易流向沟道，进而提高半导体结构的稳定性。

需要说明的是，在图1至图6中所示的凸出部112的形状并不构成对凸出部112形状的限定。在一些实施例中，凸出部112的部分侧壁平行于竖直方向，且凸出部112的顶面平行于基底100的表面，例如，凸出部112的形状可以是矩形。可以理解的是，当凸出部113的形状为矩形时，可以对凸出部112的顶部以及底部的拐角处进行倒角处理，例如各向同性湿法刻蚀处理，以避免凸出部112具有尖端而产生尖端放电现象。此外，凸出部112的侧壁平行于竖直方向，相较于Ω形状的凸出部112，可以避免凸出部112的尺寸变化导致凸出部112的顶端或底部拐角处产生尖端，进而避免产生尖端放电效应。

在一些实施例中，在沿垂直于基底表面的方向上，隔离层的顶面高于或平齐于凸出部的顶面。也就是说，隔离层可以仅位于凸出部至少一侧的凹陷，还可以覆盖凸出部的顶部表面，即包裹凸出部，以提高字线顶部与其它结构的隔离效果。

在一些实施例中，隔离层103的材料为高介电常数材料，例如，隔离层103的材料的介电常数大于10。例如，隔离层的材料包括氧化铪、氧化钛、氧化铪锆、氧化钽、硅酸铪、氧化锆或者硅酸锆等高介电常数材料。采用高介电常数的材料作为隔离层103，可以显著减小介质层101的量子隧穿的效应，从而降低栅极漏电流及其引起的功耗。

对于绝缘层104，绝缘层104的材料包括氧化硅、氮化硅或者氮氧化硅等。绝缘层104位于字线102和隔离层103上方且填充满字线沟槽110，可以将字线102与半导体结构中的其他结构绝缘。

在一些实施例中，参考图7，基底100内可以具有多个字线沟槽110，基底100中具有阵列排布的有源区，每个有源区与两条字线相交，例如每个有源区沿竖直方向的剖面中有2条如图2中示出字线沟槽110，2条字线沟槽110所横穿的有源区的相对两侧分别具有隔离结构105，以避免相邻有源区中字线沟槽110内的字线102相互影响。如此，字线沟槽110内的介质层101和字线102可以构成晶体管结构的栅极，字线沟槽110两侧的基底100可以用于构成晶体管结构的源区S或者漏区D，且相邻两个字线沟槽110之间的基底100可以作为2个晶体管结构源区S或者漏区D，以有利于提高半导体结构的集成密度。

在一些实施例中，源区S或者漏区D的下表面相较于隔离层103的下表面更远离基底100，且源区S或者漏区D的下表面相较于隔离层103的上表面更靠近基底100。以此，更有利于降低字线102与漏区D之间产生漏电的可能，以显著减小介质层101的量子隧穿的效应，进而减低栅极诱导漏极泄漏电流及其引起的功耗，提高半导体结构的稳定性。

对于隔离结构105，隔离结构105的材料包括氧化硅、氮化硅或者氮氧化硅的至少其中一种。

需要说明的是，上述实施例中不同的字线的结构均可以结合图7中所示的应用场景，以构成新的实施例。例如，参考图8，字线102包括：第一栅导电层142，第一栅导电层142位于介质层101的内壁且填充部分字线沟槽110；第二栅导电层152，第二栅导电层152位于第一栅导电层142上方且填充部分字线沟槽110；第一功函数层132，第一功函数层132位于第一栅导电层142和第二栅导电层152之间，且还位于第二栅导电层152与介质层101之间；其中，第二栅导电层152具有高于第一功函数层132顶部的凸出部112，隔离层103位于第一功函数层132上方；且半导体结构还包括：第二功函数层162，第二功函数层162位于介质层101与隔离层103之间，且第二功函数层162位于第一功函数层132上方，第二功函数层162的底面与第一功函数层132的顶面齐平，且第二功函数层162的顶部高于或平齐于凸出部112的顶部。如此，上述实施例中所述的有益效果，在图7所示的应用场景下均可实现。

本公开实施例提供的半导体结构，通过位于字线沟槽110内的介质层101及字线102可以构成埋入式栅极结构，埋入式栅极可以提高半导体结构的集成密度，同时还可以增加沟道区的面积，提高栅极对晶体管的控制能力，减少短沟道效应。其中，字线102的顶部具有沿竖直方向凸起的凸出部112，则当字线102两侧形成源区和漏区后，能够减小字线102与漏区的重叠面积，从而减小栅极诱导漏极泄漏电流，改善半导体结构的性能。此外，隔离层103填充凸出部至少一侧的凹陷，则隔离层103可以进一步降低字线102与漏区之间产生漏电的可能，以显著减小介质层101的量子隧穿的效应，进而减低栅极诱导漏极泄漏电流及其引起的功耗，提高半导体结构的稳定性。此外，绝缘层104位于字线102和隔离层103上方且填充满字线沟槽110，可以将字线102与半导体结构中的其他结构绝缘，避免字线102与其他结构之间产生漏电，且绝缘层104的介电常数小于隔离层103的介电常数，即隔离层103的绝缘性能大于绝缘层104的绝缘性能，隔离层103能够有效削弱字线102与漏区之间产生的电场，减少字线102与漏区之间的栅极诱导漏极泄露电流，提高半导体结构的稳定性。

根据本公开一些实施例，本公开另一实施例提供一种半导体结构的制造方法，可用于形成上述半导体结构，以提高半导体结构的性能。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。

图9为本公开另一实施例提供的一种基底的结构示意图，图10为本公开另一实施例提供的一种形成介质层的步骤对应的结构示意图，图11为本公开另一实施例提供的另一种形成介质层的步骤对应的结构示意图，图12为本公开另一实施例提供的一种形成字线的步骤对应的结构示意图，图13为本公开另一实施例提供的一种形成初始字线的步骤对应的结构示意图，图14为本公开另一实施例提供的一种形成掩膜层的步骤对应的结构示意图，图15为本公开另一实施例提供的一种形成初始第一字线、掩膜层和初始第二字线的步骤对应的结构示意图，图16为本公开另一实施例提供的另一种形成字线的步骤对应的结构示意图，图17为本公开另一实施例提供的又一种形成字线的步骤对应的结构示意图，以下将结合附图对本实施例提供的半导体结构制造方法进行详细说明，具体如下：

参考图1、图3至图6以及图9至图17，半导体结构的制造方法，包括：

参考图9，提供基底100，基底100内具有字线沟槽110。

在一些实施例中，形成字线沟槽110采用的工艺可以是干法刻蚀工艺或者湿法刻蚀工艺。

参考图10，形成介质层101，介质层101覆盖字线沟槽110的底部与侧壁。

在一些实施例中，参考图11，形成介质层101包括：采用沉积工艺形成第二介质层121，第二介质层121覆盖字线沟槽110的底部与侧壁；采用热氧化工艺，在第二介质层121与基底100的接触面形成第一介质层111，其中，第一介质层111的致密度大于第二介质层121的致密度。通过沉积工艺可以形成均匀性较好的第二介质层121，再通过热氧化工艺可以进一步对基底100进行氧化，同时提高第二介质层121的致密度，且第一介质层111的致密度大于第二介质层121，可以有利于提高第二介质层121与基底100之间的界面结合力。

在一些实施例中，沉积工艺可以是化学气相沉积（CVD）工艺、物理气相沉积（PVD）工艺或者原子层沉积（ALD）工艺。

在一些实施例中，热氧化工艺可以采用诸如在包括氧化物、水蒸气、一氧化氮或它们的组合的环境中的湿或干热氧化的氧化工艺，或者通过在包括氧气、水蒸气、一氧化氮或它们的组合的环境中的原位蒸汽生成（In-situsteamgeneration，ISSG）工艺。

参考图12，形成字线102，字线102位于介质层101内壁且填充部分字线沟槽110，字线102的顶部具有沿竖直方向凸起的凸出部112，凸出部112的顶面低于基底100的表面。

需要说明的是，在图12中，以凸出部212的顶部可以与基底100的表面平行，凸出部212的侧壁平行于竖直方向为例，并不构成对凸出部212形状的限定。在一些实施例中，凸出部的侧壁与介质层101的连接区段还可以是曲面。

在一些实施例中，形成字线102的凸出部112的步骤包括：参考图13，形成初始字线302，初始字线302位于介质层101表面且填充部分字线沟槽110；参考图14，形成掩膜层301，掩膜层301位于初始字线302的部分表面，掩膜层301在基底100表面的正投影位于字线沟槽110在基底100表面的正投影内；沿垂直于基底100表面的方向去除部分掩膜层301暴露出的初始字线302；返回参考图12，去除掩膜层301，剩余的初始字线302作为字线102，且字线102的顶部具有凸出部112。

需要说明的是，在图14中，以掩膜层301在基底100表面的正投影完全位于初始字线302在基底100表面的正投影内为例，以此形成的凸出部112在沿垂直于字线102延伸方向的两侧均形成凹陷，并不构成掩膜层301在基底100表面正投影与初始字线302在基底100表面正投影的位置关系的限定。在一些实施例中，掩膜层在基底表面的正投影的可以与初始字线在基底表面的正投影内切，以此可以仅在凸出部在沿垂直于字线延伸方向的一侧形成凹陷。

在一些实施例中，形成字线102的凸出部112的步骤包括：参考图15，形成初始第一字线312，初始第一字线312位于介质层101的表面且填充部分字线沟槽110；形成掩膜层301，掩膜层301位于介质层101的内壁，且底面与初始第一字线312的顶面齐平；形成初始第二字线322，初始第二字线322填充初始第一字线312表面与掩膜层301表面围成的凹槽，初始第一字线312与初始第二字线322的材料相同；返回参考图12，去除掩膜层301，初始第一字线312和初始第二字线322共同构成字线102，初始第二字线322作为凸出部112。

需要说明的是，在图15中，以掩膜层301位于介质层101沿垂直于字线102延伸方向上两侧内壁为例，以此形成的凸出部112在沿垂直于字线102延伸方向的两侧均形成凹陷，并不构成掩膜层301与介质层101内壁的位置关系的限定。在一些实施例中，掩膜层可以仅位于介质层沿垂直于字线延伸方向上其中一侧内壁，以此可以仅在凸出部在沿垂直于字线延伸方向的一侧形成凹陷。

对于掩膜层301，形成掩膜层301的材料包括氮化硅或者光刻胶。

在一些实施例中，参考图16，形成字线102包括：形成第一功函数层132，第一功函数层132覆盖介质层101的内壁；形成栅极层122，栅极层122覆盖第一功函数层132表面且填充满字线沟槽110；图形化第一功函数层132和栅极层122，以使栅极层122具有高于第一功函数层132顶部的凸出部112。

在一些实施例中，参考图17，形成字线102包括：形成第一栅导电层142，第一栅导电层142位于介质层101的部分内壁且填充部分字线沟槽110；形成第一功函数层132，第一功函数层132覆盖第一栅导电层142表面，且还覆盖介质层101部分内壁；形成第二栅导电层152，第二栅导电层152覆盖第一功函数层132且填充部分字线沟槽110；图形化第二栅导电层152和第一功函数层132，以使第二栅导电层152具有高于第一功函数层132顶部的凸出部112。

对于第一功函数层132，形成第一功函数层132的材料包括第一功函数层132的材料包括钛、钽、钛钽合金、氮化钛或者铝化钛等。

在一些实施例中，第一栅导电层142或者第二栅导电层152中的一者为掺杂多晶硅。例如，掺杂离子可以是P型或者N型掺杂离子，N型离子具体可以为磷离子、砷离子或者锑离子；P型离子具体可以为硼离子、铟离子或者氟化硼离子。掺杂多晶硅可以提高第一栅导电层142或者第二栅导电层152的导电能力，降低字线的电阻，减少RC延迟，提高字线102的信号传输效率。

返回参考图1、图3和图4，形成隔离层103，隔离层103填充凸出部112至少一侧的凹陷；形成绝缘层104，绝缘层104位于字线102和隔离层103上方且填充满字线沟槽110，绝缘层104的介电常数小于隔离层103的介电常数。

需要说明的是，图1、图3和图4中，以隔离层103填充凸出部112两侧的凹陷为例进行说明。在一些实施例中，隔离层103可以仅填充凸出部112一侧的凹陷。

对于隔离层103，形成隔离层103的材料包括氧化铪、氧化钛、氧化铪锆、氧化钽、硅酸铪、氧化锆或者硅酸锆等高介电常数材料。采用高介电常数的材料作为隔离层103，可以显著减小介质层的量子隧穿的效应，从而降低栅极漏电流及其引起的功耗。

对于绝缘层104，形成绝缘层104的材料包括氧化硅、氮化硅或者氮氧化硅等。

在一些实施例中，参考图5和图6，在形成字线102之后，在形成隔离层103之前，还可以包括：形成第二功函数层162，第二功函数层162覆盖介质层101的部分表面且位于第一功函数层132上方，第二功函数层162的底面与第一功函数层132的顶面齐平，且第二功函数层162的顶部高于或平齐于凸出部112的顶部。第二功函数层162可以改善隔离层103与介质层101之间的界面态，且第二功函数层162的底部与字线102电接触，可以使得字线102更容易驱动栅漏交叠区中的电子向沟道移动，从而减少栅漏交叠区中的电子以及减小栅漏交叠区中的电场，进而抑制栅漏交叠区的GIDL电流，同时，由于电子更容易受驱动而朝沟道移动，因此，无需施加较大的驱动电压，就可以有效控制电子的移动，以实现对阈值电压的调控。

对于第二功函数层162，形成第二功函数层162的材料包括钛、钽、钛钽合金、氮化钛或者铝化钛等。例如，当第二功函数层162的材料为铝化钛，隔离层103的材料为二氧化铪时，铝化钛能够有效的改善二氧化铪与介质层101之间的界面态。

本公开实施例提供的半导体结构制造方法，通过形成位于字线沟槽110内的介质层101及字线102可以构成埋入式栅极结构，埋入式栅极可以提高半导体结构的集成密度，同时还可以增加沟道区的面积，提高栅极对晶体管的控制能力，减少短沟道效应。其中，字线102的顶部具有沿竖直方向凸起的凸出部112，则当字线102两侧形成源区和漏区后，能够减小字线102与漏区的重叠面积，从而减小栅极诱导漏极泄漏电流，改善半导体结构的性能。此外，隔离层103填充凸出部至少一侧的凹陷，则隔离层103可以进一步降低字线102与漏区之间产生漏电的可能，以显著减小介质层101的量子隧穿的效应，进而减低栅极诱导漏极泄漏电流及其引起的功耗，提高半导体结构的稳定性。此外，绝缘层104位于字线102和隔离层103上方且填充满字线沟槽110，可以将字线102与半导体结构中的其他结构绝缘，避免字线102与其他结构之间产生漏电，且绝缘层104的介电常数小于隔离层103的介电常数，即隔离层103的绝缘性能大于绝缘层104的绝缘性能，隔离层103能够有效削弱字线102与漏区之间产生的电场，减少字线102与漏区之间的栅极诱导漏极泄露电流，提高半导体结构的稳定性。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (14)

1.一种半导体结构，其特征在于，包括：

基底，所述基底内具有字线沟槽；

介质层，所述介质层覆盖所述字线沟槽的底部与侧壁；

字线，所述字线位于所述介质层内壁且填充部分所述字线沟槽，所述字线的顶部具有沿竖直方向凸起的凸出部；

隔离层，所述隔离层填充所述凸出部至少一侧的凹陷；

绝缘层，所述绝缘层位于所述字线和所述隔离层上方且填充满所述字线沟槽，所述绝缘层的介电常数小于所述隔离层的介电常数；

其中，所述字线包括：栅极层，所述栅极层填充部分所述字线沟槽；第一功函数层，所述第一功函数层位于所述介质层和所述栅极层之间；

第二功函数层，所述第二功函数层位于所述介质层与所述隔离层之间，且所述第二功函数层位于所述第一功函数层上方，所述第二功函数层的底面与所述第一功函数层的顶面齐平，且所述第二功函数层的顶部高于或平齐于所述凸出部的顶部。

2.根据权利要求1所述的半导体结构，其特征在于，所述隔离层的材料为高介电常数材料，所述隔离层的材料的介电常数大于10。

3.根据权利要求1所述的半导体结构，其特征在于，所述栅极层具有高于所述第一功函数层顶部的所述凸出部，所述隔离层位于所述第一功函数层上方。

4.根据权利要求1所述的半导体结构，其特征在于，所述栅极层包括：

第一栅导电层，所述第一栅导电层位于所述介质层的内壁且填充部分所述字线沟槽；

第二栅导电层，所述第二栅导电层位于所述第一栅导电层上方且填充部分所述字线沟槽；

所述第一功函数层还位于所述第一栅导电层和所述第二栅导电层之间，且还位于所述第二栅导电层与所述介质层之间；

其中，所述第二栅导电层具有高于所述第一功函数层顶部的所述凸出部，所述隔离层位于所述第一功函数层上方。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一栅导电层或者所述第二栅导电层中的一者为掺杂多晶硅。

6.根据权利要求1所述的半导体结构，其特征在于，所述第一功函数层和所述第二功函数层的材料均包括氮化钛或者铝化钛。

7.根据权利要求1所述的半导体结构，其特征在于，所述第一功函数层的厚度小于所述第二功函数层的厚度。

8.根据权利要求1所述的半导体结构，其特征在于，所述凸出部的部分侧壁平行于所述竖直方向，且所述凸出部的顶面平行于所述基底的顶面。

9.根据权利要求1所述的半导体结构，其特征在于，在沿垂直于所述基底表面的方向上，所述隔离层的顶面高于或平齐于所述凸出部的顶面。

10.根据权利要求1所述的半导体结构，其特征在于，所述介质层包括：

第一介质层，所述第一介质层覆盖所述字线沟槽的底部与侧壁；

第二介质层，所述第二介质层覆盖所述第一介质层的内壁，其中，所述第一介质层的致密度大于所述第二介质层的致密度。

11.一种半导体结构的制造方法，其特征在于，包括：

提供基底，所述基底内具有字线沟槽；

形成介质层，所述介质层覆盖所述字线沟槽的底部与侧壁；

形成字线，所述字线位于所述介质层内壁且填充部分所述字线沟槽，所述字线的顶部具有沿竖直方向凸起的凸出部，所述凸出部的顶面低于所述基底的表面；其中，所述字线包括：栅极层，所述栅极层填充部分所述字线沟槽；第一功函数层，所述第一功函数层位于所述介质层和所述栅极层之间；

形成隔离层，所述隔离层填充所述凸出部至少一侧的凹陷；

形成绝缘层，所述绝缘层位于所述字线和所述隔离层上方且填充满所述字线沟槽，所述绝缘层的介电常数小于所述隔离层的介电常数；

在形成所述字线之后，在形成所述隔离层之前，还包括：形成第二功函数层，所述第二功函数层覆盖所述介质层的部分表面位于所述第一功函数层上方，所述第二功函数层的底面与所述第一功函数层的顶面齐平，且所述第二功函数层的顶部高于或平齐于所述凸出部的顶部。

12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述介质层包括：

采用沉积工艺形成第二介质层，所述第二介质层覆盖所述字线沟槽的底部与侧壁；

采用热氧化工艺，在所述第二介质层与所述基底的接触面形成第一介质层，其中，所述第一介质层的致密度大于所述第二介质层的致密度。

13.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述字线包括：

形成所述第一功函数层，所述第一功函数层覆盖所述介质层的内壁；

形成所述栅极层，所述栅极层覆盖所述第一功函数层表面且填充满所述字线沟槽；

图形化所述第一功函数层和所述栅极层，以使所述栅极层具有高于所述第一功函数层顶部的所述凸出部。

14.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述栅极层和所述第一功函数层包括：

形成第一栅导电层，所述第一栅导电层位于所述介质层的部分内壁且填充部分所述字线沟槽；

形成第一功函数层，所述第一功函数层覆盖所述第一栅导电层表面，且还覆盖所述介质层部分内壁；

形成第二栅导电层，所述第二栅导电层覆盖所述第一功函数层且填充部分所述字线沟槽；

图形化所述第二栅导电层和所述第一功函数层，以使所述第二栅导电层具有高于所述第一功函数层顶部的所述凸出部。