CN115332254A - 一种半导体结构及其制作方法 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，其中，半导体结构包括：有源柱，有源柱包括沟道区以及分别位于沟道区两侧的第一掺杂区以及第二掺杂区，沟道区包括第一沟道区和第二沟道区，第一沟道区与第一掺杂区相邻接，第二沟道区与第二掺杂区相邻接且位于第一沟道区与第二掺杂区之间，第一掺杂区、第二沟道区以及第二掺杂区均具有第一掺杂类型，第一沟道区具有第二掺杂类型，第一掺杂类型为N型或者P型中的一者，第二掺杂类型为N型或者P型中的另一者；栅极，栅极位于沟道区的表面。可以降低半导体结构的漏电流。

Description

一种半导体结构及其制作方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。

背景技术

存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存(Random Access Memory，RAM)可分为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)与静态随机存取存储器(Static Random-Access Memory，SRAM)两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。

存储单元通常包括晶体管，晶体管包括源极、栅极及漏极，然而随着半导体结构的不断微缩，相应的晶体管结构也会不断微缩，导致沟道区的长度也会随之减短，导致导带电子和价带空穴发生带带隧穿(Band to Band Tunneling，BTBT)，从而形成漏极漏电流。

发明内容

本公开实施例提供一种半导体结构及其制作方法，至少可以减低半导体结构的漏电流。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：有源柱，所述有源柱包括沟道区以及分别位于所述沟道区两侧的第一掺杂区以及第二掺杂区，所述沟道区包括第一沟道区和第二沟道区，所述第一沟道区与所述第一掺杂区相邻接，所述第二沟道区与所述第二掺杂区相邻接且位于所述第一沟道区与所述第二掺杂区之间，所述第一掺杂区、所述第二沟道区以及所述第二掺杂区均具有第一掺杂类型，所述第一沟道区具有第二掺杂类型，所述第一掺杂类型为N型或者P型中的一者，所述第二掺杂类型为N型或者P型中的另一者；栅极，所述栅极位于所述沟道区的表面。

在一些实施例中，在所述第一掺杂区朝向所述第二掺杂区方向上，所述第一沟道区的宽度为所述沟道区宽度的1/5～3/5。在一些实施例中，所述第一沟道区的掺杂浓度为1E16～1E18cm^-3。

在一些实施例中，所述第二掺杂区包括：第一子掺杂区及第二子掺杂区，所述第一子掺杂区位于所述第二沟道区及所述第二子掺杂区之间，且所述第一子掺杂区的掺杂浓度低于所述第二子掺杂区的掺杂浓度。

在一些实施例中，所述第二沟道区的掺杂浓度与所述第一子掺杂区的掺杂浓度相等。

在一些实施例中，所述第一子掺杂区的掺杂浓度为1E16～1E19cm^-3，所述第二子掺杂区的掺杂浓度为1E19～1E22cm^-3。

在一些实施例中，在所述第一掺杂区朝向所述第二掺杂区方向上，所述第一子掺杂区与所述第二子掺杂区的宽度相等。

在一些实施例中，还包括：电容，所述电容与所述第二子掺杂区的表面接触。

在一些实施例中，所述栅极环绕所述沟道区的整个表面。

在一些实施例中，在垂直于所述第一掺杂区朝向所述第二掺杂区的方向上，所述第一沟道区的厚度与所述第二沟道区的厚度相等。

在一些实施例中，还包括：第三沟道区，所述第三沟道区与所述第一掺杂区相邻接，所述第一沟道区位于所述第三沟道区与所述栅极之间，且所述第三沟道区具有第一掺杂类型。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供初始有源柱，对所述初始有源柱进行离子掺杂以形成有源柱，所述有源柱包括沟道区以及分别位于所述沟道区两侧的第一掺杂区以及第二掺杂区，所述沟道区包括第一沟道区和第二沟道区，所述第一沟道区与所述第一掺杂区相邻接，所述第二沟道区与所述第二掺杂区相邻接且位于所述第一沟道区与所述第二掺杂区之间，所述第一掺杂区、所述第二沟道区以及所述第二掺杂区均具有第一掺杂类型，所述第一沟道区具有第二掺杂类型，所述第一掺杂类型为N型或者P型中的一者，所述第二掺杂类型为N型或者P型中的另一者；形成栅极，所述栅极位于所述沟道区的表面。

在一些实施例中，所述离子掺杂包括：第一次离子掺杂，通过所述第一次离子掺杂形成所述第一掺杂区及第二子掺杂区；第二次离子掺杂，通过所述第二次离子掺杂形成所述第一沟道区；第三次离子掺杂，通过所述第三次离子掺杂形成所述第二沟道区及第一子掺杂区，所述第一子掺杂区的掺杂浓度小于所述第二子掺杂区的浓度，所述第一子掺杂区及所述第二子掺杂区构成所述第二掺杂区。

在一些实施例中，所述第一次离子掺杂的包括：形成第一掩膜层，所述第一掩膜层覆盖所述沟道区及所述第一子掺杂区的表面；进行所述第一次离子掺杂，以对所述第二子掺杂区及所述第一掺杂区进行离子掺杂。

在一些实施例中，所述第二次离子掺杂包括：形成第二掩膜层，所述第二掩膜层覆盖所述第一掺杂区及所述第二子掺杂区的表面；进行所述第二次离子掺杂，以对所述第一沟道区进行离子掺杂。

在一些实施例中，所述第三次离子掺杂包括：形成第三掩膜层，所述第三掩膜层覆盖所述第一沟道区；进行所述第三次离子掺杂，以对所述第二沟道区及所述第一子掺杂区进行离子掺杂。

本公开实施例提供的技术方案至少具有以下优点：通过在第一掺杂区和第二掺杂区之间设置第一沟道区和第二沟道区，且设置第一沟道区的掺杂类型为第二掺类型，设置第一掺杂区和第二掺杂区的掺杂类型为第一掺杂类型，从而当第一掺杂区的载流子流向第二掺杂区时，部分载流子被第一沟道区的载流子中和，从而可以提高第一掺杂区和第二掺杂区之间的势垒高度。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的剖面结构示意图；

图2为本公开一实施例提供的另一种半导体结构的剖面结构示意图；

图3为本公开一实施例提供的一种半导体结构的立体结构示意图；

图4为本公开一实施例提供的另一种半导体结构的立体结构示意图；

图5至图9为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图；

图10至图13为本公开一实施例提供的另一种半导体结构的制作方法各步骤对应的结构示意图。

具体实施方式

由背景技术可知，随着集成度的不断微缩，沟道区长度也会不断减小，当沟道区长度减少到一定程度后，源极及漏极的耗尽区在整个沟道区中所占的比重增大，栅极下面的基底表面形成反型层所需的电荷量减小，因而阈值电压减小。同时衬底内耗尽区沿沟道区宽度侧向展宽部分的电荷使阈值电压增加。当沟道区宽度减小到与耗尽层宽度同一量级时，阈值电压减少变得十分显著，也就是势垒高度的减少变得十分显著。

本公开实施提供一种半导体结构，通过在第一掺杂区和第二掺杂区之间设置第一沟道区和第二沟道区，第一沟道区的掺杂类型为第二掺杂类型，第一掺杂区、第二掺杂区及第二沟道区的掺杂类型为第一掺杂类型，从而使得在第一掺杂区的载流子流向第二掺杂区的过程中部分载流子被第一沟道区中和，从而提高第一掺杂区和第二掺杂区之间的势垒高度，增加了半导体结构的阈值电压。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

参考图1，图1为本公开一实施例提供的一种半导体结构。

半导体结构包括：有源柱100，有源柱100包括沟道区110以及分别位于沟道区110两侧的第一掺杂区120以及第二掺杂区130，沟道区110包括第一沟道区111和第二沟道区112，第一沟道区111与第一掺杂区120相邻接，第二沟道区112与第二掺杂区130相邻接且位于第一沟道区111与第二掺杂区130之间，第一掺杂区120、第二沟道区112以及第二掺杂区130均具有第一掺杂类型，第一沟道区111具有第二掺杂类型，第一掺杂类型为N型或者P型中的一者，第二掺杂类型为N型或者P型中的另一者；栅极140，栅极位于沟道区110的表面。

在一些实施例中，栅极140用于控制第一掺杂区120及第二掺杂区130是否导通，当栅极140没有电压时，第一掺杂区120及第二掺杂区130之间不会有电流流过，也就是半导体结构处于截止状态；当向栅极140提供正向电压时，以第一掺杂类型为N型为例，第二掺杂类型为P型为例，第一掺杂区120及第二掺杂区130的负电子被吸引，流向栅极140，但由于栅极140与有源柱100并非直接接触，使得电子汇聚在第一掺杂区120及第二掺杂区130之间，从而形成电流，使得第一掺杂区120及第二掺杂区130之间导通，可以理解的是，随着集成度的不断微缩，第一掺杂区120及第二掺杂区130之间的间距越来越近，从而导致栅极140控制第一掺杂区120及第二掺杂区130之间导通所需要的电压减低，也就是第一掺杂区120及第二掺杂区130之间的势垒高度会降低，本公开实施例在第一掺杂区120及第二掺杂区130之间设置有第一沟道区111，从而使得部分汇聚的电子与第一沟道区111的空穴中和，也就是说第一掺杂区120及第二掺杂区130之间的势垒高度会提升，从而使得半导体结构的阈值电压增加，且还在沟道区110之间形成能带变化，从而还可以抑制漏极感应势垒降低，从而抑制漏极感应势垒降低DIBL(Drain Induced Barrier Low)对漏电的影响。

在一些实施例中，在第一掺杂区120朝向第二掺杂区130方向上，第一沟道区111的宽度为沟道区110宽度的1/5～3/5。可以理解的是，第一沟道区111的宽度越宽，第一沟道区111中和载流子的能力也就越强，第一沟道区111的宽度越短，第一沟道区111中和载流子的能力也就越弱。当第一沟道区111的宽度小于沟道区110宽度的1/5时，第一沟道区111改善第一掺杂区120和第二掺杂区130之间的势垒高度的效果不佳，当第一沟道区111的宽度大于沟道区110宽度的3/5时，载流子被中和的过多，导致第一掺杂区120流向第二掺杂区130的载流子的数量太少，会影响半导体结构的性能。

在一些实施例中，栅极140环绕沟道区110的整个表面，也就是说，栅极140可以是全环绕栅极，通过设置栅极140环绕沟道区110的整个表面可以增加栅极与沟道区110的接触面积，从而可以提高栅极140对第一掺杂区120与第二掺杂区130之间导通的控制能力；在另一些实施例中，栅极140还可以覆盖沟道区110的部分表面，例如是覆盖沟道区的顶面和底面，或者覆盖沟道区的顶面、底面及一边侧面等。

在一些实施例中，栅极140与有源柱100之间还包括栅介质层141，通过栅介质层141可以将栅极140与有源柱100之间隔离。

在一些实施例中，定义第一掺杂区120为源区，第一沟道区111与源区相邻接，则第二掺杂区130为漏区，通过设置第一沟道区111与源区相邻接从而可以在源区及漏区导通的时候，通过第一沟道区111中和部分载流子，以使源区和漏区之间的势垒高度提升。在另一些实施例中，还可以定义第一掺杂区为漏区，第一沟道区与漏区相邻接。

在一些实施例中，第一沟道区111的掺杂浓度为1E16～1E18cm^-3，例如是1E16cm^-3、1E17cm^-3或者1E18cm^-3等，可以理解的是，第一沟道区111的掺杂浓度越高，第一沟道区111中和载流子的能力也就越强，第一沟道区111的掺杂浓度越低，第一沟道区111中和载流子的能力也就越弱，当第一沟道区111的掺杂浓度低于1E16 cm^-3时，第一沟道区111改善第一掺杂区120和第二掺杂区130之间的势垒高度的效果不佳，当第一沟道区111的掺杂浓度高于1E18cm^-3时，载流子被中和的过多，导致第一掺杂区120流向第二掺杂区130的载流子的数量太少，会影响半导体结构的性能，通过设置第一沟道区111的掺杂浓度为1E16～1E18cm^-3可以在保证第一沟道区111具有较好的改善效果的同时避免第一沟道区111中的载流子过多。

在一些实施例中，第二掺杂区130包括：第一子掺杂区131及第二子掺杂区132，第一子掺杂区131位于第二沟道区112及第二子掺杂区132之间，且第一子掺杂区131的掺杂浓度低于第二子掺杂区132的掺杂浓度。通过设置第一子掺杂区131的掺杂浓度低于第二子掺杂区132的掺杂浓度可以减低第二掺杂区130的漏电。

在一些实施例中，第二沟道区112的掺杂浓度与第一子掺杂区131的掺杂浓度相等。通过设置第二沟道区112的掺杂浓度与第一子掺杂区131的掺杂浓度相等可以便于形成，也就说可以在同一步中形成第二沟道区112及第一子掺杂区131，从而可以减少半导体结构制作工艺的形成步骤。

在一些实施例中，第一子掺杂区131的掺杂浓度为1E16～1E19cm^-3，第二子掺杂区132的掺杂浓度为1E19～1E22cm^-3，可以理解的是，掺杂浓度越高载流子的数量也就越多，导电能力也就越强，然而掺杂浓度越高相应的出现漏电的可能性也就越高，通过设置第一子掺杂区131的掺杂浓度为1E16～1E19cm^-3可以使第一子掺杂区131具有一定的导电能力的情况下降低出现漏电的可能性，通过设置第二子掺杂区132的掺杂浓度为1E19～1E22cm^-3可以使第二子掺杂区132具有较强的导电能力，从而可以提高半导体结构的传导速率。

在一些实施例中，在第一掺杂区120朝向第二掺杂区130方向上，第一子掺杂区131与第二子掺杂区132的宽度相等，换句话说，第二掺杂区130中，掺杂浓度低的区域的体积与掺杂浓度高的区域的体积相等，也就是说将第二掺杂区130进行均分，一半用于低浓度掺杂，另一半用于高浓度掺杂，从而可以在尽可能降低漏电可能性的同时提高第二掺杂区的传导能力。

在一些实施例中，在第一掺杂区120朝向第二掺杂区130方向上，第一子掺杂区131的宽度可以是第二掺杂区130宽度的2/5～3/5，第一子掺杂区131的宽度越宽，相应的，能改善半导体结构漏电的能力也就越强，然而第一子掺杂区131的宽度越宽，第二掺杂区130内的掺杂离子的总量也就越少，通过设置第一子掺杂区131的宽度是第二掺杂区130宽度的2/5～3/5可以降低漏电可能性的同时提高第二掺杂区的传导能力。

在一些实施例中，在垂直于第一掺杂区120朝向第二掺杂区130的方向上，第一沟道区111的厚度与第二沟道区112的厚度相等，也就是说，将沟道区110沿垂直于第一掺杂区120朝向第二掺杂区130的方向划分为两个区域，其中一个为第一沟道区111，另一个为第二沟道区112，且第一沟道区111的厚度与第二沟道区112的厚度相等，通过设置第一沟道区111与第二沟道区112的厚度相等可以较好的提高第一掺杂区120与第二掺杂区130直接的势垒高度。

在一些实施例中，还包括：第三沟道区113，第三沟道区113与第一掺杂区120相邻接，第一沟道区111位于第三沟道区113与栅极140之间，且第三沟道区113具有第一掺杂类型，以有源柱100为长方体为例，在垂直于第一掺杂区120朝向第二掺杂区130的方向上，沟道区110依次包括第一沟道区111、第三沟道区113及第一沟道区111，也就是说，沟道区110包括两个间隔的第一沟道区111，且第三沟道区113位于两个相邻的第一沟道区111之间，可以理解的是，当提供给栅极140电压时，载流子通常会汇聚在有源柱100与栅极140接触的区域，通过设置第一沟道区111位于这部分载流子汇聚的地方可以在栅极控制第一掺杂区120与第二掺杂区130导通的时候中和部分载流子，从而可以提高第一掺杂区120与第二掺杂区130之间的势垒高度，进而提高半导体结构的阈值电压。

在一些实施例中，第一沟道区111也可以包裹第三沟道区113的表面，也就是说，在第一掺杂区120朝向第二掺杂区130的方向上，第三沟道区贯穿第一沟道区111与第一掺杂区120及第二沟道区112相邻接，同样可以在栅极控制第一掺杂区120与第二掺杂区130导通的时候中和部分载流子，从而可以提高第一掺杂区120与第二掺杂区130之间的势垒高度，进而提高半导体结构的阈值电压。

在另一些实施例中，以有源柱100为长方体为例，在垂直于第一掺杂区120朝向第二掺杂区130的方向上，沟道区110依次包括第一沟道区111及第三沟道区113，也就是说第三沟道区113的底面与有源柱100的底面重合，第一沟道区111的顶面与有源柱100的顶面重合。通过设置第三沟道区113的底面与有源柱100的底面重合，第一沟道区111的顶面与有源柱100的顶面重合同样可以提高第一掺杂区120与第二掺杂区130之间的势垒高度，进而提高半导体结构的阈值电压。

在一些实施例中，还包括：电容150，电容150与第二子掺杂区132的表面接触，也就是说，电容150的下电极板与第二子掺杂区132的表面接触，通过形成与第二子掺杂区132的表面接触的电容150以用于存储数据。

在一些实施例中，电容150的下电极板可以是环绕第二子掺杂区132的整个表面，下电极板也可以仅覆盖第二子掺杂区132的部分表面，可以根据实际的生产需求设置电容150下电极板的形状。

在一些实施例中，电容150还包括：电容介质层及上电极板，电容介质层位于在下电极板的表面，上电极板位于在电容介质层的表面。下电极板的材料可以包括氮化钛、氮化钽、铜或钨等金属材料中的任一种或任意组合；电容介质层的材料可以包括：ZrO，AlO，ZrNbO，ZrHfO，ZrAlO中的任一种或其任一组合；上电极板的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛、硅化钛、硅化镍、硅氮化钛或者其他导电材料，或者，上电极板的材料也可以为导电的半导体材料，如多晶硅，锗硅等。

在一些实施例中，半导体结构还包括：位线160，位线160与有源柱100的第一掺杂区120的表面接触；半导体结构还包括：字线180，字线180与栅极140接触连接。

参考图3，半导体结构还可以是堆叠结构，也就说，半导体结构包括：沿第一方向X延伸的有源柱100，且有源柱100沿第二方向Y及第三方向Z间隔排布。在一些实施例中，位线160沿第二方向Y延伸，沿第三方向Z间隔排布，且沿第二方向Y间隔排布的有源柱100与同一位线160连接；字线180沿第三方向Z延伸，沿第二方向Y间隔排布，沿第三方向Z排布的有源柱100与同一字线180连接。

参考图4，位线160沿第三方向Z延伸，沿第二方向Y间隔排布，且沿第三方向Z间隔排布的有源柱100与同一位线160连接；字线180沿第二方向Z延伸，沿第三方向Y间隔排布，沿第二方向Z排布的有源柱100与同一字线180连接。

在一些实施例中，相邻的位线160之间还包括：第一隔离结构170，通过第一隔离结构170将相邻的位线160进行隔离，从而可以提高相邻位线160之间的绝缘性；相邻字线180之间还包括：第二隔离结构190，通过第二隔离结构190将相邻的字线180进行隔离，从而可以提高相邻字线180之间的绝缘性。

在一些实施例中，第一隔离结构170与第二隔离结构190的材料可以相同，都可以为氮化硅或者氧化硅等绝缘材料。

本公开实施例通过在第一掺杂区120和第二掺杂区130之间设置第一沟道区111和第二沟道区112，第一沟道区111的掺杂类型为第二掺杂类型，第一掺杂区120、第二掺杂区130及第二沟道区112的掺杂类型为第一掺杂类型，从而使得在第一掺杂区120的载流子流向第二掺杂区130的过程中部分载流子被第一沟道区111中和，从而提高第一掺杂区120和第二掺杂区130之间的势垒高度，增加了半导体结构的阈值电压。

本公开另一实施例还提供一种半导体结构的制作方法，该半导体结构的制作方法可以用于制作上述半导体结构，以下将结合附图对本公开实施例提供的半导体结构的制作方法进行说明，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。

参考图5至图9为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图，图10至图13及图1为本公开一实施例提供的另一种半导体结构的制作方法各步骤对应的结构示意图，两种方法的区别在于：掺杂的顺序不同，相同或者相应的步骤仅在其中一种半导体结构的制作方法中进行说明。

图5至图9中分AA视图及BB视图，其中AA视图为半导体结构的制作方法各步骤对应的立体图，BB视图为沿AA视图中虚线方向的剖视图。

在一些实施例中，半导体结构的制作方法包括：提供初始有源柱101，对初始有源柱101进行离子掺杂以形成有源柱100，有源柱100包括沟道区110以及分别位于沟道区110两侧的第一掺杂区120以及第二掺杂区130，沟道区110包括第一沟道区111和第二沟道区112，第一沟道区111与第一掺杂区120相邻接，第二沟道区112与第二掺杂区130相邻接且位于第一沟道区111与第二掺杂区130之间，第一掺杂区120、第二沟道区112以及第二掺杂区130均具有第一掺杂类型，第一沟道区111具有第二掺杂类型，第一掺杂类型为N型或者P型中的一者，第二掺杂类型为N型或者P型中的另一者；形成栅极140，栅极140位于沟道区110的表面。通过在形成沟道区110的时候形成位于第一掺杂区120与第二掺杂区130之间的第一沟道区111，且第一沟道区111的离子掺杂类型与第一掺杂区120的离子掺杂类型不同，从而可以在第一掺杂区120的掺杂离子朝向第二掺杂区130移动的时候通过第一沟道区111中和部分载离子，通过在第一掺杂区120与第二掺杂区130之间引入结隔离可以防止第一掺杂区120与第二掺杂区130之间漏电，从而可以增加第一掺杂区120与第二掺杂区130之间的势垒高度，增加了带带隧穿的隧道宽度，同时降低了第一掺杂区120与第二掺杂区130之间的关态漏电。

可以理解的是，P区价带的电子必须具有超过禁带宽度的能量才能跃迁到导带，进而漂移到达N区的导带。然而根据量子理论，只要N区的导带距离P区的价带足够近，即使电子不具有跃迁到导带的能量，也有机会从P区价带直接隧穿到N区导带，就像隧道一样，这样从价带到导带的隧穿效应被称为带带隧穿。

具体的，参考图5，提供初始有源柱101。

参考图6至图8，离子掺杂包括：第一次离子掺杂，通过第一次离子掺杂形成第一掺杂区120及第二子掺杂区132；第二次离子掺杂，通过第二次离子掺杂形成第一沟道区111；第三次离子掺杂，通过第三次离子掺杂形成第二沟道区112及第一子掺杂区131，第一子掺杂区131的掺杂浓度小于第子二掺杂区132的浓度，第一子掺杂区131及第二子掺杂区132构成第二掺杂区130。分别通过多次离子掺杂以形成对应的沟道区110、第一掺杂区120及第二掺杂区130，且形成的第二掺杂区130具有第一子掺杂区131及第二子掺杂区132，第一子掺杂区131的掺杂浓度小于第二子掺杂区132的掺杂浓度，可以减低第二掺杂区130的漏电。

参考图6，第一次离子掺杂包括：形成第一掩膜层200，第一掩膜层200覆盖沟道区110及第一子掺杂区131的表面；进行第一次离子掺杂，以对第二子掺杂区132及第一掺杂区120进行离子掺杂。通过形成第一掩膜层200，并通过第一掩膜层200将不需要进行离子掺杂的部分进行遮盖，从而可以确定需要掺杂的部分的宽度。

在一些实施例中，第一次离子掺杂的掺杂浓度可以是1E19～1E22cm^-3。

参考图7，第二次离子掺杂包括：形成第二掩膜层210，第二掩膜层210覆盖第一掺杂区120及第二子掺杂区132的表面；进行第二次离子掺杂，以对第一沟道区进行离子掺杂。通过第二掩膜层210将第一次离子掺杂形成的第二子掺杂区132及第一掺杂区120进行覆盖，从而可以避免第二次离子掺杂对第二子掺杂区132及第一掺杂区120产生影响。

在一些实施例中，形成第二掩膜层210前还包括：去除第一掩膜层200。

在一些实施例中，第一次离子掺杂的掺杂离子类型为第一掺杂类型，第二次离子掺杂的掺杂离子类型为第二掺杂类型。

在一些实施例中，第二次离子掺杂的掺杂浓度为1E16～1E18cm^-3。

参考图8，第三次离子掺杂包括：形成第三掩膜层220，第三掩膜层220覆盖第一沟道区111；进行第三次离子掺杂，以对第二沟道区112及第一子掺杂区131进行离子掺杂。通过形成第三掩膜层220可以将第二次离子掺杂形成的第一沟道区111进行覆盖，从而可以避免第三次离子掺杂对第一沟道区111产生影响。

在一些实施例中，第三次离子掺杂的掺杂浓度为：5E17～1E19cm^-3，可以理解的是，在第二次离子掺杂的过程中，还对第二沟道区112及第一子掺杂区131进行掺杂，因此，在第三次离子掺杂之前，第二沟道区112及第一子掺杂区131内的离子为第二掺杂类型，此时需要采用浓度较高的第一掺杂类型对第二沟道区112及第一子掺杂区131进行掺杂，从而中和第二沟道区112及第一子掺杂区131中的第二掺杂类型。

在一些实施例中，第一掩膜层200、第二掩膜层210及第三掩膜层220的材料可以相同，在另一些实施例中，第一掩膜层200、第二掩膜层210及第三掩膜层220的材料也可以不同。

参考图9，在沟道区110的表面形成栅介质层141，在栅介质层141的表面形成栅极140。

参考图10至图13及图1为本公开一实施例提供的另一种半导体结构的制作方法各步骤对应的结构示意图。具体的，参考图10，提供初始有源柱101。

参考图11，对初始有源柱101进行掺杂，且掺杂的离子类型为第二掺杂类型，以形成第一沟道区111。

参考图12，对图11中形成的有源柱进行离子掺杂，以形成第一掺杂区120及第二子掺杂区132，且掺杂的离子类型为第一掺杂类型。

参考图13，对图12中形成的有源柱100进行离子掺杂，以形成第二沟道区112及第一子掺杂区131，且掺杂的离子类型为第一掺杂类型。

参考图1，形成栅介质层141及栅极140。

本公开实施例通过在形成沟道区110的时候形成位于第一掺杂区120与第二掺杂区130之间的第一沟道区111，且第一沟道区111的离子掺杂类型与第一掺杂区120的离子掺杂类型不同，从而可以在第一掺杂区120的掺杂离子朝向第二掺杂区130的掺杂离子移动的时候通过第一沟道区111中和部分载离子，通过在第一掺杂区120与第二掺杂区130之间引入结隔离可以防止第一掺杂区120与第二掺杂区130之间漏电，从而可以增加第一掺杂区120与第二掺杂区130之间的势垒高度，增加了带带隧穿的隧道宽度，同时降低了第一掺杂区120与第二掺杂区130之间的关态漏电。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：

有源柱，所述有源柱包括沟道区以及分别位于所述沟道区两侧的第一掺杂区以及第二掺杂区，所述沟道区包括第一沟道区和第二沟道区，所述第一沟道区与所述第一掺杂区相邻接，所述第二沟道区与所述第二掺杂区相邻接且位于所述第一沟道区与所述第二掺杂区之间，所述第一掺杂区、所述第二沟道区以及所述第二掺杂区均具有第一掺杂类型，所述第一沟道区具有第二掺杂类型，所述第一掺杂类型为N型或者P型中的一者，所述第二掺杂类型为N型或者P型中的另一者；

栅极，所述栅极位于所述沟道区的表面。

2.根据权利要求1所述的半导体结构，其特征在于，在所述第一掺杂区朝向所述第二掺杂区方向上，所述第一沟道区的宽度为所述沟道区宽度的1/5～3/5。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一沟道区的掺杂浓度为1E16～1E18cm^-3。

4.根据权利要求1所述的半导体结构，其特征在于，所述第二掺杂区包括：第一子掺杂区及第二子掺杂区，所述第一子掺杂区位于所述第二沟道区及所述第二子掺杂区之间，且所述第一子掺杂区的掺杂浓度低于所述第二子掺杂区的掺杂浓度。

5.根据权利要求4所述的半导体结构，其特征在于，所述第二沟道区的掺杂浓度与所述第一子掺杂区的掺杂浓度相等。

6.根据权利要求4所述的半导体结构，其特征在于，所述第一子掺杂区的掺杂浓度为1E16～1E19cm^-3，所述第二子掺杂区的掺杂浓度为1E19～1E22cm^-3。

7.根据权利要求4所述的半导体结构，其特征在于，在所述第一掺杂区朝向所述第二掺杂区方向上，所述第一子掺杂区与所述第二子掺杂区的宽度相等。

8.根据权利要求4所述的半导体结构，其特征在于，还包括：电容，所述电容与所述第二子掺杂区的表面接触。

9.根据权利要求1所述的半导体结构，其特征在于，所述栅极环绕所述沟道区的整个表面。

10.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述第一掺杂区朝向所述第二掺杂区的方向上，所述第一沟道区的厚度与所述第二沟道区的厚度相等。

11.根据权利要求1所述的半导体结构，其特征在于，还包括：第三沟道区，所述第三沟道区与所述第一掺杂区相邻接，所述第一沟道区位于所述第三沟道区与所述栅极之间，且所述第三沟道区具有第一掺杂类型。

12.一种半导体结构的制作方法，其特征在于，包括：

提供初始有源柱，对所述初始有源柱进行离子掺杂以形成有源柱，所述有源柱包括沟道区以及分别位于所述沟道区两侧的第一掺杂区以及第二掺杂区，所述沟道区包括第一沟道区和第二沟道区，所述第一沟道区与所述第一掺杂区相邻接，所述第二沟道区与所述第二掺杂区相邻接且位于所述第一沟道区与所述第二掺杂区之间，所述第一掺杂区、所述第二沟道区以及所述第二掺杂区均具有第一掺杂类型，所述第一沟道区具有第二掺杂类型，所述第一掺杂类型为N型或者P型中的一者，所述第二掺杂类型为N型或者P型中的另一者；

形成栅极，所述栅极位于所述沟道区的表面。

13.根据权利要求12所述的半导体结构的制作方法，其特征在于，所述离子掺杂包括：

第一次离子掺杂，通过所述第一次离子掺杂形成所述第一掺杂区及第二子掺杂区；

第二次离子掺杂，通过所述第二次离子掺杂形成所述第一沟道区；

第三次离子掺杂，通过所述第三次离子掺杂形成所述第二沟道区及第一子掺杂区，所述第一子掺杂区的掺杂浓度小于所述第二子掺杂区的浓度，所述第一子掺杂区及所述第二子掺杂区构成所述第二掺杂区。

14.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述第一次离子掺杂包括：形成第一掩膜层，所述第一掩膜层覆盖所述沟道区及所述第一子掺杂区的表面；

进行所述第一次离子掺杂，以对所述第二子掺杂区及所述第一掺杂区进行离子掺杂。

15.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述第二次离子掺杂包括：形成第二掩膜层，所述第二掩膜层覆盖所述第一掺杂区及所述第二子掺杂区的表面；

进行所述第二次离子掺杂，以对所述第一沟道区进行离子掺杂。

16.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述第三次离子掺杂包括：形成第三掩膜层，所述第三掩膜层覆盖所述第一沟道区；

进行所述第三次离子掺杂，以对所述第二沟道区及所述第一子掺杂区进行离子掺杂。

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