CN111164755B - 形成晶体管的方法及形成存储器单元阵列的方法 - Google Patents

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Abstract

本发明的实施例包括一种形成晶体管的方法，其包括：形成具有导电栅极材料的竖向最外表面的栅极构造，所述竖向最外表面低于所述栅极构造的两侧旁及所述两侧上方的半导体材料的竖向外表面。使用屏蔽材料来覆盖所述半导体材料及所述导电栅极材料的顶部，所述半导体材料的两对两个相对侧壁表面横向暴露于所述栅极构造的所述两侧上方。在所述覆盖之后，所述栅极构造的所述两侧上方的所述半导体材料经受通过所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者的单层掺杂且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域。

Description

形成晶体管的方法及形成存储器单元阵列的方法
技术领域
本文中所揭示的实施例涉及形成晶体管的方法及形成存储器单元阵列的方法。
背景技术
存储器是一种类型的集成电路，且在计算机系统中用于存储数据。可将存储器制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线)来对存储器单元写入或从存储器单元读取。感测线可使存储器单元沿阵列的列导电互连，且存取线可使存储器单元沿阵列的行导电互连。可通过感测线及存取线的组合来唯一地寻址每一存储器单元。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在缺少电力的情况下长时间存储数据。非易失性存储器通常特指具有至少约10年的保存时间的存储器。易失性存储器耗散且因此被刷新/覆写以维持数据存储。易失性存储器可具有数毫秒或更短的保存时间。无论如何，存储器单元经配置以将存储器保存或存储为至少两个不同可选状态。在二进制系统中，将状态视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上信息电平或状态。
场效晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区域，其之间具有半导电沟道区域。导电栅极相邻于沟道区域且通过薄栅极绝缘体来与沟道区域分离。将适合电压施加到栅极允许电流从源极/漏极区域中的一者通过沟道区域流动中到另一者。当从栅极移除电压时，基本上防止电流流动通过沟道区域。场效晶体管还可包含额外结构(例如可逆可编程电荷存储区域)作为栅极绝缘体与导电栅极之间的栅极构造的部分。
可将晶体管用于除存储器电路之外的电路中。
附图说明
图1是根据本发明的实施例的过程中的存储器单元阵列的一部分的图解横截面图且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的横截面图。
图3是由图2展示的步骤之后的处理步骤中的图2构造的视图。
图4是由图3展示的步骤之后的处理步骤中的图3构造的视图。
图5是由图4展示的步骤之后的处理步骤中的图4构造的一部分的放大图。
图6是由图5展示的步骤之后的处理步骤中的图4构造的视图。
图7是图6构造的一部分的放大图。
图8是由图5展示的步骤之后的替代处理步骤中的图4构造的视图。
图9是图8构造的一部分的放大图。
图10是由图6及7展示的步骤之后的处理步骤中的图1构造的视图且是穿过图11中的线10-10截取的。
图11是穿过图10中的线11-11截取的横截面图。
图12是图11构造的一部分的放大图。
图13是由图10展示的处理步骤之后的处理步骤中的图10构造的视图且是穿过图14中的线13-13截取的。
图14是穿过图13中的线14-14截取的横截面图。
图15是由图14展示的步骤之后的替代处理步骤中的图11构造的视图。
图16是由图13展示的步骤之后的处理步骤中的图13构造的视图且是穿过图17中的线16-16截取的。
图17是穿过图16中的线17-17截取的混合示意横截面图。
图18是由图17展示的步骤的替代处理步骤中的图14构造的混合示意横截面图。
具体实施方式
本发明的实施例涵盖形成晶体管的方法及形成个别地包括晶体管及电容器(即，至少一个晶体管及至少一个电容器)的存储器单元阵列的方法。
参考图1及2，实例构造10包括基底衬底11，其可包含传导性/导体/传导(即，本文中的导电材料)、半传导性/半导体/半传导或绝缘性/绝缘体/绝缘(即，本文中的电绝缘/电绝缘体)材料中的一或多者。各种材料已形成于基底衬底11上方。材料可位于图1及2所描绘的材料旁、所述材料竖向内或所述材料竖向外。例如，集成电路的其它部分或完全制造组件可提供于基底衬底11上方、基底衬底11周围或基底衬底11内的某位置处。也可制造用于操作存储器单元阵列内的组件的控制电路及/或其它外围电路，且所述电路可或可不完全或部分位于阵列或子阵列内。此外，也可独立地、协力地或另外相对于彼此地制造及操作多个子阵列。如本发明中所使用，“子阵列”也可被视为阵列。实例基底衬底11包括部分充当晶体管的沟道的适当掺杂半导体材料12(例如单晶硅)。
屏蔽材料22(例如半导体材料12顶上的薄二氧化硅及二氧化硅顶上的较厚氮化硅)已直接形成于半导体材料12上。此被展示为已被图案化(例如，使用光刻)且随后在使沟槽20形成到半导体材料12中时用作掩模。可使用节距倍增。图2横截面展示在两个横向最外沟槽20的沟槽隔离区33(例如氮化硅及二氧化硅中的一或两者)上方穿过的沟槽20。从半导体材料12的所描绘顶部15到沟槽隔离区33的基底的沟槽20的实例深度是2,000埃到3,000埃。
凹进存取栅极线构造14a、14b已形成于半导体材料12内，例如在沟槽20内，如所展示。实例个别构造14a、14b包括具有竖向最外表面24的导电栅极材料16。实例材料16包含元素金属(例如钨、钛、铜等等)、金属材料(例如金属氮化物、金属硅化物、金属碳化物等等)及导电掺杂半导电材料(例如硅、镓等等)，包含其混合物。栅极绝缘体材料18(例如二氧化硅及/或高k电介质)位于导电栅极材料16旁边。半导体材料12正上方的导电栅极材料16的实例厚度(例如图3中的两个横向中间构造14a及14b)是800埃到1,200埃。栅极绝缘体18的实例厚度是50埃到90埃。凹进存取栅极线构造14a、14b可被视为个别地包括侧17及19，例如在所描绘的图2横截面中。导电栅极材料16的竖向最外表面24低于个别凹进存取栅极线构造14a、14b的两侧17及19旁及所述两侧上方的半导体材料12的竖向最外表面15。
凹进存取栅极线构造14a、14b可被视为包括相对于彼此横向隔开的个别对14a/14b(例如，在沿且平行于图1中的线2-2的垂直横截面中)。对14a/14b个别地包括横向向内地介于对的构造14a与14b之间的数字线接触区域26及位于对的构造14a及14b中的每一者横向外的电容器接触区域28。个别凹进存取栅极线构造14a、14b的两侧17及19上方的半导体材料12可被视为个别地包括两个相对侧壁表面21及23。一组侧壁表面21及23可被视为对21/23，借此在个别凹进存取栅极线构造14的两侧17及19上方存在两个相对侧壁表面21及23的两对21/23。无论如何，在一个实施例中且如所展示，栅极绝缘体材料18也沿侧壁表面21及23竖向延伸。材料18及30上方的个别侧壁表面21及23的实例长度是400埃到800埃。
参考图3，屏蔽材料30(例如二氧化硅)已形成于导电栅极材料16顶上的沟槽20内。在一个实施例中且如所展示，屏蔽材料30已横向形成于栅极构造14的两侧17及19上方的半导体材料12的两个对向侧壁表面23、21上方。此两个对向侧壁表面23及21是来自两对21/23中的不同者的两个相对侧壁表面中的个别不同者。例如且如所展示，此个别侧壁23是来自对21/23(例如所描绘的左侧对)中的一者且另一个别侧壁21是来自另一对21/23(例如所描绘的右侧对)中的一者。在一个实施例中且如所展示，屏蔽材料30横向形成于沿此两个对向侧壁表面23及21竖向延伸的栅极绝缘体材料18旁。
参考图4，屏蔽材料30已竖向凹进以使导电栅极材料16的顶部24由屏蔽材料30覆盖。此外，在一个实施例中且如所展示，栅极绝缘体18已竖向凹进。用于此竖向凹进的实例技术是取决于材料30及18的(若干)组合物而使用一或多个蚀刻化学物的化学蚀刻。在一个实施例中，材料30及18具有彼此相同组合物且此类材料的竖向凹进通过同时蚀刻此类材料来发生。在一个实施例中，形成包括彼此不同组合物的半导体材料12顶上的屏蔽材料22及导电栅极材料16顶上的屏蔽材料30(例如，屏蔽材料22的至少一外部分是氮化硅且材料18及30是二氧化硅)。在一个此实施例中且如所展示，已相对于半导体材料12顶上的屏蔽材料22来选择性地进行化学蚀刻。无论如何，在一个实施例中，栅极绝缘体材料18及屏蔽材料30在竖向凹进此类材料的动作之后分别具有导电栅极材料16上方的彼此共同高度处的竖向最外表面32及34。导电栅极材料16上方的材料18及30的实例厚度是30埃到100埃。导电栅极材料16上方的材料18及30中的一或两者可在某一时刻牺牲。
上述实例处理是实例技术，其中已使用屏蔽材料22、30来覆盖半导体材料12的顶部15及导电栅极材料16的个别区域的顶部24。图4中的半导体材料12的两个相对侧壁表面21及23的两对21/23横向暴露于个别凹进存取栅极线构造14a、14b的两侧17及19上方。在一个实施例中且如上文所描述，覆盖顶部15及顶部24的此动作发生于不同间隔时段内，且在一个实施例中且如所展示及描述，其中已在使用屏蔽材料30覆盖导电栅极材料16的顶部24之前使用屏蔽材料22来覆盖半导体材料12的顶部15。无论如何，在一个实施例中且如上文所描述，覆盖的动作形成包括彼此不同组合物的半导体材料12顶上的屏蔽材料22及导电栅极材料16顶上的屏蔽材料30。
图5是图4的图解放大部分且展示发生于上文针对图4所描述的处理之后的处理。明确来说，掺杂剂单层38已直接形成于个别凹进存取栅极线构造14a、14b的两侧17及19上方的两对21/23中的每一者的两个横向暴露的相对侧壁表面21及23中的每一者上。在一个实施例中，掺杂剂单层38及方法包括单层掺杂，其中根据定义，掺杂剂单层38个别地形成为自组装共价键合的含掺杂剂单层且直接形成于两对21/23中的每一者的两个横向暴露的相对侧壁表面21及23中的每一者上，例如图中所展示。明确来说，实例掺杂剂单层38经个别地图解展示为包括个别分子，个别分子包括相对于彼此键合的物种Z及物种X，其中物种X共价键合到表面21或23。例如且仅举例来说，表面21及23可经暴露以在室温处稀释HF以移除任何原生氧化物且留下带正电表面。接着，表面21及23可在120℃处暴露于作为溶剂的有机含掺杂剂源/前体及均三甲苯(溶剂与源/前体体积比从4:1到25:1)达2.5小时以形成个别单层38。1-丙基膦酸二乙酯是实例P掺杂剂源，烯丙基硼酸酉品醇酯是实例B掺杂剂源，且三烯丙基胂是实例As掺杂剂源。
替代地且仅举例来说，可通过原子层沉积来形成个别掺杂剂单层38以包含形成为与单层38类似或相同的单个层或形成为多个(即，至少两个)堆叠单层(未展示)的一些改变导电性掺杂剂。
参考图6及7且在一个实施例中，覆盖材料40(在一个实施例中，其是电介质(例如SiO2))已直接形成于掺杂剂单层38上。图6及7展示其中覆盖材料40完全填充半导体材料12的紧邻突出部之间的空间的实例实施例。替代地，可形成部分填充这些空间的覆盖材料，例如相对于图8及9中的替代构造10d展示为覆盖材料40d。已适当使用来自上述实施例的相同元件符号，其中用后缀“d”指示一些构造差异。可使用本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或方面。
参考图10到12，掺杂剂(例如由物种X指示，且其可仅为物种X的一部分)已从其上具有覆盖材料40(如果存在)的掺杂剂单层38通过两对21/23中的每一者的两个相对侧壁表面21及23中的每一者扩散(例如，通过在950℃或更高处快速热退火5秒)到个别凹进存取栅极线构造14a、14b的两侧17及19上方的半导体材料12中。图10到12图解展示最初形成相应圆环42的扩散掺杂剂。
后续加热/退火(其是后续处理中固有的或作为专用步骤(例如，处于300℃或更高温度至少30分钟)或两者)可能导致掺杂剂的完全横向扩散(例如，圆环42消失)且由此在个别凹进存取栅极线构造14a、14b的两侧17及19上方形成图13及14中所展示的掺杂源极/漏极区域44及45。个别源极/漏极区域44横向向内地介于凹进存取栅极线构造的个别对14a/14b的凹进存取栅极线构造14a与14b之间且包括个别数字线接触区域26。源极/漏极区域45位于个别对14a/14b的凹进存取栅极线构造14a及14b中的每一者横向外以包括个别电容器接触区域28。借此形成个别晶体管75(为清楚起见，图13及14中仅使用轮廓展示两个晶体管)。源极/漏极区域44、45下方及构造14a、14b的底部周围的半导体材料12充当取决于导电栅极材料16的电压的可切换沟道材料。
在一个实施例中且如图13及14中所展示，已在由图10到12展示的扩散之后移除全部覆盖材料40(未展示)。电介质材料48随后沉积于栅极构造14及源极/漏极区域44及45顶上。替代地，在扩散掺杂剂的动作之后可不移除至少一些电介质覆盖材料40且所述至少一些保留为包括晶体管的完成电路构造的部分。在一个此实施例中，在扩散之后不移除任何电介质覆盖材料。图15展示此实例实施例及构造10e，其中保留图6中所展示的全部电介质覆盖材料40，且电介质材料48e形成于电介质覆盖材料40上方。已适当使用来自上述实施例的相同元件符号，其中用后缀“e”指示一些构造差异。可使用本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或方面。
参考图16及17，在扩散掺杂剂的动作之后，形成个别地电耦合(在一个实施例中，直接电耦合)到个别电容器接触区域28的电容器60。已形成个别地电耦合(在一个实施例中，直接电耦合)到个别数字线接触区域26的数字线70。图17中示意性地展示数字线70且图16中图解展示数字线70的实例轮廓。电容器60可形成于数字线70上方、数字线70下方或与数字线70横向重合。无论如何，形成个别地包括晶体管75及电容器60的实例个别存储器单元80。可导致其它构造。
在一个实施例中，形成将个别电容器60个别地直接电耦合到个别电容器接触区域28的个别第一导电通孔。在一个实施例中，形成将个别数字线70个别地直接电耦合到个别数字线接触区域26的个别第二导电通孔。举例来说且图解地，第一导电通孔62经展示为作为电容器60的部分或来自电容器60且与个别电容器接触区域28直接电耦合的垂直示意延伸部。另外，此实例第二导电通孔72经展示为数字线70的垂直示意延伸部或来自数字线70的垂直示意延伸部。在一个实施例中，(a)第一导电通孔62及(b)第二导电通孔72中的至少一者直接紧靠其个别电容器接触区域28或个别数字线接触区域26的相应顶部15，且(a)及(b)两者也如图17中所展示那样直接紧靠。
图18中展示替代实例实施例。已适当使用来自上述实施例的相同元件符号，其中用后缀“f”指示一些构造差异。构造10f具有直接紧靠其个别电容器接触区域28或个别数字线接触区域26的相应侧壁(例如侧壁21或23)的(a)第一导电通孔62f及(b)第二导电通孔72f中的至少一者(在一个实施例中为两者，如所展示)。
本发明的实施例包括一种形成晶体管(例如75)的方法，其包括：形成具有导电栅极材料(例如16)的竖向最外表面(例如24)的栅极构造(例如14a或14b)，所述竖向最外表面低于所述栅极构造的两侧(例如17及19)旁及所述两侧上方的半导体材料(例如12)的竖向外表面(例如15)，在一个实施例中，竖向最外表面(例如15)。使用屏蔽材料(例如22/30)来覆盖所述半导体材料的顶部(例如顶部15)及所述导电栅极材料的顶部(例如顶部24)。所述半导体材料的两对(例如两个21/23)两个相对侧壁表面(例如21及23)横向暴露于所述栅极构造的所述两侧上方。在所述覆盖之后，所述栅极构造的所述两侧上方的所述半导体材料经受通过所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者的单层掺杂且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域(例如44及45)。
在一个实施例中，一种形成晶体管(例如75)的方法包括：形成具有导电栅极材料(例如16)的竖向最外表面(例如24)的栅极构造(例如14a或14b)，所述竖向最外表面低于所述栅极构造的两侧(例如17及19)旁及所述两侧上方的半导体材料(例如12)的竖向最外表面(例如15)。所述栅极构造的所述两侧上方的所述半导体材料经受单层掺杂且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域(例如44及45)。通过所述栅极构造的所述两侧上方的所述半导体材料的两对(例如21/23)相对侧壁表面(例如21及23)以垂直自对准方式进行所述单层掺杂。
在一个实施例中，一种形成晶体管(例如75)的方法包括：形成具有导电栅极材料(例如16)的竖向最外表面(例如24)的栅极构造(例如14a或14b)，所述竖向最外表面(例如24)低于所述栅极构造的两侧(例如17及19)旁及所述两侧上方的半导体材料(例如12)的竖向外表面(例如15)。使用屏蔽材料来覆盖所述半导体材料的顶部(例如顶部15)及所述导电栅极材料的顶部(例如顶部24)。所述半导体材料的两个相对侧壁表面(例如21及23)的两对(例如两个21/23)横向暴露于所述栅极构造的两侧上方。掺杂剂单层(例如38)直接形成于所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者上。覆盖材料(例如40或40d)直接形成于所述掺杂剂单层上。掺杂剂从其上具有所述覆盖材料的所述掺杂剂单层通过所述两对中的每一者的所述两个相对侧壁表面中的每一者扩散到所述栅极构造的所述两侧上方的所述半导体材料中且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域(例如44及45)。
本发明的实施例可实现一或多个优点。例如。本发明的实施例可在形成源极/漏极区域时不进行掺杂剂的任何离子植入，借此减少、最小化或消除缺陷及/或晶格损坏。另外，本发明的实施例可在晶体管栅极上方形成准确垂直自对准的源极/漏极区域以借此减少、最小化或消除栅极诱发漏极泄漏。另外，随着半导体材料的竖向突出圆柱体的直径减小，其面积与体积的比率增大，此可导致使用本发明的实施例来更均匀掺杂源极/漏极区域。
在本发明中，将“单层掺杂”定义为：在结晶半导体材料的表面上直接形成自组装共价键合的含掺杂剂单层，接着退火以使掺杂剂原子从含掺杂剂单层扩散到结晶半导体材料中。
在本发明中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“底下”、“向上”及“向下”一般参考垂直方向。“水平”是指沿主衬底表面的大体方向(即，在10°内)且可相对于在制造期间被处理的衬底，且“垂直”是大体上正交于“水平”的方向。“完全水平”是指沿主衬底表面的方向(即，与主衬底表面无角偏移)且可相对于在制造期间被处理的衬底。此外，本文中所使用的“垂直”及“水平”是彼此大体垂直方向且无关于三维空间中的衬底的定向。另外，“竖向延伸”是指与“完全水平”成至少45°角的方向。此外，相对于场效晶体管“竖向延伸”是参考晶体管的沟道长度的定向，电流在操作中沿晶体管的沟道长度流动于源极/漏极区域之间。针对双极结晶体管，“竖向延伸”是参考基极长度的定向，电流在操作中沿基极长度流动于发射极与集电极之间。
此外，“直接位于…上方”及“直接位于…下方”要求两个所述区域/材料/组件彼此至少部分横向重叠(即，水平地)。此外，使用前面未加“直接”的“位于…上方”仅需要另一所述区域/材料/组件上方的所述区域/材料/组件的某部分位于另一所述区域/材料/组件竖向外(即，与两个所述区域/材料/组件是否存在任何横向重叠无关)。类似地，使用前面未加“直接”的“位于…下方”仅要求另一所述区域/材料/组件下方的所述区域/材料/组件的某部分位于另一所述区域/材料/组件竖向内(即，与两个所述区域/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区域及结构中的任何者可为均质或非均质的，且无论如何，可在其上覆的任何材料上方连续或不连续。此外，除非另有说明，否则可使用任何适合或待开发的技术(例如原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入)来形成每一材料。
另外，将“厚度”本身(前面无定向形容词)定义为从不同组合物的紧邻材料或紧邻区域的最接近表面垂直穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本上恒定厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且归因于厚度可变，此材料或区域将具有某一最小厚度及某一最大厚度。如本文中所使用，例如，如果两个所述材料或区域是非均质的，那么“不同组合物”仅要求可彼此直接紧靠的此类材料或区域的部分在化学及/或物理上不同。如果两个所述材料或区域并非彼此直接紧靠，那么“不同组合物”仅要求在两个所述材料或区域是非均质的时彼此最接近的此类材料或区域的部分在化学及/或物理上不同。在本发明中，当材料、区域或结构与另一材料、区域或结构彼此至少部分物理触摸接触时，所述材料、区域或结构彼此“直接紧靠”。相比来说，前面未加“直接”的“上方”、“上”、“相邻”、“沿”及“紧靠”涵盖“直接紧靠”及其中(若干)介入材料、区域或结构导致所述材料、区域或结构彼此非物理触摸接触的构造。
在本文中，如果在正常操作中电流能够从区域-材料-组件连续流动到另一区域-材料-组件，那么区域-材料-组件彼此“电耦合”，且主要通过在产生足够次原子正及/或负电荷时移动次原子正及/或负电荷来实现彼此电耦合。另一电子组件可介于区域-材料-组件之间且电耦合到区域-材料-组件。相比来说，当区域-材料-组件被认为是“直接电耦合”时，直接电耦合的区域-材料-组件之间无介入电子组件(例如无二极管、晶体管、电阻器、传感器、开关、熔断器等等)。
另外，“金属材料”是元素金属、两个或两个以上元素金属的混合物或合金及任何导电金属化合物中的任一者或组合。
在本发明中，“选择性”蚀刻、移除及/或形成是以至少2:1的体积比对所述材料与另一(些)所述材料施加作用的动作。
在本发明中，“垂直自对准方式”意味着一种技术，其中竖向延伸特征(例如源极/漏极区域)的部分或全部的长度及位置由所述特征的竖向延伸侧壁或其一部分的先前界定的顶部及底部端子形成，借此无需相对于所述顶部及底部端子的后续处理，且其中所述技术在所述侧壁或所述侧壁的部分上及/或通过所述侧壁或所述侧壁的部分选择性形成特征(即，相对于水平表面在所述侧壁或所述侧壁的部分上及/或通过所述侧壁或所述侧壁的部分选择性形成且相对于其它竖向延伸表面在所述侧壁或所述侧壁的部分上及/或通过所述侧壁或所述侧壁的部分选择性形成)。

Claims (21)

1.一种形成晶体管的方法，其包括：
形成具有导电栅极材料的竖向最外表面的栅极构造，所述竖向最外表面低于所述栅极构造的两侧旁及所述两侧上方的半导体材料的竖向外表面；
使用屏蔽材料来覆盖所述半导体材料及所述导电栅极材料的顶部，所述半导体材料的两对两个相对侧壁表面横向暴露于所述栅极构造的所述两侧上方；及
在所述覆盖之后，通过所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者来单层掺杂所述栅极构造的所述两侧上方的所述半导体材料且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域。
2.根据权利要求1所述的方法，其中使用所述屏蔽材料来覆盖所述半导体材料的所述顶部及使用所述屏蔽材料来覆盖所述导电栅极材料的所述顶部发生于不同间隔时段内。
3.根据权利要求2所述的方法，其中使用所述屏蔽材料来覆盖所述半导体材料的所述顶部发生于使用所述屏蔽材料来覆盖所述导电栅极材料的所述顶部之前。
4.根据权利要求1所述的方法，其中所述覆盖形成包括彼此不同组合物的所述半导体材料顶上的所述屏蔽材料及所述导电栅极材料顶上的所述屏蔽材料。
5.根据权利要求1所述的方法，其中所述栅极构造的所述两侧上方的所述半导体材料的所述竖向外表面是所述栅极构造的所述两侧上方的所述半导体材料的所述竖向最外表面。
6.根据权利要求1所述的方法，其中覆盖所述导电栅极材料的所述顶部包括：
将所述屏蔽材料横向沉积于所述栅极构造的所述两侧上方的所述半导体材料的两个对向侧壁表面，所述两个对向侧壁表面是来自所述两对中的不同者的所述两个相对侧壁表面中的个别不同者；及
使所述两个对向侧壁表面横向上方的所述屏蔽材料竖向凹进且使所述导电栅极材料的所述顶部由所述屏蔽材料覆盖。
7.根据权利要求6所述的方法，其中所述栅极构造包括所述导电栅极材料旁的栅极绝缘体材料，所述栅极绝缘体材料也沿所述两个对向侧壁表面竖向延伸，所述覆盖包括：
在沿所述两个对向侧壁表面竖向延伸的所述栅极绝缘体材料旁横向形成所述屏蔽材料；及
使沿所述两个对向侧壁表面竖向延伸的所述栅极绝缘体材料竖向凹进。
8.根据权利要求7所述的方法，其中，
所述栅极绝缘体材料及沿所述两个对向侧壁表面竖向延伸的所述栅极绝缘体材料横向旁的所述屏蔽材料具有彼此相同组合物；及
使所述两个对向侧壁表面横向上方的所述屏蔽材料竖向凹进及使沿所述两个对向侧壁表面竖向延伸的所述栅极绝缘体材料竖向凹进包括同时化学蚀刻所述栅极绝缘体材料及所述屏蔽材料。
9.根据权利要求8所述的方法，其中，
所述覆盖形成包括彼此不同组合物的所述半导体材料顶上的所述屏蔽材料及所述导电栅极材料顶上的所述屏蔽材料；及
相对于所述半导体材料顶上的所述屏蔽材料来选择性地进行所述化学蚀刻。
10.根据权利要求7所述的方法，其中在所述竖向凹进之后，沿所述两个对向侧壁表面竖向延伸的所述栅极绝缘体材料横向旁的所述屏蔽材料及沿所述两个对向侧壁表面竖向延伸的所述栅极绝缘体材料具有所述导电栅极材料上方的共同高度处的相应竖向最外表面。
11.根据权利要求1所述的方法，其中，
所述单层掺杂包括：
在所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者上直接形成自组装共价键合的含掺杂剂单层；
在所述含掺杂剂单层上直接形成电介质覆盖材料；及
使掺杂剂从其上具有所述电介质覆盖材料的所述含掺杂剂单层通过所述两对中的每一者的所述两个相对侧壁表面中的每一者扩散到所述栅极构造的所述两侧上方的所述半导体材料中且由此形成所述掺杂源极/漏极区域；及
在所述扩散之后不移除至少一些所述电介质覆盖材料且所述至少一些保留为包括所述晶体管的完成电路构造的部分。
12.根据权利要求11所述的方法，其包括：在所述扩散之后不移除任何所述电介质覆盖材料。
13.根据权利要求1所述的方法，其中，
所述单层掺杂包括：
在所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者上直接形成自组装共价键合的含掺杂剂单层；
在所述含掺杂剂单层上直接形成覆盖材料；及
使掺杂剂从其上具有所述覆盖材料的所述含掺杂剂单层通过所述两对中的每一者的所述两个相对侧壁表面中的每一者扩散到所述栅极构造的所述两侧上方的所述半导体材料中且由此形成所述掺杂源极/漏极区域；及
在所述扩散之后移除所述覆盖材料的全部。
14.一种形成晶体管的方法，其包括：
形成具有导电栅极材料的竖向最外表面的栅极构造，所述竖向最外表面低于所述栅极构造的两侧旁及所述两侧上方的半导体材料的竖向最外表面；及
单层掺杂所述栅极构造的所述两侧上方的所述半导体材料且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域，通过所述栅极构造的所述两侧上方的所述半导体材料的两对相对侧壁表面以垂直自对准方式进行所述单层掺杂。
15.一种形成晶体管的方法，其包括：
形成具有导电栅极材料的竖向最外表面的栅极构造，所述竖向最外表面低于所述栅极构造的两侧旁及所述两侧上方的半导体材料的竖向外表面；
使用屏蔽材料来覆盖所述半导体材料及所述导电栅极材料的顶部，所述半导体材料的两对两个相对侧壁表面横向暴露于所述栅极构造的所述两侧上方；
在所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者上直接形成掺杂剂单层；
在所述掺杂剂单层上直接形成覆盖材料；及
使掺杂剂从其上具有所述覆盖材料的所述掺杂剂单层通过所述两对中的每一者的所述两个相对侧壁表面中的每一者扩散到所述栅极构造的所述两侧上方的所述半导体材料中且由此在所述栅极构造的所述两侧上方形成掺杂源极/漏极区域。
16.根据权利要求15所述的方法，其包括：通过原子层沉积来形成所述掺杂剂单层。
17.根据权利要求15所述的方法，其包括单层掺杂，其中通过在所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者上直接形成自组装共价键合的含掺杂剂单层来形成所述掺杂剂单层。
18.一种形成存储器单元阵列的方法，其包括：
在半导体材料内形成凹进存取栅极线构造，所述凹进存取栅极线构造个别地具有导电栅极材料的竖向最外表面，所述竖向最外表面低于所述个别凹进存取栅极线构造的两侧旁及所述两侧上方的所述半导体材料的竖向最外表面，所述凹进存取栅极线构造的横向间隔对个别地包括横向向内地介于对凹进存取栅极线构造的所述凹进存取栅极线构造之间的数字线接触区域及位于所述对凹进存取栅极线构造的所述凹进存取栅极线构造中的每一者横向外的电容器接触区域；
使用屏蔽材料来覆盖所述半导体材料及所述导电栅极材料的顶部，所述半导体材料的两对两个相对侧壁表面横向暴露于所述个别凹进存取栅极线构造的所述两侧上方；
在所述覆盖之后，通过所述两对中的每一者的所述两个横向暴露的相对侧壁表面的每一者来单层掺杂所述个别凹进存取栅极线构造的所述两侧上方的所述半导体材料且由此在所述个别凹进存取栅极线构造的所述两侧上方形成掺杂源极/漏极区域，所述源极/漏极区域横向向内地介于包括所述数字线接触区域中的个别者的所述凹进存取栅极线构造对中的个别者的所述凹进存取栅极线构造之间，所述源极/漏极区域位于包括所述电容器接触区域中的个别者的所述凹进存取栅极线构造的所述个别对的所述凹进存取栅极线构造中的每一者横向外；及
在所述单层掺杂之后，形成个别地电耦合到所述个别电容器接触区域的电容器且形成个别地电耦合到所述个别数字线接触区域的数字线。
19.根据权利要求18所述的方法，其中，
形成将所述电容器中的个别者个别地直接电耦合到所述个别电容器接触区域的个别第一导电通孔；
形成将所述数字线中的个别者个别地直接电耦合到所述个别数字线接触区域的个别第二导电通孔；及
(a)所述第一导电通孔及(b)所述第二导电通孔中的至少一者直接紧靠其个别电容器接触区域或个别数字线接触区域的相应顶部。
20.根据权利要求18所述的方法，其中，
形成将所述电容器中的个别者个别地直接电耦合到所述个别电容器接触区域的个别第一导电通孔；
形成将所述数字线中的个别者个别地直接电耦合到所述个别数字线接触区域的个别第二导电通孔；及
(a)所述第一导电通孔及(b)所述第二导电通孔中的至少一者直接紧靠其个别电容器接触区域或个别数字线接触区域的相应侧壁。
21.一种形成存储器单元阵列的方法，其包括：
在半导体材料内形成凹进存取栅极线构造，所述凹进存取栅极线构造个别地具有导电栅极材料的竖向最外表面，所述竖向最外表面低于所述个别凹进存取栅极线构造的两侧旁及所述两侧上方的所述半导体材料的竖向最外表面，所述凹进存取栅极线构造的横向间隔对个别地包括横向向内地介于对凹进存取栅极线构造的所述凹进存取栅极线构造之间的数字线接触区域及位于所述对凹进存取栅极线构造的所述凹进存取栅极线构造中的每一者横向外的电容器接触区域；
使用屏蔽材料来覆盖所述半导体材料及所述导电栅极材料的顶部，所述半导体材料的两对两个相对侧壁表面横向暴露于所述个别凹进存取栅极线构造的所述两侧上方；
在所述个别凹进存取栅极线构造的所述两侧上方的所述两对中的每一者的所述两个横向暴露的相对侧壁表面中的每一者上直接形成掺杂剂单层；
在所述掺杂剂单层上直接形成覆盖材料；
使掺杂剂从其上具有所述覆盖材料的所述掺杂剂单层通过所述个别凹进存取栅极线构造的所述两对中的每一者的所述两个相对侧壁表面中的每一者扩散到所述个别凹进存取栅极线构造的所述两侧上方的所述半导体材料中且由此在所述个别凹进存取栅极线构造的所述两侧上方形成掺杂源极/漏极区域，所述源极/漏极区域横向向内地介于包括所述数字线接触区域的个别者的所述凹进存取栅极线构造对中的个别者的所述凹进存取栅极线构造之间，所述源极/漏极区域位于包括所述电容器接触区域中的个别者的所述个别凹进存取栅极线构造对的所述凹进存取栅极线构造中的每一者横向外；及
在所述扩散之后，形成个别地电耦合到所述个别电容器接触区域的电容器且形成个别地电耦合到所述个别数字线接触区域的数字线。
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