KR101609254B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
리세스 채널 어레이 트랜지스터가 적용된 반도체 소자의 제조 방법이 개시된다. 상기 제조 방법에 따르면, 제 1 영역과 제 2 영역을 포함하며, 트렌치 내에 매립된 제 1 게이트 전극, 상기 트렌치 양 옆의 소스 및 드레인 영역들을 포함하는 상기 제 1 영역 내의 제 1 트랜지스터를 포함하며, 제 1 절연막에 의해 덮여있는 기판이 제공된다. 상기 기판 상에 제 1 도전막이 형성된다. 상기 제 1 도전막 및 제 1 절연막을 패터닝하여, 상기 드레인 영역을 노출하는 콘택 홀이 형성된다. 상기 콘택 홀에 매립되는 콘택 플러그가 형성된다. 상기 제 1 도전막을 패터닝하여, 상기 콘택 플러그를 통해 상기 드레인 영역에 전기적으로 연결되는 비트라인, 및 상기 제 2 영역 내의 제 2 게이트 전극이 동시에 형성된다. 상기 제조 방법에 따라서, 신뢰성 있고 성능이 개선된 반도체 소자가 제공될 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 트렌치 내에 매립된 게이트 전극을 갖는 반도체 메모리 소자에 있어서 비트라인과 주변 회로의 게이트 전극을 동시에 형성하는 방법, 및 트렌치 내에 매립된 게이트 전극을 갖는 트랜지스터에 연결되는 비트라인과 주변 회로에 형성되는 게이트 전극의 물질이 동일한 반도체 소자에 관한 것이다.
DRAM 등의 반도체 소자가 고집적화 됨에 따라 채널의 길이가 짧아지면서 단채널 효과(short channel effect) 및 소스/드레인 펀치 쓰루(punch-through) 현상의 영향을 억제하기 어려워지게 되었으며, 그로 인해 누설 전류가 증가하여 DRAM의 리프레시 타임(refresh time)을 확보하기 어려워졌다. 이러한 문제를 해결하기 위해, 리세스 채널 어레이 트랜지스터(recess channel array transistor)가 제안되었다. 리세스 채널 어레이 트랜지스터를 DRAM에 적용하는 경우, 셀 비트라인과 주변회로의 게이트 전극을 동시에 형성하는 공정에서 도전성 잔류물이 발생할 수 있으며 비트라인 콘택 플러그가 형성된 부분과 그렇지 않은 부분 사이의 단차로 인하여 소자에 결함이 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술된 문제점을 제거하여, 리세스 채널 어레이 트랜지스터를 적용한 신뢰성 있고 성능이 개선된 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 리세스 채널 어레이 트랜지스터를 적용한 신뢰성 있고 성능이 개선된 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 제 1 영역 및 제 2 영역이 정의되고, 상기 제 1 영역 내에 트렌치가 형성된 반도체 기판; 상기 트렌치 하부에 매립된 제 1 게이트 전극; 상기 트렌치의 양 옆에 위치하는 상기 반도체 기판에 형성된 소스 및 드레인 영역들; 상기 반도체 기판 상에서 상기 드레인 영역의 상부를 지나도록 연장되고 상기 드레인 영역에 대응하는 콘택 홀을 갖는 비트라인; 상기 콘택 홀에 매립되어 상기 드레인 영역과 상기 비트라인을 전기적으로 연결하는 콘택 플러그; 및 상기 제 2 영역 내의 상기 반도체 기판 상에 배치되고, 상기 비트라인과 동일한 물질로 형성된 제 2 게이트 전극;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 트렌치 내에 매립된 제 1 게이트 전극 및 상기 트렌치 양 옆의 소스 및 드레인 영역들을 포함하는 제 1 트랜지스터, 및 상부에 배치되는 제 2 게이트 전극을 포함하는 제 2 트랜지스터를 포함하는 반도체 기판; 상기 반도체 기판 상에서 상기 제 1 트랜지스터의 상기 드레인 영역의 상부를 지나도록 연장되고 상기 드레인 영역에 대응하는 콘택 홀을 갖는 비트라인; 및 상기 콘택 홀에 매립되어 상기 드레인 영역과 상기 비트라인을 전기적으로 연결하는 콘택 플러그; 를 포함한다. 상기 제 2 트랜지스터의 제 2 게이트 전극의 물질은 상기 비트라인의 물질과 동일하고, 상기 콘택 플러그의 물질과 상이하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자 제조 방법에 따르면, 제 1 영역과 제 2 영역을 포함하며, 트렌치 내에 매립된 제 1 게이트 전극, 상기 트렌치 양 옆의 소스 및 드레인 영역들을 포함하는 상기 제 1 영역 내의 제 1 트랜지스터를 포함하며, 제 1 절연막에 의해 덮여있는 기판이 제공된다. 상기 기판 상에 제 1 도전막이 형성된다. 상기 제 1 도전막 및 제 1 절연막을 패터닝하여, 상기 드레인 영역을 노출하는 콘택 홀이 형성된다. 상기 콘택 홀에 매립되는 콘택 플러그가 형성된다. 상기 제 1 도전막을 패터닝하여, 상기 콘택 플러그를 통해 상기 드레인 영역에 전기적으로 연결되는 비트라인, 및 상기 제 2 영역 내의 제 2 게이트 전극이 동시에 형성된다.
본 발명의 반도체 소자의 제조 방법에 따르면, 셀 비트라인과 주변회로 게이트 전극을 형성하기 위한 도전막과 상기 셀 비트라인을 드레인 영역에 전기적으로 연결하기 위한 콘택 플러그를 형성하기 위한 도전막을 분리하여 형성함으로써, 셀 비트라인과 주변회로의 게이트 전극을 형성하는 과정에 발생할 수 있는 도전성 잔류물의 생성을 억제할 수 있다. 또한, 콘택 플러그가 형성된 부분과 형성되지 않은 부분의 단차를 제거할 수 있으며, 주변회로의 게이트 전극에 적합한 특성을 갖는 물질과 콘택 플러그에 적합한 특성을 갖는 물질을 다르게 할 수 있으므로, 반도체 소자의 전체 성능을 향상시킬 수 있다. 또한, 콘택 플러그에 사용될 수 있는 물질을 자유롭게 선택할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 일부분을 개략적으로 나타낸 예시적인 평면도이다.
도 3은 도 2의 A-A를 따라서 개략적으로 나타낸 예시적인 단면도이다.
도 4 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 일련의 도면들로서, 공정 순서에 따라 도 2의 B-B를 따르는 예시적인 단면도들, 도 2의 C-C를 따르는 예시적인 단면도들, 및 주변 영역에 형성될 수 있는 트랜지스터의 단면도들을 도시한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 일부분을 개략적으로 나타낸 예시적인 평면도이다.
도 3은 도 2의 A-A를 따라서 개략적으로 나타낸 예시적인 단면도이다.
도 4 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 일련의 도면들로서, 공정 순서에 따라 도 2의 B-B를 따르는 예시적인 단면도들, 도 2의 C-C를 따르는 예시적인 단면도들, 및 주변 영역에 형성될 수 있는 트랜지스터의 단면도들을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 반도체 소자(100)는 셀 영역(101)과 주변 영역(102)을 포함한다. 셀 영역(101)에는 반도체 메모리 셀 어레이, 예컨대, DRAM과 같은 휘발성 메모리 셀 어레이, 및 플래시 메모리와 같은 비휘발성 메모리 셀 어레이가 형성될 수 있다. 주변 영역(102)에는 셀 영역(101)에 형성된 셀 어레이들과 전기적으로 연결된 주변 회로들이 형성될 수 있다. 도 1에는 셀 영역(101)이 가운데 배치되고 주변 영역(102)이 셀 영역(101)을 둘러싸는 것으로 도시되어 있지만, 이러한 배치로 본 발명이 한정되는 것은 아니며, 셀 영역(101)과 주변 영역(102)은 임의의 적절한 배치를 가질 수 있다. 다른 실시예들에서 주변 영역(102)은 셀 영역(101) 내에 배치될 수도 있다. 본 발명의 용이한 이해를 위해, 셀 영역(101)과 주변 영역(102)으로 지칭하였지만, 청구항에 기술한 바와 같이, 제 1 영역과 제 2 영역으로 구분될 수도 있음에 유의하여야 한다. 또한, 도 1에서 주변 영역(102)이라고 지칭하였지만, 주변 영역(102)은 코어 영역과 같이 셀 어레이가 형성되지 않는 영역을 포함한다. 셀 영역(101)에 형성된 셀 어레이들의 트랜지스터들은 리세스 채널 어레이 트랜지스터일 수 있다. 또한, 주변 영역(102)에 형성된 트랜지스터들은 반도체 기판 상에 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 트랜지스터일 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 일부분을 개략적으로 나타낸 예시적인 평면도이다.
도 2를 참조하면, 셀 영역(101)에는 다수의 활성 영역들(Act), 다수의 게이트 라인(G) 및 다수의 비트라인(BL)이 배치된다. 활성 영역들(Act) 중 게이트 라인(G)이 형성되지 않은 영역은 소스 및 드레인 영역들일 수 있다. 상기 소스 영역들 상에는 캐패시터(미 도시)와 상기 소스 영역들을 전기적으로 연결하는 스토리지 노드 콘택(SNC)이 형성될 수 있다. 또한, 상기 드레인 영역들 상에는 상기 드레인 영역들과 상기 비트라인을 전기적으로 연결하는 비트라인 콘택 플러그(BLC)가 형성될 수 있다.
활성 영역들(Act)은 소자 분리막(미 도시)에 의해 한정될 수 있다. 도 2에 도시된 바와 같이, 활성 영역들(Act)은 비트라인들(BL) 및 게이트 라인들(G)의 연장 방향들에 대해 임의의 각도로 연장되도록 배치될 수 있다.
게이트 라인들(G)은 활성 영역들(Act)을 가로지르도록 배치될 수 있다. 도 2에 도시된 바와 같이, 예시를 목적으로, 하나의 활성 영역(Act)을 2개의 게이트 라인들(G)이 가로지르도록 배치될 수 있다. 다른 실시예들에서, 임의의 적절한 개수의 게이트 라인들(G)이 하나의 활성 영역(Act)을 가로지르도록 배치될 수 있다. 상술된 바와 같이, 게이트 라인들(G)의 양 옆의 활성 영역들(Act) 내에 소스 및 드레인 영역들이 배치될 수 있다. 본 실시예에서, 하나의 활성 영역들(Act)을 가로지르는 2개의 게이트 라인들(G) 사이에는 드레인 영역이 형성될 수 있으며, 상기 2개의 게이트 라인들(G)의 바깥쪽에는 2개의 소스 영역들이 형성될 수 있다. 소스 영역과 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의해 형성되는 것으로서, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있음에 주의하여야 한다.
상기 드레인 영역들 상에는 비트라인 콘택 플러그들(BLC)이 형성될 수 있다. 비트라인 콘택 플러그들(BLC)은 상기 드레인 영역들을 비트라인들(BL)에 전기적으로 연결시킨다. 비트라인 콘택 플러그들(BLC)은 인접한 게이트 라인들(G)과 전기적으로 분리되어야 한다. 본 실시예에서, 하나의 활성 영역(Act)에 형성된 하나의 비트라인 콘택 플러그(BLC)는 인접한 게이트 라인들(G)의 트랜지스터들에 의해 공유될 수 있다.
비트라인들(BL)은 비트라인 콘택 플러그들(BLC)와 전기적으로 연결되도록 배치된다. 도 2에서는, 비트라인들(BL)이 게이트 라인들(G)과 실질적으로 직교하는 것으로 도시되어 있지만, 다른 실시예들에서, 비트라인들(BL)과 게이트 라인들(G)은 임의의 적절한 각도로 연장되도록 배치될 수도 있다.
상기 소스 영역들 상에는 스토리지 노트 콘택들(SNC)이 형성될 수 있다. 상술된 바와 같이, 스토리지 노드 콘택들(SNC)을 통해 상기 소스 영역들은 도시되지 않은 저장영역들, 예컨대, 캐패시터들에 전기적으로 연결될 수 있다. 스토리지 노트 콘택들(SNC)은 인접하게 배치된 비트라인들(BL)과 전기적으로 분리되어야 한다.
도 2에 도시된 바와 같이, 하나의 활성 영역(Act) 상에는 2개의 트랜지스터들이 형성될 수 있다.
도 3은 도 2의 A-A를 따라서 개략적으로 나타낸 예시적인 단면도이다.
도 2와 함께 도 3을 참조하면, 활성 영역(Act)을 한정하는 소자 분리막(12)이 반도체 기판(10)에 제공된다. 도 3에 도시된 바와 같이, 활성 영역(Act)에는 2개의 트랜지스터들이 제공될 수 있다. 즉, 활성 영역(Act)에는 2개의 게이트 전극(18), 1개의 드레인 영역(22) 및 2개의 소스 영역들(24)이 제공될 수 있다. 반도체 기판(10)의 상면으로부터 하방으로 연장되는 트렌치들(14)이 형성될 수 있다. 트렌치들(14)의 내벽 상에는 게이트 절연층들(16)이 제공될 수 있다. 트렌치들(14)의 하부에 게이트 절연층들(16) 상에 게이트 전극들(18)이 제공될 수 있다. 트렌치들(14) 내의 게이트 전극들(18) 상에는 캡핑막(20)이 제공될 수 있다. 트렌치들(14) 사이에는 드레인 영역(22)이 형성될 수 있다. 트렌치들(14) 바깥쪽에는 소스 영역들(24)이 형성될 수 있다. 드레인 영역(22) 및 소스 영역들(24)의 하부 경계는 게이트 전극들(18)의 상부 표면보다 낮을 수 있다. 게이트 전극들(18)에 전압이 인가되면, 트렌치들(14)의 바깥쪽 반도체 기판(10)을 따라 채널 영역이 형성될 수 있다. 반도체 기판(10) 및 소자 분리막(12) 상에는 제 1 절연막(26)이 형성될 수 있다. 제 1 절연막(26)에는 드레인 영역(22) 및 소스 영역들(24)의 일부분들을 노출하는 콘택 홀들이 형성될 수 있다. 도 2에 도시된 바와 같이, 비트 라인(30, BL)은 드레인 영역(22)의 상부를 지나도록 배치될 수 있다. 비트라인(30)은 제 1 절연막(26)의 콘택 홀들 중 드레인 영역(22)을 노출하는 콘택 홀에 대응하는 콘택 홀를 가질 수 있다. 제 1 절연막(26)의 상기 콘택 홀들 및 비트라인(30)의 상기 콘택 홀를 매립하는 콘택 플러그(28, BLC)가 드레인 영역(22) 상에 제공될 수 있다. 비트라인(30)은 콘택 플러그(28)을 통해 드레인 영역(22)에 전기적으로 연결될 수 있다. 비트라인(30)과 콘택 플러그(28)의 상부 표면들은 단차 없이, 서로 동일 평면 상에 배치될 수 있다. 비트라인(30)과 콘택 플러그(28)의 상부 표면들 상에는 상부 비트라인(34)이 제공될 수 있다. 제 1 절연막(26)의 소스 영역들(24)을 노출하는 개구부들을 통해, 소스 영역들(24)에 전기적으로 연결되는 스토리지 노드 콘택들(32)이 소스 영역(24) 상에 제공될 수 있다. 스토리지 노드 콘택들(32) 상에는 저장 영역들(36), 예컨대, 캐패시터들이 제공될 수 있다.
오로지 예시적인 목적으로 도 3에는 2개의 트랜지스터들이 도시되어 있다. 그러나, 다른 실시예들에서는 다른 적절한 개수의 트랜지스터들이 하나의 활성 영역에 형성될 수 있다. 또한, 본 발명을 용이하게 이해시키기 위해, 도 3 및 도 4 내지 도 17에는 DRAM의 셀 트랜지스터들이 도시되며, 본 명세서에서는 DRAM 셀 트랜지스터와 주변 회로에 형성되는 트랜지스터에 대하여 설명할 것이다. 그러나, 본 발명은 다른 기능을 수행하는 트랜지스터, 특히 리세스 채널 어레이 트랜지스터에도 적용될 수 있다는 것에 주의하여야 한다.
아래에서, 도 2 및 도 3에 도시된 반도체 소자를 제조하는 방법을 설명한다.
도 4 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 일련의 도면들로서, 공정 순서에 따라 도 2의 B-B를 따르는 예시적인 단면도들, 도 2의 C-C를 따르는 예시적인 단면도들, 및 주변 영역에 형성될 수 있는 트랜지스터의 단면도들을 도시한다.
도 4를 참조하면, 셀 영역과 주변 영역에서, 반도체 기판(10)의 활성 영역(Act)을 한정하는 소자 분리막(12)이 형성된다. 반도체 기판(10)은 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함하는 기판, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다. 소자 분리막(12)은 소자의 속도 및 집적도의 향상을 위하여 얕은 트렌치형 소자분리영역(shallow trench isolation, STI)일 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다.
반도체 기판(10) 및 소자 분리막(12) 상에 제 1 절연막(26) 및 제 2 절연막(38)이 순차적으로 형성될 수 있다. 제 1 절연막(26)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 어느 하나로 형성될 수 있다. 제 1 절연막(26)은 실리콘 산화물로 형성될 수 있다. 제 1 절연막(26)은, 예컨대 실리콘 산화막과 실리콘 질화막의 이중 구조를 가지는 복합막일 수 있으며, 표면이 질화 처리된 실리콘 산화막일 수 있다. 제 1 절연막(26)은, 예를 들어 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 디지털 CVD(Digital CVD), 펄스 CVD(Pulsed CVD), 원자층 증착법(atomic layer deposition, ALD) 또는 스퍼터링과 같은 다양한 방법에 의하여 형성될 수 있다. 그러나 상술된 방법으로 본 발명이 한정되는 것은 아니다.
제 2 절연막(38)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다. 제 2 절연막(38)은 실리콘 질화물로 형성될 수 있다. 제 2 절연막(38)도 제 1 절연막(26)에 대하여 위에서 설명한 바와 같이 동일한 방법에 의해 동일한 구성으로 형성될 수 있다. 하지만, 제 2 절연막(38)은 제 1 절연막(26)과 식각 선택비를 갖는 물질로 형성될 수 있다.
소자 분리막(12), 제 1 절연막(26) 및 제 2 절연막(38)은 셀 영역과 주변 영역 모두에서 동시에 형성될 수 있다. 후술되겠지만, 주변 영역에 형성된 제 1 절연막(26)은 트랜지스터의 게이트 절연막으로 이용될 수 있다. 또한, 제 2 절연막(38)은 트렌치를 형성하기 위한 하드 마스크로 이용될 수 있다. 이에 대해서는 아래에서 자세히 설명한다.
도 5를 참조하면, 제 1 절연막(26) 및 제 2 절연막(38)에 개구부들(40)이 형성된다. 개구부들(40)은 도 3의 리세스 채널 어레이 트랜지스터들의 게이트 전극들이 형성될 위치에 대응할 수 있다. 개구부들(40)을 형성하기 위해, 제 2 절연막(38) 상에 포토레지스트막(미 도시)이 형성될 수 있다. 포토 리소그래피 공정을 이용하여 상기 포토레지스트막에 개구부(40)에 대응하는 패턴을 형성할 수 있다. 패터닝된 상기 포토레지스트막을 식각 마스크로 이용하여 제 2 절연막(38) 및 제 1 절연막(26)을 식각함으로써, 개구부들(40)이 형성될 수 있다. 개구부들(40)이 형성된 후에는 상기 포토레지스트막을 제거할 수 있다. 리세스 채널 어레이 트랜지스터들이 주변 영역에 형성되지 않는 경우라면, 본 실시예에서와 같이, 주변 영역의 제 1 절연막(26) 및 제 2 절연막(38)은 패터닝되지 않을 수 있다.
도 6을 참조하면, 개구부들(40)이 형성된 제 2 절연막(38)을 식각 마스크로 이용하여 트렌치들(14)이 형성된다. 트렌치들(14)을 형성하기 위한 식각 방법은, 예를 들어 반응성 이온 식각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각일 수 있다. 트렌치들(14)의 깊이는 반도체 기판(10)의 상부 표면으로부터 약 150nm 내지 300nm일 수 있다.
도 6에 도시된 바와 같이, 트렌치들(14)을 형성하는 과정에서, 개구부들(40) 근처의 제 2 절연막(38)의 모서리 부분도 함께 식각됨에 따라, 상기 모서리 부분은 둥근 표면을 가질 수 있다. 또한, 트렌치들(14)의 하부면도 도 6에 도시된 바와 같이 둥근 표면을 가질 수 있다.
도 7을 참조하면, 트렌치들(14)의 내벽 및 제 2 절연막(38)의 상부 표면 상에 제 3 절연막(42)이 형성된다. 제 3 절연막(42)은 궁극적으로 게이트 절연막을 형성하기 위한 것으로서, 예컨대, 실리콘 산화막일 수 있다. 또한, 제 3 절연막(42)은 CVD와 같은 방법에 의하여 형성될 수 있지만, 이것으로 한정되는 것은 아니다.
제 3 절연막(42) 상에 게이트 도전막(44)이 형성될 수 있다. 게이트 도전막(44)은 트렌치들(14)의 내부에도 매립될 수 있다. 게이트 도전막(44)은 예컨대, 금속, 폴리실리콘, TiN 등일 수 있다. 만약, 게이트 도전막(44)의 물질이 확산이 잘되는 물질인 경우에는, 게이트 도전막(44)을 증착하기 전에, 확산 방지층(미 도시)을 제 3 절연막(42) 상에 직접 형성할 수도 있다. 게이트 도전막(44)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있지만, 이들로 한정되는 것은 아니다.
도 8을 참조하면, 트렌치들(14)의 소정의 높이까지만 게이트 도전막(44)이 매립되게 함으로써, 게이트 전극(48)이 형성된다. 도 7의 게이트 도전막(44)은 이방성 식각을 이용하여 게이트 전극(48)의 상부 표면이 반도체 기판(10)의 상부 표면보다 낮아지도록 상부가 제거될 수 있다. 게이트 도전막(44)을 식각하는 정도는 후속 공정에서 불순물을 주입하여 형성되는 소스 및 드레인 영역들의 깊이를 고려하여 결정될 수 있다. 도 8에 도시된 바와 같이, 게이트 도전막(44)을 식각하는 과정에서 게이트 전극(48)의 상부 표면 상에 위치하는 제 3 절연막(42)의 일부분들도 함께 제거될 수 있으며, 그에 따라 트렌치들(14)의 상부 측벽들이 노출될 수 있다. 트렌치들(14)의 게이트 전극(48) 상에, 그리고 제 2 절연막(38) 상에 캡핑막을 형성하기 위한 물질막(50)이 형성될 수 있다. 물질막(50)은 예컨대 실리콘 질화막일 수 있으며, CVD와 같은 방법에 의하여 형성될 수 있으며, 특별히 한정되지 않는다. 예컨대, 트렌치들(14)의 게이트 전극(48) 상에 매립된 물질막(50)이 반도체 기판(10)과 직접 접촉하게 됨으로써 유발되는 과도한 스트레스를 방지하기 위해, 물질막(50)을 형성하기 전에, 버퍼막(미 도시), 예컨대, 실리콘 산화막을 게이트 전극(48) 상의 트렌치들(14)의 내벽에 증착할 수 있다. 이 경우, 상기 버퍼막은 ALD 방법으로 형성될 수 있으며, 또는 열산화법에 의해 형성될 수도 있다.
도 9를 참조하면, 제 1 절연막(26)이 노출되도록 평탄화될 수 있다. 평탄화는 제 2 절연막(38) 및 물질막(50)의 상부를 제거함으로써 달성될 수 있으며, 예컨대, 제 1 절연막(26)을 평탄화 저지층으로 하는 화학적 기계적 연마(CMP)를 통해 달성될 수 있다. 평탄화를 수행하기 전에, 에치백을 수행할 수도 있다. 물질막(50)의 상부가 제거됨으로써, 트렌치들(14)의 상부에는 캡핑막(52)이 형성된다. 캡핑막(52)의 상부 표면은 제 1 절연막(26)의 상부 표면과 동일 평면에 위치할 수 있다.
셀 영역에서, 트렌치들(14) 사이에 드레인 영역(22)과 트렌치들(14)의 바깥쪽에 소스 영역(24)을 형성하기 위해 불순물을 이온 주입할 수 있다. 불순물은 n형 또는 p형 불순물일 수 있다. 불순물의 농도는 최종 형성되는 반도체 소자의 특성에 맞게 조절될 수 있다. 도 2의 평면도를 참조하면, 셀 영역의 C-C에서 활성 영역들(Act)은 좌측으로부터 드레인 영역, 소스 영역 그리고 소스 영역이 형성됨을 알 수 있을 것이다. 불순물의 이온 주입 동안, 주변 영역에는 불순물이 도핑되지 않도록 주변 영역을 차단할 수 있다. 상술된 바와 같이, 소스 및 드레인 영역들(22, 25)의 하부 경계가 트렌치들(14) 내의 게이트 전극(48)의 상부 표면보다 낮아지도록, 이온 주입 에너지가 선택될 수 있다.
도 10을 참조하면, 제 1 절연막(26) 상에 제 1 도전막(54) 및 제 4 절연막(56)을 증착할 수 있다. 제 1 도전막(54)은, 예컨대, 폴리실리콘, 금속과 같은 도전성 물질로 형성될 수 있다. 제 1 도전막(54)은, 예컨대, PVD, CVD 등과 같은 방법에 의해 증착될 수 있지만, 특별히 한정되는 것은 아니다. 후술되겠지만, 제 1 도전막(54)은 셀 영역의 비트라인 및 주변 영역의 게이트 전극으로 이용될 수 있다. 따라서, 상기 주변 회로의 게이트 전극을 포함하는 트랜지스터의 특성에 맞게 제 1 도전막(54)의 재료, 도핑 농도 및/또는 도핑되는 불순물이 선택될 수 있다. 제 4 절연막(56)은, 예컨대, 실리콘 질화막, 실리콘 산질화막, 및/또는 실리콘 산화막일 수 있다. 그러나 제 4 절연막(56)의 재료는 특별히 한정되지 않는다. 도 10에 도시된 바와 같이, 제 1 도전막(54) 상의 제 4 절연막(56)에는 보조 콘택 홀(58)이 형성될 수 있다. 보조 콘택 홀(58)은 하부의 드레인 영역들(22)에 대응할 수 있다. 보조 콘택 홀(58)은 콘택 플러그(28)가 형성되는 콘택 홀을 형성하는데 이용된다. 보조 콘택 홀들(58)을 형성하는데 포토 리소그래피 공정 및 식각 공정이 이용될 수 있으며, 특별히 한정되지는 않는다. 보조 콘택 홀들(58)의 단면은 원, 타원, 직사각형 등과 같이 적절한 모양을 가질 수 있다. 도 2의 비트라인 콘택 플러그(BLC)로부터 알 수 있다시피, 보조 콘택 홀들(58)의 단면은 비트라인(BL)의 연장 방향으로 긴 타원 모양을 가질 수 있지만, 이것으로 한정되는 것은 아니다.
도 11을 참조하면, 보조 콘택 홀들(58)의 내벽에 스페이서(60)들이 형성된다. 스페이서(60)는 예컨대, 실리콘 질화물로 형성될 수 있다. 또한, 예컨대, 스페이서(60)는 스페이서(60)를 형성하기 위한 물질층(미 도시)을 전면에 증착한 후, 예컨대, 이방성 식각을 수행함으로써 형성될 수 있다. 보조 콘택 홀들(58)의 내벽에 스페이서(60)가 형성됨으로써, 스페이서(60)들의 내부 직경 또는 면적이 보조 콘택 홀들(58)의 내부 직경 또는 면적보다 작아지게 된다.
도 12를 참조하면, 스페이서(60) 및 제 4 절연막(56)을 식각 마스크로 이용하고, 반도체 기판(10)을 식각 정지막으로 이용하여, 제 1 도전막(54) 및 제 1 절연막(26)에 콘택 홀(62)을 형성할 수 있다. 콘택 홀(62)은 반도체 기판(10)의 드레인 영역(22)의 적어도 일부를 노출할 수 있다. 도 12에 도시된 바와 같이, 콘택 홀(62)이 드레인 영역(22)의 일부만을 노출할 수 있지만, 제조 공정 상 불가피한 오정렬 및/또는 크기 오차로 인하여 드레인 영역(22) 보다 크게 또는 드레인 영역(22)을 벗어나는 크기를 갖는 콘택 홀(62)이 형성될 수 있지만, 드레인 영역(22)에 인접한 영역에는 소자 분리막(12) 또는 캡핑막(52)이 형성되어 있으므로, 전기적 단락과 같은 불량이 발생하지는 않는다. 제 1 도전막(54) 및 제 1 절연막(26)의 식각은 이방성 건식 식각 또는 습식 식각에 의해 달성될 수 있지만, 이러한 방법으로 한정되는 것은 아니다. 콘택 홀(62)은 상술된 바와 같이 보조 콘택 홀(58)보다 직경 또는 면적이 작으며, 보조 콘택 홀(58)과 동축으로 정렬될 수 있다. 콘택 홀(62)은 스페이서(60)를 이용하여 형성되기 때문에, 포토 리소그래피 공정의 한계를 넘어서는 작은 치수로도 형성될 수 있다. 포토 리소그래피 공정의 치수 한계로 인하여, 제 4 절연막(56) 및 스페이서(60)를 이용하여 콘택 홀(62)을 형성하는 실시예에 대하여 설명하였지만, 상기 치수 한계가 더 작아지거나, 콘택 홀(62)을 충분히 크게 하여도 문제가 발생하지 않는 경우라면, 도 10 및 도 11에 개시되는 단계를 생략하고, 직접 포토 리소그래피 공정을 이용하여 제 1 도전막(54)과 제 1 절연막(26)을 패터닝하는 것도 가능하다는 것을 이해할 것이다.
도 13을 참조하면, 제 4 절연막(56) 상에 제 2 도전막(64)을 증착하여 콘택 홀(62) 내에 제 2 도전막(64)이 매립된다. 제 2 도전막(64)은 드레인 영역(22)과의 저항 감소를 위해 불순물을 포함할 수 있다. 제 2 도전막(64)은, 예컨대, 금속, 폴리실리콘 등과 같은 도전성 물질로 형성될 수 있다. 제 2 도전막(64)는 제 1 도전막(54)과 같은 물질일 수 있으며, 또는 제 1 도전막(54)과 상이한 물질일 수 있다. 예컨대, 제 1 도전막(54)이 도핑된 폴리실리콘으로 형성된 경우, 제 2 도전막(64)의 재료는 금속일 수 있으며, 또는 다른 불순물로, 또는 다른 도핑 농도로 도핑된 폴리실리콘으로 형성될 수 있다. 제 2 도전막(64)의 재료는 드레인 영역(22)과의 저항을 감소시키기 위한 적절한 물질로 선택될 수 있으며, 이 때, 주변 영역의 게이트 전극의 특성을 고려하지 않아도 된다.
도 14를 참조하면, 제 1 도전막(54)이 노출되도록 평탄화될 수 있다. 평탄화는 제 2 도전막(64)의 상부, 제 4 절연막(56) 및 스페이서(60)를 제거함으로써 달성될 수 있으며, 예컨대, 화학적 기계적 연마(CMP)를 이용할 수 있다. 대안적인 실시예들에서, 제 2 도전막(64)의 상부를 제거하기 위해 에치백을 이용할 수 있으며, 그 후, 제 4 절연막(56) 및 스페이서(60)를 제거하는데 습식 식각을 이용할 수 있다. 도면에 도시된 바와 같이, 평탄화의 결과로서, 제 2 도전막(64)의 상부를 제거하여, 콘택 플러그(28)가 형성될 수 있다. 콘택 플러그(28)의 상부 표면은 제 1 도전막(54)의 상부 표면과 동일 평면에 위치할 수 있다. 즉, 후술되겠지만, 콘택 플러그(28)와 비트라인(30)의 상부 표면들은 동일 평면에 위치할 수 있다.
도 15를 참조하면, 콘택 플러그(28)와 제 1 도전막(54) 상에 제 3 도전막(66)이 형성될 수 있다. 제 3 도전막(66)은 콘택 플러그(28) 및 제 1 도전막(54)과 상이한 물질로 형성될 수 있다. 제 3 도전막(66)은 비트라인의 저항을 낮추기 위해 제공될 수 있으며, 생략될 수도 있다. 또한, 제 3 도전막(66)을 형성하기 전에, 제 1 도전막(54)과 제 3 도전막(66) 간의 접촉 저항을 낮추기 위한 물질막(미 도시), 예컨대, 금속 실리사이드막이 형성될 수도 있다. 제 3 도전막(66) 상에 하드 마스크 패턴을 형성하기 위한 물질막(68)이 형성될 수 있다.
도 16을 참조하면, 물질막(68)은 하드 마스크 패턴(70)으로 패터닝된다. 하드 마스크 패턴(70)은 셀 영역에서 비트라인에 대응하며, 주변 영역에서 게이트 전극에 대응한다. 하드 마스크 패턴(70)의 패터닝에, 예컨대, 포토 리소그래피 공정 및 식각 공정이 이용될 수 있다.
도 17을 참조하면, 하드 마스크 패턴(70)을 식각 마스크로 이용하여 제 3 도전막(66) 및 제 1 도전막(54)이 패터닝될 수 있으며, 그에 따라 셀 영역에서 비트라인(30)이 형성되고, 주변 영역에서 게이트 전극(72)이 형성될 수 있다. 또한, 셀 영역에서 비트라인(30)과 콘택 플러그(28) 상에 상부 비트라인(34)이 형성될 수 있으며, 주변 영역에서 게이트 전극(72) 상에 상부 게이트 전극(74)이 형성될 수 있다. 제 3 도전막(66)과 제 1 도전막(54)을 패터닝함으로써 비트라인(30)과 게이트 전극(72)이 동시에 형성된다는 것은 본 기술분야의 당업자들에게 이해될 것이다. 비트라인(30)과 게이트 전극(72)의 재료들은 동일한 물질이고, 상부 비트라인(34)과 상부 게이트 전극의 재료들은 동일한 물질임을 이해할 것이다. 그러나, 콘택 플러그(28)는 제 2 도전막(64)로부터 형성되기 때문에, 게이트 전극(72) 및 비트라인(30)과 상이한 물질로 형성될 것이다. 따라서, 콘택 플러그(28)의 재료의 선택의 폭은 넓어질 수 있으며, 원하는 특성에 맞게 선택될 수 있기 때문에, 반도체 소자의 성능을 향상시킬 수 있다. 주변 영역에서, 게이트 전극(72)을 식각 마스크로 이용하여 제 1 절연막(26)을 패터닝함으로써, 게이트 전극(72) 아래에 배치되는 게이트 절연막(78)을 형성할 수 있다. 또한, 게이트 전극(72)을 이온 주입 마스크로 이용하여, 게이트 전극(72)의 양 측에 불순물 이온 주입함으로써, 불순물 영역들(76)을 형성할 수 있다. 게이트 전극(72) 및 불순물 영역들(76)은 주변 영역에서 트랜지스터를 구성하며, 상기 트랜지스터는 주변 회로에서 사용될 수 있다.
다시, 도 3을 참조하면, 도 17에는 도시되지 않았지만, 소스 영역들(24) 상에는 스토리지 노드 콘택들(32)이 형성될 수 있다. 스토리지 노드 콘택들(32)을 형성하기 위해, 제 1 절연막(26)에 소스 영역들(24)에 대응하는 콘택 홀을 형성할 수 있다. 또한, 스토리지 노드 콘택들(32) 상에 저장 영역들(36), 예컨대, 캐패시터들을 형성할 수 있다. 스토리지 노드 콘택들(32)은 소스 영역들(24)과 저장 영역들(36)을 각각 전기적으로 연결할 수 있다.
위에서 설명한 제조 방법에 따라서, 하나의 활성 영역에 드레인 영역을 공유하는 2 개의 트랜지스터들을 형성할 수 있다. 상기 트랜지스터들은 각각의 트렌치들에 매립된 게이트 전극을 포함하는 리세스 채널 어레이 트랜지스터들일 수 있다. 또한, 드레인 영역이 비트라인에 연결되고, 소스 영역들이 저장 영역들에 각각 연결되는 DRAM 메모리 셀들이 형성될 수 있다.
위에서 DRAM 메모리 셀들에 대한 실시예를 기초로 본 발명을 설명하였지만, 본 발명은 다양한 형태로 변경될 수 있음에 유의하여야 한다. 예컨대, 본 실시예에 제시된 방법 중 일부 단계들을 생략할 수도 있다는 것도 이해할 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 아래에 첨부한 특허청구범위에 의해 결정될 것이다. 또한, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 소자
101: 셀 영역
102: 주변 영역
Act: 활성 영역
G: 게이트 라인
BL: 비트라인
BLC: 비트라인 콘택 플러그
SNC: 스토리지 노드 콘택
10: 반도체 기판
12: 소자 분리막
14: 트렌치
16: 게이트 절연막
18: 게이트 전극
20: 캡핑막
22: 드레인 영역
24: 소스 영역
26: 제 1 절연막
28: 비트라인 콘택 플러그
30: 비트라인:
32: 스토리지 노드 콘택:
34: 상부 비트라인
36: 저장 영역
38: 제 2 절연막
40: 개구부
42: 제 3 절연막
44: 게이트 도전막
46: 게이트 절연막
48: 게이트 전극
50: 캡핑막을 위한 물질막
52: 캡핑막
54: 제 1 도전막
56: 제 4 절연막
58: 보조 콘택 홀
60: 스페이서
62: 콘택 홀
64: 제 2 도전막
66: 제 3 도전막
68: 하드 마스크 패턴을 위한 물질막
70: 하드 마스크 패턴
72: 게이트 전극
74: 상부 게이트 전극
76: 불순물 영역
78: 게이트 절연막
101: 셀 영역
102: 주변 영역
Act: 활성 영역
G: 게이트 라인
BL: 비트라인
BLC: 비트라인 콘택 플러그
SNC: 스토리지 노드 콘택
10: 반도체 기판
12: 소자 분리막
14: 트렌치
16: 게이트 절연막
18: 게이트 전극
20: 캡핑막
22: 드레인 영역
24: 소스 영역
26: 제 1 절연막
28: 비트라인 콘택 플러그
30: 비트라인:
32: 스토리지 노드 콘택:
34: 상부 비트라인
36: 저장 영역
38: 제 2 절연막
40: 개구부
42: 제 3 절연막
44: 게이트 도전막
46: 게이트 절연막
48: 게이트 전극
50: 캡핑막을 위한 물질막
52: 캡핑막
54: 제 1 도전막
56: 제 4 절연막
58: 보조 콘택 홀
60: 스페이서
62: 콘택 홀
64: 제 2 도전막
66: 제 3 도전막
68: 하드 마스크 패턴을 위한 물질막
70: 하드 마스크 패턴
72: 게이트 전극
74: 상부 게이트 전극
76: 불순물 영역
78: 게이트 절연막
Claims (10)
- 제 1 영역과 제 2 영역을 포함하며, 트렌치 내에 매립된 제 1 게이트 전극, 상기 트렌치 양 옆의 소스 및 드레인 영역들을 포함하는 상기 제 1 영역 내의 제 1 트랜지스터를 포함하며, 제 1 절연막에 의해 덮여있는 기판을 제공하는 단계;
상기 기판 상에 제 1 도전막을 형성하는 단계;
상기 제 1 도전막 및 제 1 절연막을 패터닝하여, 상기 드레인 영역을 노출하는 콘택 홀을 형성하는 단계;
상기 콘택 홀에 매립되는 콘택 플러그를 형성하는 단계; 및
상기 제 1 도전막을 패터닝하여, 상기 콘택 플러그를 통해 상기 드레인 영역에 전기적으로 연결되는 비트라인, 및 상기 제 2 영역 내의 제 2 게이트 전극을 동시에 형성하는 단계;를 포함하고,
상기 콘택 홀을 형성하는 단계는,
상기 제 1 도전막 상에, 상기 콘택 홀에 대응하는 보조 콘택 홀이 형성된 제 4 절연막을 형성하는 단계;
상기 보조 콘택 홀의 내벽에 스페이서를 형성하는 단계; 및
상기 제 4 절연막 및 상기 스페이서를 식각 마스크로 이용하여, 상기 제 1 도전막을 관통하는 상기 콘택 홀을 형성하는 단계;
를 포함하는 반도체 소자 제조 방법. - 제 1 항에 있어서,
상기 기판을 제공하는 단계는,
소자 분리막에 의해 활성 영역이 정의된 반도체 기판을 준비하는 단계;
상기 반도체 기판 상에 상기 제 1 절연막을 형성하는 단계;
상기 제 1 절연막과 상기 반도체 기판에 상기 활성 영역과 교차하는 상기 트렌치를 형성하는 단계;
상기 트렌치의 내벽에 제 1 게이트 절연막을 형성하는 단계;
상기 트렌치의 내부에, 상부 표면이 상기 반도체 기판의 상부 표면보다 낮도록 상기 제 1 게이트 전극을 형성하는 단계;
상기 트렌치 내부의 상기 제 1 게이트 전극 상에 캡핑막을 형성하는 단계; 및
상기 트렌치의 양 쪽에 이온 주입하여, 상기 소스 및 드레인 영역들을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 콘택 플러그를 형성하는 단계는,
상기 콘택 홀에 매립되도록 제 2 도전막을 증착하는 단계; 및
상기 제 1 도전막이 노출되도록 평탄화하는 단계;
를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 1 항에 있어서,
상기 비트라인과 상기 제 2 게이트 전극은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 1 항에 있어서,
상기 콘택 플러그와 상기 비트라인은 상이한 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 1 항에 있어서,
상기 콘택 플러그와 상기 비트라인은 상이한 도핑 농도, 상이한 도핑 물질 또는 상이한 도핑 농도와 도핑 물질로 도핑된 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 1 항에 있어서,
상기 제 2 게이트 전극과 상기 기판 사이에 위치하는 상기 제 1 절연막은 상기 제 2 게이트 전극을 포함하는 제 2 트랜지스터의 제 2 게이트 절연막인 것을 특징으로 하는 반도체 소자 제조 방법. - 제 1 영역 및 제 2 영역이 정의되고, 상기 제 1 영역 내에 트렌치가 형성된 반도체 기판;
상기 트렌치 하부에 매립된 제 1 게이트 전극;
상기 트렌치의 양 옆에 위치하는 상기 반도체 기판에 형성된 소스 및 드레인 영역들;
상기 반도체 기판 상에서 상기 드레인 영역의 상부를 지나도록 연장되고 상기 드레인 영역에 대응하는 콘택 홀을 갖는 비트라인;
상기 콘택 홀에 매립되어 상기 드레인 영역과 상기 비트라인을 전기적으로 연결하는 콘택 플러그;
상기 콘택 플러그의 상부 및 상기 비트라인의 상부를 지나도록 연장되고 상기 콘택 플러그 및 상기 비트라인을 전기적으로 연결하는 상부 비트라인; 및
상기 제 2 영역 내의 상기 반도체 기판 상에 배치되고, 상기 비트라인과 동일한 물질 및 상기 상부 비트라인과 동일한 물질의 적층 구조로 형성된 제 2 게이트 전극;
을 포함하는 반도체 메모리 소자. - 트렌치 내에 매립된 제 1 게이트 전극 및 상기 트렌치 양 옆의 소스 및 드레인 영역들을 포함하는 제 1 트랜지스터, 및 상부에 배치되는 제 2 게이트 전극을 포함하는 제 2 트랜지스터를 포함하는 반도체 기판;
상기 반도체 기판 상에서 상기 제 1 트랜지스터의 상기 드레인 영역의 상부를 지나도록 연장되고 상기 드레인 영역에 대응하는 콘택 홀을 갖는 비트라인; 및
상기 콘택 홀에 매립되어 상기 드레인 영역과 상기 비트라인을 전기적으로 연결하는 콘택 플러그; 및
상기 콘택 플러그의 상부 및 상기 비트라인의 상부를 지나도록 연장되고 상기 콘택 플러그 및 상기 비트라인을 전기적으로 연결하는 상부 비트라인;
을 포함하며, 상기 제 2 트랜지스터의 제 2 게이트 전극은 상기 비트라인과 동일한 물질 및 상기 상부 비트라인과 동일한 물질의 적층 구조로 형성된 것을 특징으로 하는 반도체 소자.
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|---|---|---|---|
| KR1020100018568A KR101609254B1 (ko) | 2010-03-02 | 2010-03-02 | 반도체 소자 및 그 제조 방법 |
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|---|---|
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| KR101926027B1 (ko) * | 2012-08-31 | 2018-12-06 | 에스케이하이닉스 주식회사 | 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법 |
| KR20150044616A (ko) * | 2013-10-17 | 2015-04-27 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
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| US10643906B2 (en) * | 2017-12-15 | 2020-05-05 | Micron Technology, Inc. | Methods of forming a transistor and methods of forming an array of memory cells |
| KR102045285B1 (ko) * | 2018-04-06 | 2019-11-15 | 고려대학교 산학협력단 | 누설 전류를 감소시키는 구조를 포함하는 반도체 메모리 소자 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101094373B1 (ko) * | 2009-07-03 | 2011-12-15 | 주식회사 하이닉스반도체 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
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Patent Citations (1)
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