KR102607311B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR102607311B1
KR102607311B1 KR1020160042507A KR20160042507A KR102607311B1 KR 102607311 B1 KR102607311 B1 KR 102607311B1 KR 1020160042507 A KR1020160042507 A KR 1020160042507A KR 20160042507 A KR20160042507 A KR 20160042507A KR 102607311 B1 KR102607311 B1 KR 102607311B1
Authority
KR
South Korea
Prior art keywords
conductive
patterns
substrate
pattern
insulating
Prior art date
Application number
KR1020160042507A
Other languages
English (en)
Other versions
KR20170115228A (ko
Inventor
김남건
이찬미
이준규
이지혜
최태섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160042507A priority Critical patent/KR102607311B1/ko
Priority to US15/433,199 priority patent/US10153283B2/en
Publication of KR20170115228A publication Critical patent/KR20170115228A/ko
Application granted granted Critical
Publication of KR102607311B1 publication Critical patent/KR102607311B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자는 제1 불순물 주입 영역, 및 상기 제1 불순물 주입 영역으로부터 이격되는 제2 불순물 주입 영역들을 포함하는 기판, 상기 기판 상에 제1 방향으로 연장되고 상기 제1 불순물 영역에 전기적으로 연결되는 도전 라인, 상기 도전 라인의 일 측에 제공되어 상기 제1 방향으로 배열되고 상기 제2 불순물 영역들 중 대응하는 제2 불순물 영역들에 각각 전기적으로 연결되는 제1 도전 콘택들, 및 상기 도전 라인의 상기 일 측에 제공되어 상기 제1 방향으로 배열되는 제1 절연패턴들 포함한다. 상기 제1 도전 콘택들 및 상기 제1 절연패턴들은 상기 제1 방향을 따라 교대로 배치된다. 상기 제1 절연패턴들의 각각의 상면은 상기 도전 라인의 상면보다 상기 기판으로부터 낮은 높이에 위치한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 산업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있고, 여러 문제점들이 야기되고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소됨에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 나빠질 수 있고, 이에 따라 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자는 제1 불순물 주입 영역, 및 상기 제1 불순물 주입 영역으로부터 이격되는 제2 불순물 주입 영역들을 포함하는 기판, 상기 기판 상에 제1 방향으로 연장되고 상기 제1 불순물 영역에 전기적으로 연결되는 도전 라인, 상기 도전 라인의 일 측에 제공되어 상기 제1 방향으로 배열되고 상기 제2 불순물 영역들 중 대응하는 제2 불순물 영역들에 각각 전기적으로 연결되는 제1 도전 콘택들, 및 상기 도전 라인의 상기 일 측에 제공되어 상기 제1 방향으로 배열되는 제1 절연패턴들을 포함할 수 있다. 상기 제1 도전 콘택들 및 상기 제1 절연패턴들은 상기 제1 방향을 따라 교대로 배치될 수 있다. 상기 제1 절연패턴들의 각각의 상면은 상기 도전 라인의 상면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 제1 도전 콘택들의 각각의 상면은 상기 제1 절연패턴들의 각각의 상기 상면보다 상기 기판으로부터 높은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자는 상기 제1 도전 콘택들에 각각 연결되는 정보 저장 요소들을 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 상기 도전 라인 및 상기 제1 불순물 주입 영역 사이의 연결 콘택들 더 포함할 수 있다. 상기 도전 라인은 상기 제1 방향으로 서로 이격되는 제1 도전 패턴들을 포함할 수 있다. 상기 연결 콘택은 상기 제1 도전 패턴들 사이에 제공되어 상기 제1 도전 패턴들을 서로 연결할 수 있다.
일부 실시예들에 따르면, 상기 연결 콘택은 상기 기판 내부로 연장되어 상기 제1 불순물 주입 영역과 접할 수 있다.
일부 실시예들에 따르면, 상기 연결 콘택의 바닥면은 상기 제1 도전 패턴들의 각각의 바닥면보다 상기 기판의 하면으로부터 낮은 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 도전 라인은 상기 제1 도전 패턴들 및 상기 연결 콘택의 상면들을 덮고 상기 제1 방향으로 연장되는 제2 도전 패턴, 및 상기 제1 도전 패턴들의 각각과 상기 제2 도전 패턴 사이에 개재하고, 상기 연결 콘택과 상기 제2 도전 패턴 사이로 연장되는 배리어 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 내에 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 이격되는 워드 라인들을 더 포함할 수 있다. 상기 제1 불순물 주입 영역은 상기 워드 라인들 중 서로 바로 인접하는 한 쌍의 워드 라인들 사이에 배치될 수 있다.
본 발명에 따른 반도체 소자는, 상기 도전 라인의 타 측에 제공되어 상기 제1 방향으로 배열되고, 상기 제2 불순물 영역들 중 대응하는 제2 불순물 영역들에 각각 전기적으로 연결되는 제2 도전 콘택들, 및 상기 도전 라인의 상기 타 측에 제공되어 상기 제1 방향으로 배열되는 제2 절연 패턴들을 더 포함할 수 있다. 상기 제2 도전 콘택들 및 상기 제2 절연 패턴들은 상기 제1 방향을 따라 교대로 배치될 수 있다. 상기 제2 절연 패턴들의 각각의 상면은 상기 도전 라인의 상기 상면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 제1 절연 패턴들의 각각의 상기 상면은 상기 제2 절연 패턴들의 각각의 상기 상면과 상기 기판으로부터 동일한 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 제2 도전 콘택들의 각각의 상면은 상기 제2 절연 패턴들의 각각의 상기 상면보다 상기 기판으로부터 높은 높이에 위치할 수 있다.
일부 실시예들에 따르면, 상기 제1 절연패턴들의 각각 및 상기 제2 절연패턴들의 각각은 상기 도전 라인을 사이에 두고 상기 제1 방향에 수직한 제2 방향으로 서로 정렬될 수 있다.
본 발명에 따른 반도체 소자는 상기 제1 절연패턴들의 각각과 상기 기판 사이의 식각정지 패턴을 더 포함할 수 있다. 상기 식각정지 패턴은 상기 제1 절연패턴들에 대하여 식각 선택성을 갖는 물질을 포함하고, 상기 제1 절연패턴들의 각각과 접할 수 있다.
본 발명에 따른 반도체 소자는 상기 기판 상에 상기 도전 라인, 상기 제1 도전 콘택들, 및 상기 제1 절연패턴들을 덮는 층간 절연막을 더 포함할 수 있다. 상기 절연패턴들의 각각은 상기 층간 절연막 내에 제공되어 상기 층간 절연막의 적어도 일부를 관통할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 내에 활성패턴을 정의하는 소자분리막을 형성하는 것, 상기 활성패턴 내에 제1 불순물 주입 영역을 형성하는 것, 상기 기판 상에 평면적 관점에서, 상기 제1 불순물 주입 영역을 노출하는 개구부를 정의하는 복수의 마스크 패턴들을 형성하는 것, 상기 복수의 마스크 패턴들 사이에 개재하는 복수의 절연패턴들을 형성하는 것을 포함할 수 있다. 상기 복수의 마스크 패턴들은, 평면적 관점에서, 상기 제1 불순물 주입 영역을 사이에 두고 제1 방향으로 서로 이격되는 한 쌍의 제1 마스크 패턴들, 및 상기 제1 불순물 주입 영역을 사이에 두고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 한 쌍의 제2 마스크 패턴들을 포함할 수 있다. 상기 복수의 절연패턴들의 각각은 상기 한 쌍의 제1 마스크 패턴들 중 하나와 상기 한 쌍의 제2 마스크 패턴들 중 하나 사이에 위치할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 활성패턴 내에 상기 제1 불순물 주입 영역을 사이에 두고 서로 이격되는 제2 불순물 주입 영역들을 형성하는 것을 더 포함할 수 있다. 상기 제2 불순물 주입 영역들의 각각은, 평면적 관점에서, 상기 복수의 마스크 패턴들 중 대응하는 마스크 패턴과 중첩할 수 있다.
본 발명의 개념에 따르면, 기판 상에 복수의 마스크 패턴들을 덮는 연결 도전막이 형성되기 전에, 상기 복수의 마스크 패턴들의 각각과 이에 인접하는 마스크 패턴 사이의 협폭 영역을 채우는 절연패턴이 형성될 수 있다. 이에 따라, 상기 협폭 영역을 사이에 두고 서로 인접하게 배치되는 한 쌍의 도전 콘택들 사이의 전기적 단락이 방지될 수 있다.
따라서, 반도체 소자의 전기적 특성이 개선될 수 있고, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a의 A-A'및 B-B'에 따른 단면도이다.
도 1c는 도 1a의 C-C'및 D-D'에 따른 단면도이다.
도 1d는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장 요소들의 일 예를 나타내기 위해 도 1a의 A-A'에 따른 단면도이다.
도 1e는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장 요소들의 다른 예를 나타내기 위해 도 1a의 A-A'에 따른 단면도이다.
도 2a 내지 도 7a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 7b는 각각 도 2a 내지 도 7a의 A-A'및 B-B'에 따른 단면도들이다.
도 2c 내지 도 7c는 각각 도 2a 내지 도 7a의 C-C'및 D-D'에 따른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a의 A-A'및 B-B'에 따른 단면도이고, 도 1c는 도 1a의 C-C'및 D-D'에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100)에 활성 패턴들(ACT)을 정의하는 소자분리막(102)이 제공될 수 있다. 상기 기판(100)은 반도체 기판(일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 소자분리막(102)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(ACT)의 각각은 바(bar) 형태를 가지고, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2) 모두에 교차하는 제3 방향(D3)으로 장축이 위치되도록 배치될 수 있다.
상기 기판(100) 내에 상기 활성 패턴들(ACT)을 가로지르는 워드 라인들(WL)이 제공될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 워드 라인들(WL)의 각각은 상기 기판(100) 내에 매립된 게이트 전극(108), 상기 게이트 전극(108)과 상기 활성 패턴들(ACT) 사이 및 상기 게이트 전극(108)과 상기 소자분리막(102) 사이에 개재하는 게이트 유전 패턴(106), 및 상기 게이트 전극(108)의 상면 상의 게이트 캐핑 패턴(110)을 포함할 수 있다. 상기 게이트 캐핑 패턴(110)의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 일 실시예에 따르면, 상기 게이트 캐핑 패턴(110)의 하면은 상기 게이트 유전 패턴(106)의 상면과 접하고, 상기 게이트 캐핑 패턴(110)의 양 측벽들은 상기 활성 패턴들(ACT) 및/또는 상기 소자분리막(102)과 접할 수 있다. 그러나, 다른 실시예에 따르면, 상기 게이트 유전 패턴(106)은 상기 게이트 캐핑 패턴(110)과 상기 활성 패턴들(ACT) 사이 및/또는 상기 게이트 캐핑 패턴(110)과 상기 소자분리막(102) 사이로 연장될 수 있다.
상기 게이트 전극(108)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 게이트 유전 패턴(106)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 게이트 캐핑 패턴(110)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 활성 패턴들(ACT)의 각각에 제1 불순물 주입 영역(SD1), 및 상기 제1 불순물 주입 영역(SD1)을 사이에 두고 서로 이격되는 제2 불순물 주입 영역들(SD2)이 제공될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 하나의 활성패턴(ACT)을 가로지르는 한 쌍의 워드 라인들(WL) 사이의 상기 활성 패턴(ACT) 내에 제공될 수 있다. 상기 제2 불순물 주입 영역들(SD2)은 상기 활성 패턴(ACT) 내에 제공되되, 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 서로 이격될 수 있다. 즉, 하나의 워드 라인(WL)의 일 측의 상기 활성 패턴(ACT) 내에 상기 제1 불순물 주입 영역(SD1)이 제공될 수 있고, 상기 하나의 워드 라인(WL)의 타 측의 상기 활성 패턴(ACT) 내에 상기 제2 불순물 주입 영역(SD2)이 제공될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 기판(100) 상에 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되는 도전 라인들(BL)이 제공될 수 있다. 상기 도전 라인들(BL)은 일 예로, 비트 라인들일 수 있다. 상기 도전 라인들(BL)의 각각은 상기 제1 방향(D1)으로 서로 이격되어 배열되는 제1 도전 패턴들(114), 상기 제1 도전 패턴들(114)의 상면들 상에 제공되고 상기 제1 방향(D1)으로 연장되는 제2 도전 패턴(152), 및 상기 제1 도전 패턴들(114)의 각각과 상기 제2 도전 패턴(152) 사이의 배리어 패턴(150)을 포함할 수 있다. 상기 도전 라인들(BL)의 각각은 연결 콘택(160)을 통하여 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결될 수 있다. 상기 연결 콘택(160)은 상기 제1 도전 패턴들(114) 사이에 개재되어 상기 제1 도전 패턴들(114)을 서로 연결할 수 있다. 상기 제2 도전 패턴(152)은 상기 제1 도전 패턴들(114)의 상기 상면들로부터 상기 연결 콘택(160)의 상면 상으로 연장될 수 있고, 상기 배리어 패턴(150)은 상기 제2 도전 패턴(152)과 상기 연결 콘택(160) 사이로 연장될 수 있다. 일부 실시예들에 따르면, 상기 제1 도전 패턴들(114) 및 상기 연결 콘택(160)은 동일한 물질을 포함할 수 있고, 서로 접하여 일체를 이룰 수 있다.
상기 연결 콘택(160)은 상기 기판(100)의 적어도 일부를 관통하여 상기 제1 불순물 주입 영역(SD1)과 접할 수 있다. 상기 연결 콘택(160)의 바닥면(160B)은 상기 기판(100)의 상기 상면보다 낮은 높이에 위치할 수 있고, 상기 제1 도전 패턴들(114)의 각각의 바닥면(114B)은 상기 기판(100)의 상기 상면보다 높은 높이에 위치할 수 있다. 즉, 상기 연결 콘택(160)의 상기 바닥면(160B)은 상기 제1 도전 패턴들(114)의 각각의 상기 바닥면(114B)보다 상기 기판(100)의 하면으로부터 낮은 높이에 위치할 수 있다. 평면적 관점에서, 상기 연결 콘택(160)의 양 측벽들은 상기 도전 라인들(BL)의 각각의 양 측벽들은 에 정렬될 수 있다. 일부 실시예들에 따르면, 상기 도전 라인들(BL)의 각각 및 상기 연결 콘택(160)은 각각 상기 제2 방향(D2)에 따른 폭을 가질 수 있고, 상기 도전 라인들(BL)의 각각의 상기 폭은 상기 연결 콘택(160)의 상기 폭과 실질적으로 동일할 수 있다.
상기 도전 라인들(BL)의 각각과 상기 기판(100) 사이에 하부 절연 패턴들(112)이 제공될 수 있다. 상기 하부 절연 패턴들(112)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 도전 라인들(BL)의 각각의 아래에 국소적으로 제공될 수 있다. 상기 하부 절연 패턴들(112)의 각각은 상기 제1 도전 패턴들(114)의 각각과 상기 기판(100) 사이에 제공될 수 있다. 상기 연결 콘택(160)은 상기 하부 절연 패턴들(112) 사이로 연장되어 상기 제1 불순물 주입 영역(SD1)과 접할 수 있다. 상기 도전 라인들(BL)의 각각은 상기 하부 절연 패턴들(112)에 의해 상기 기판(100)으로부터 이격될 수 있고, 상기 연결 콘택(160)에 의해 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결될 수 있다.
상기 도전 라인들(BL)의 각각은 상기 제2 도전 패턴(152)의 상면 상에 제공되는 캐핑 패턴(154)을 더 포함할 수 있다. 상기 캐핑 패턴(154)은 상기 제2 도전 패턴(152)의 상기 상면을 따라 상기 제1 방향(D1)으로 연장될 수 있다.
상기 제1 도전 패턴들(114)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 제2 도전 패턴(152) 및 상기 배리어 패턴(150)의 각각은 일 예로, 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 연결 콘택(160)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 연결 콘택(160)은 상기 제1 도전 패턴들(114)과 동일한 물질을 포함할 수 있다. 상기 하부 절연 패턴들(112) 및 상기 캐핑 패턴(154)의 각각은, 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 도전 라인들(BL)의 각각의 양 측벽들 상에 제1 스페이서들(156)이 제공될 수 있다. 상기 제1 스페이서들(156)은 상기 도전 라인들(BL)의 각각의 상기 양 측벽들로부터 상기 연결 콘택(160)의 양 측벽들로 연장될 수 있다. 더하여, 상기 제1 스페이서들(156)은 상기 도전 라인들(BL)의 각각의 상기 양 측벽들로부터 상기 하부 절연 패턴들(112)의 각각의 양 측벽들로 연장될 수 있다. 상기 제1 스페이서들(156)은 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 도전 라인들(BL)의 각각의 양 측에 절연패턴들(135P)이 제공될 수 있다. 상기 절연패턴들(135P)은 상기 도전 라인들(BL)의 각각의 일 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제1 절연패턴들(135Pa), 및 상기 도전 라인들(BL)의 각각의 타 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제2 절연패턴들(135Pb)을 포함할 수 있다. 상기 제1 절연패턴들(135Pa)은 상기 도전 라인들(BL)의 각각을 사이에 두고 상기 제2 절연패턴들(135Pb)로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 제1 절연패턴들(135Pa)의 각각 및 상기 제2 절연패턴들(135Pb)의 각각은 상기 제2 방향(D2)으로 서로 정렬될 수 있다. 상기 절연패턴들(135P)의 각각의 상면(135P_U)은 상기 도전 라인들(BL)의 각각의 상면(BL_U)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다.
상기 절연패턴들(135P)과 상기 기판(100) 사이에 식각정지 패턴들(130P)이 제공될 수 있다. 상기 식각정지 패턴들(130P)은 상기 절연패턴들(135P) 아래에 각각 배치될 수 있다. 상기 절연패턴들(135P) 및 상기 식각정지 패턴들(130P)은 절연성 물질을 포함할 수 있다. 상기 절연패턴들(135P) 및 상기 식각정지 패턴들(130P)은 일 예로, 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함하되, 상기 식각정지 패턴들(130P)은 상기 절연패턴들(135P)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 절연패턴들(135P)의 각각의 측벽들 상에 제2 스페이서들(157)이 제공될 수 있다. 상기 제2 스페이서들(157)은 상기 절연패턴들(135P)의 각각의 상기 측벽들로부터 상기 식각정지 패턴들(130P)의 각각의 측벽들 상으로 연장될 수 있다. 상기 제2 스페이서들(157)은 상기 제1 스페이서들(156)과 동일한 물질을 포함할 수 있다.
상기 기판(100) 상에 상기 도전 라인들(BL) 및 상기 절연패턴들(135P)을 덮는 층간 절연막(162)이 제공될 수 있다. 상기 도전 라인들(BL) 및 상기 절연패턴들(135P)의 각각은 상기 층간 절연막(162) 내에 제공되어, 상기 층간 절연막(162)의 적어도 일부를 관통할 수 있다. 상기 층간 절연막(162)은 상기 연결 콘택(160), 상기 하부 절연 패턴들(112), 상기 제1 스페이서들(156), 상기 식각정지 패턴들(130P), 및 상기 제2 스페이서들(157)을 덮을 수 있다. 상기 층간 절연막(162)은 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 기판(100) 상에 상기 층간 절연막(162)을 관통하여 상기 활성패턴들(ACT)의 각각의 상기 제2 불순물 주입 영역들(SD2)에 전기적으로 연결되는 도전 콘택들(170)이 제공될 수 있다. 상기 도전 콘택들(170)의 각각은 대응하는 제2 불순물 주입 영역(SD2)에 전기적으로 연결될 수 있다. 상기 도전 콘택들(170)은 상기 도전 라인들(BL)의 각각의 일 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제1 도전 콘택들(170a), 및 상기 도전 라인들(BL)의 각각의 타 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제2 도전 콘택들(170b)을 포함할 수 있다. 상기 제1 도전 콘택들(170a)은 상기 도전 라인들(BL)의 각각을 사이에 두고 상기 제2 도전 콘택들(170b)로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 제1 도전 콘택들(170a)의 각각 및 상기 제2 도전 콘택들(170b)의 각각은 상기 제2 방향(D2)으로 서로 정렬될 수 있다.
상기 제1 도전 콘택들(170a) 및 상기 제1 절연 패턴들(135Pa)은 상기 제1 방향(D1)을 따라 교대로 배치될 수 있고, 상기 제2 도전 콘택들(170b) 및 상기 제2 절연 패턴들(135Pb)은 상기 제1 방향(D1)을 따라 교대로 배치될 수 있다. 즉, 상기 제1 방향(D1)으로 바로 인접하는 한 쌍의 도전 콘택들(170) 사이에 하나의 절연패턴(135P)이 제공될 수 있다. 상기 도전 콘택들(170)의 각각의 상면(170_U)은 상기 절연패턴들(135P)의 각각의 상기 상면(135P_U) 보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
본 발명의 개념에 따르면, 상기 제1 방향(D1)으로 바로 인접하는 상기 한 쌍의 도전 콘택들(170) 사이에 상기 절연패턴(135P)이 제공됨에 따라, 상기 한 쌍의 도전 콘택들(170) 사이의 전기적 단락이 방지될 수 있다.
상기 층간 절연막(162) 상에 상기 도전 콘택들(170)에 각각 연결되는 정보 저장 요소들(180)이 제공될 수 있다. 상기 정보 저장 요소들(180)의 각각은 대응하는 도전 콘택(170)을 통하여 대응하는 제2 불순물 주입 영역(SD2)에 전기적으로 연결될 수 있다. 이하에서, 상기 정보 저장 요소들(180)의 예들을 도면들을 참조하여 설명한다.
도 1d는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장 요소들의 일 예를 나타내기 위해 도 1a의 A-A'에 따른 단면도이다.
도 1d를 참조하면, 본 예에 따른 정보 저장 요소들(180a)의 각각은 캐패시터일 수 있다. 일 예로, 상기 정보 저장 요소들(180a)은 상기 도전 콘택들(170)에 각각 연결되는 하부 전극들(182), 상기 하부 전극들(182)을 덮는 상부 전극(186), 상기 하부 전극들(182)과 상기 상부 전극(186) 사이에 개재하는 유전막(184)을 포함할 수 있다. 상기 상부 전극(186)은 상기 하부 전극들(182)을 공통적으로 덮는 공통 전극일 수 있다. 일부 실시예들에 따르면, 상기 하부 전극들(182)의 각각은 속이 빈 실린더 형태를 가질 수 있고, 상기 상부 전극(186)은 상기 하부 전극들(182)의 각각의 내면에 의해 정의되는 빈 영역으로 연장될 수 있다. 상기 유전막(184)은 상기 하부 전극들(182) 각각의 상면 및 측벽들을 콘포멀하게 덮을 수 있고, 상기 상부 전극(186)과 상기 층간 절연막(162) 사이로 연장될 수 있다.
상기 하부전극들(182) 및 상기 상부전극(186)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 유전막(184)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
도 1e는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장 요소들의 다른 예를 나타내기 위해 도 1a의 A-A'에 따른 단면도이다.
도 1e를 참조하면, 본 예에 따른 정보 저장 요소들(180b)의 각각은 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 프로그램 동작에 의해 서로 다른 저항값들을 갖는 복수의 상태들로 변환될 수 있다.
일부 실시예들에 따르면, 상기 가변 저항체는 자화 방향들을 이용하는 자기터널접합 패턴일 수 있다. 상기 자기터널접합 패턴은 일 방향으로 고정된 자화방향을 갖는 기준 자성 패턴, 상기 기준 자성 패턴의 자화방향에 대하여 평행 또는 반평행하게 변경 가능한 자화방향을 갖는 자유 자성 패턴, 및 상기 기준 자성 패턴과 상기 자유 자성 패턴 사이의 터널 배리어를 포함할 수 있다. 상기 기준 자성 패턴 및 상기 자유 자성 패턴의 자화방향들은 상기 터널 배리어와 접하는 상기 자유 자성 패턴의 일면에 수직하거나 평행할 수 있다.
다른 실시예들에 따르면, 상기 가변 저항체는 상변화 물질을 포함할 수 있다 상기 상변화 물질은 프로그램 동작에 의해 공급되는 열의 온도 및/또는 공급 시간에 따라 비정질 상태 또는 결정 상태로 변환될 수 있다. 비정질 상태의 상기 상변화 물질은 결정 상태의 상기 상변화 물질보다 높은 비저항을 가질 수 있다. 일 예로, 상기 상변화 물질은 칼코게나이드 원소들(일 예로, Te 및 Se) 중 적어도 하나를 포함하는 화합물일 수 있다.
또 다른 실시예들에 따르면, 상기 가변 저항체는 전이 금속 산화물을 포함할 수 있다. 프로그램 동작에 의해 상기 전이 금속 산화물 내에 전기적 통로가 생성되거나 상기 전이 금속 산화물 내의 상기 전기적 통로가 소멸될 수 있다. 상기 전기적 통로가 형성된 경우에 상기 전이 금속 산화물은 낮은 저항값을 가지고, 상기 전기적 통로가 소멸된 경우 상기 전이 금속 산화물은 높은 저항값을 가질 수 있다.
상기 층간 절연막(162) 상에 상기 정보 저장 요소들(180b)을 덮는 상부 층간 절연막(188)이 제공될 수 있고, 상기 상부 층간 절연막(188) 상에 상부 배선들(190)이 제공되어 상기 정보 저장 요소들(180b)에 각각 전기적으로 연결될 수 있다. 상기 상부 배선들(190)은, 도 1a 내지 도 1c를 참조하여 설명한, 상기 워드 라인들(WL)을 가로지를 수 있다. 본 예에서, 상기 상부 배선들(190)은 비트 라인들일 수 있고, 도 1a 내지 도 1c를 참조하여 설명한, 상기 도전 라인들(BL)은 소스 라인들일 수 있다.
도 2a 내지 도 7a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 7b는 각각 도 2a 내지 도 7a의 A-A'및 B-B'에 따른 단면도들이고, 도 2c 내지 도 7c는 각각 도 2a 내지 도 7a의 C-C'및 D-D'에 따른 단면도들이다.
도 2a 내지 도 2c를 참조하면, 기판(100)에 활성 패턴들(ACT)을 정의하는 소자분리막(102)이 형성될 수 있다. 상기 소자분리막(102)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(102)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(ACT)의 각각은 바(bar) 형태를 가지고, 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2) 모두에 교차하는 제3 방향(D3)으로 장축이 위치되도록 형성될 수 있다.
상기 활성패턴들(ACT)의 각각 내에 제2 불순물 주입 영역(SD2)이 형성될 수 있다. 상기 제2 불순물 주입 영역(SD2)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제2 불순물 주입 영역(SD2)은 N형 도펀트로 도핑된 영역일 수 있다.
상기 기판(100)을 패터닝하여 상기 제2 방향(D2)으로 연장되는 라인 형태의 그루브들(104)이 형성될 수 있다. 상기 그루브들(104)이 형성된 상기 기판(100) 상에 게이트 유전막이 형성될 수 있다. 상기 게이트 유전막은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 게이트 유전막은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 게이트 유전막이 형성된 상기 기판(100) 상에 게이트 전극막이 형성될 수 있다. 상기 게이트 전극막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 게이트 전극막은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 게이트 전극막을 식각하여 상기 그루브들(104)의 각각의 내에 게이트 전극(108)이 형성될 수 있다. 상기 식각 공정은 상기 그루브들(104) 내에 상기 게이트 전극막이 소정의 두께로 남을 때까지 수행될 수 있다. 상기 게이트 전극(108)에 의해 덮이지 않고 노출되는 상기 게이트 유전막은 제거될 수 있다. 이에 따라, 상기 게이트 전극(108)과 상기 활성 패턴들(ACT) 사이 및/또는 상기 게이트 전극(108)과 상기 소자분리막(102) 사이에 개재되는 게이트 유전 패턴(106)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 상기 소자분리막(102) 및 활성 패턴들(ACT)의 상면들이 노출될 수 있다. 상기 기판(100) 상에 게이트 캐핑막을 형성하고 평탄화 공정을 수행하여, 상기 그루브들(104)의 각각 내에 게이트 캐핑 패턴(110)이 형성될 수 있다. 상기 게이트 캐핑 패턴(110)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 게이트 전극(108), 상기 게이트 유전 패턴(106), 및 상기 게이트 캐핑 패턴(110)은 워드 라인(WL)으로 정의될 수 있다.
상기 활성패턴들(ACT)의 각각 내에 제1 불순물 주입 영역(SD1)이 형성될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 이온 주입 공정에 의해 형성될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 하나의 활성패턴(ACT)을 가로지르는 한 쌍의 워드 라인들(WL) 사이의 상기 활성 패턴(ACT) 내에 형성될 수 있다. 이에 따라, 상기 한 쌍의 워드 라인들(WL)은 상기 제1 불순물 주입 영역(SD1)을 공유할 수 있다. 상기 활성패턴들(ACT)의 각각의 내에 한 쌍의 제2 불순물 주입 영역들(SD2)이 배치될 수 있다. 상기 한 쌍의 제2 불순물 주입 영역들(SD2)은 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다.
상기 기판(100) 상에 복수의 마스크 패턴들(120)이 형성될 수 있다. 상기 마스크 패턴들(120)을 형성하는 것은, 상기 기판(100) 상에 하부 절연막 및 제1 도전막을 차례로 형성하는 것, 상기 제1 도전막 상에 하드 마스크 패턴(116)을 형성하는 것, 및 상기 하드 마스크 패턴(116)을 식각 마스크로 상기 제1 도전막 및 상기 하부 절연막을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 하드 마스크 패턴(116)과 상기 기판(100) 사이에 제1 도전 패턴(114) 및 하부 절연 패턴(112)이 형성될 수 있다. 상기 제1 도전 패턴(114) 및 상기 하부 절연 패턴(112)은 상기 하드 마스크 패턴(116) 아래에 국소적으로 위치할 수 있다. 상기 마스크 패턴들(120)의 각각은 상기 하드 마스크 패턴(116), 상기 제1 도전 패턴(114), 및 상기 하부 절연 패턴(112)을 포함할 수 있다.
상기 마스크 패턴들(120)에 의해, 상기 마스크 패턴들(120) 사이의 상기 기판(100)의 상면을 노출하는 개구부(125)가 정의될 수 있다. 일부 실시예들에 따르면, 상기 제1 도전 패턴(114) 및 상기 하부 절연 패턴(112)을 형성하기 위한 상기 식각 공정 동안, 상기 기판(100)의 상부가 리세스될 수 있고, 이에 따라, 상기 개구부(125)의 바닥면은 상기 기판(100)의 상면보다 낮은 높이에 위치할 수 있다.
상기 마스크 패턴들(120)은, 평면적 관점에서, 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)을 둘러싸고, 상기 제1 불순물 주입 영역(SD1)을 노출할 수 있다. 즉, 상기 마스크 패턴들(120)에 의해 정의되는 상기 개구부(125)는 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)을 노출할 수 있다. 상기 활성패턴들(ACT)의 각각의 상기 제2 불순물 주입 영역들(SD2)은 평면적 관점에서, 대응하는 마스크 패턴들(120)과 각각 중첩할 수 있다.
일부 실시예들에 따르면, 상기 마스크 패턴들(120)은 상기 제1 불순물 주입 영역(SD1)을 사이에 두고 상기 제1 방향(D1)으로 바로 인접하는 한 쌍의 제1 마스크 패턴들(120a), 및 상기 제1 불순물 주입 영역(SD1)을 사이에 두고 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 제2 마스크 패턴들(120b)을 포함할 수 있다. 평면적 관점에서, 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)은 상기 한 쌍의 제1 마스크 패턴들(120a) 및 상기 한 쌍의 제2 마스크 패턴들(120b) 에 의해 둘러싸일 수 있다. 상기 한 쌍의 제1 마스크 패턴들(120a) 및 상기 한 쌍의 제2 마스크 패턴들(120b)은 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)을 노출할 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 기판(100) 상에 식각정지막(130) 및 절연막(135)이 차례로 형성될 수 있다. 상기 식각정지막(130)은 상기 마스크 패턴들(120)의 상면들 및 측벽들을 덮을 수 있고, 상기 마스크 패턴들(120) 사이의 상기 기판(100) 상으로 연장될 수 있다. 상기 식각정지막(130)은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 식각정지막(130)은 일 예로, 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 식각정지막(130)이 형성된 상기 기판(100) 상에 상기 절연막(135)이 형성될 수 있다. 상기 절연막(135)은 상기 마스크 패턴들(120)의 상기 상면들 및 상기 측벽들을 덮고, 상기 마스크 패턴들(120) 사이의 상기 기판(100) 상으로 연장될 수 있다. 평면적 관점에서, 상기 마스크 패턴들(120)의 각각의 측벽을 둘러싸는 상기 절연막(135)은, 이에 바로 인접하는 다른 마스크 패턴(120)의 측벽을 둘러싸는 상기 절연막(135)과 접할 수 있다. 이에 따라, 상기 절연막(135)은 서로 바로 인접하는 한 쌍의 마스크 패턴들(120) 사이에서 상기 기판(100)의 상면에 수직한 방향으로 돌출되는 돌출부(P)를 포함할 수 있다. 상기 돌출부(P)는 상기 기판(100)의 상면에 평행한 방향에 따른 두께(T1)를 가질 수 있고, 상기 돌출부(P)의 상기 두께(T1)는 상기 절연막(135)의 증착 두께(T2)보다 클 수 있다. 상기 돌출부(P)는 복수 개로 제공될 수 있고, 상기 복수의 돌출부들(P)은, 평면적 관점에서, 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)을 둘러쌀 수 있다. 이에 따라, 상기 개구부(125)는 상기 절연막(135)에 의해 분리된 복수의 서브 개구부들(125a)로 나누어질 수 있다. 상기 복수의 서브 개구부들(125a)의 각각은, 평면적 관점에서, 상기 활성 패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)과 중첩할 수 있다.
일부 실시예들에 따르면, 평면적 관점에서, 상기 한 쌍의 제1 마스크 패턴들(120a)의 각각의 측벽을 둘러싸는 상기 절연막(135)은, 상기 한 쌍의 제2 마스크 패턴들(120b)의 각각의 측벽을 둘러싸는 상기 절연막(135)과 접할 수 있다. 즉, 상기 돌출부들(P)의 각각은 상기 한 쌍의 제1 마스크 패턴들(120a) 중 하나와 상기 한 쌍의 제2 마스크 패턴들(120b) 중 하나 사이에 제공될 수 있다. 상기 복수의 서브 개구부들(125a)의 각각은 상기 돌출부들(P)에 의해 인접하는 다른 서브 개구부(125a)로부터 이격될 수 있다.
상기 절연막(135)은 일 예로, 화학 기상 증착 공정 등을 수행하여 형성될 수 있다. 상기 절연막(135)은 일 예로, 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함하되, 상기 식각정지막(130)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 절연막(135)이 식각되어 상기 기판(100) 상에 절연패턴(135P)이 형성될 수 있다. 상기 절연막(135)을 식각하는 것은, 일 예로, HF, 인산 등을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 상기 절연막(135)이 상기 식각정지막(130)에 대하여 식각 선택성을 갖는 물질을 포함함에 따라, 상기 식각 공정 동안 상기 식각정지막(130)은 제거되지 않을 수 있다. 더하여, 상기 돌출부(P)의 상기 두께(T1)는 상기 절연막(135)의 증착 두께(T2)보다 클 수 있고, 이에 따라, 상기 식각 공정 동안, 상기 돌출부(P)의 적어도 일부는 상기 기판(100) 상에 남을 수 있다. 상기 기판(100) 상에 남은 상기 돌출부(P)의 상기 적어도 일부는 상기 절연패턴(135P)으로 정의될 수 있다. 상기 절연패턴(135P)은 복수 개로 제공될 수 있고, 상기 복수의 절연패턴들(135P)은, 평면적 관점에서, 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)을 둘러쌀 수 있다. 상기 복수의 절연패턴들(135P)의 각각은 서로 바로 인접하는 한 쌍의 마스크 패턴들(120) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 절연패턴들(135P)의 각각은 상기 한 쌍의 제1 마스크 패턴들(120a) 중 하나와 상기 한 쌍의 제2 마스크 패턴들(120b) 중 하나 사이에 제공될 수 있다. 상기 복수의 서브 개구부들(125a)의 각각은 상기 절연패턴들(135P)에 의해 인접하는 다른 서브 개구부(125a)로부터 이격될 수 있다.
도 5a 내지 도 5c를 참조하면, 먼저, 상기 식각정지막(130)이 제거될 수 있다. 상기 식각정지막(130)은 일 예로, 습식 식각 공정을 수행하여 제거될 수 있다. 상기 식각정지막(130)이 제거됨에 따라, 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)이 노출될 수 있다. 상기 절연패턴들(135P)의 각각과 상기 기판(100) 사이에 개재하는 상기 식각정지막(130)은 상기 식각 공정에 의해 제거되지 않고 남을 수 있다. 상기 절연패턴들(135P)의 각각의 아래에 남은 상기 식각정지막(130)의 잔부는 식각정지 패턴(130P)으로 정의될 수 있다. 상기 식각정지패턴(130P)은 복수 개로 제공될 수 있고, 복수의 상기 식각정지 패턴들(130P)은 상기 절연패턴들(135P) 아래에 각각 위치할 수 있다. 이 후, 상기 기판(100) 상에 상기 마스크 패턴들(120), 상기 절연패턴들(135P), 및 상기 식각정지패턴들(130P)을 덮는 연결 도전막(145)이 형성될 수 있다. 상기 연결 도전막(145)은 상기 복수의 서브 개구부들(125a)를 채울 수 있다. 상기 연결 도전막(145)은 상기 복수의 서브 개구부들(125a)을 통하여 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)에 접할 수 있다. 상기 연결 도전막(145)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 마스크 패턴들(120)의 각각의 상기 제1 도전 패턴(114)이 노출될 때까지 상기 연결 도전막(145)이 평탄화될 수 있다. 일 예로, 상기 연결 도전막(145)을 평탄화하는 것은, 상기 마스크 패턴들(120)에 의해 정의되는 상기 개구부(125) 내에 상기 연결 도전막(145)이 소정의 두께로 남을 때까지 상기 연결 도전막(145)을 건식 식각하는 것, 및 상기 마스크 패턴들(120)의 각각의 상기 하드 마스크 패턴(116)을 제거하는 것을 포함할 수 있다. 상기 평탄화 공정 후, 상기 마스크 패턴들(120)의 각각의 상기 제1 도전 패턴(114)의 상면은 상기 연결 도전막(145)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 평탄화 공정 동안, 상기 절연패턴들(135P)의 상부도 제거될 수 있고, 상기 절연패턴들(135P)의 상면들도 상기 연결 도전막(145)의 상기 상면과 실질적으로 공면을 이룰 수 있다.
도 7a 내지 도 7c를 참조하면, 먼저, 도 6a 내지 도 6c의 결과물 상에 배리어막 및 제2 도전막이 형성될 수 있다. 상기 배리어막 및 상기 제2 도전막의 각각은 일 예로, 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 제2 도전막 상에 캐핑 패턴들(154)이 형성될 수 있다. 상기 캐핑 패턴들(154)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 캐핑 패턴들(154)의 각각은 상기 제1 도전 패턴(114)을 가로지를 수 있다. 상기 캐핑 패턴들(154)은 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 캐핑 패턴들(154)을 식각 마스크로 상기 제2 도전막, 상기 배리어막, 상기 제1 도전 패턴(114), 상기 하부 절연 패턴(112), 및 상기 연결 도전막(145)이 패터닝될 수 있다. 구체적으로, 상기 캐핑 패턴들(154)의 각각을 식각 마스크로 상기 제2 도전막 및 상기 배리어막이 식각되어, 상기 캐핑 패턴들(154)의 각각의 아래에 제2 도전 패턴(152) 및 배리어 패턴(150)이 형성될 수 있다. 상기 제2 도전 패턴(152) 및 상기 배리어 패턴(150)은 각각 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 더하여, 상기 식각 공정에 의해, 상기 제1 도전 패턴(114) 및 상기 하부 절연 패턴(112)이 패터닝될 수 있다. 이에 따라, 상기 제1 도전 패턴(114)의 양 측벽들 및 상기 하부 절연 패턴(112)의 양 측벽들은 상기 캐핑 패턴들(154)의 각각의 양 측벽들에 정렬될 수 있다.
상기 제1 도전 패턴(114)은 상기 캐핑 패턴들(154)의 각각의 아래에서 복수 개로 제공될 수 있고, 복수의 상기 제1 도전 패턴들(114)은 상기 제1 방향(D1)으로 배열될 수 있다. 상기 배리어 패턴(150) 및 상기 제2 도전 패턴(152)은 상기 복수의 제1 도전 패턴들(114)의 상면들을 덮을 수 있다. 상기 복수의 제1 도전 패턴들(114)의 각각과 상기 기판(100) 사이에 상기 하부 절연 패턴(112)이 제공될 수 있다. 상기 캐핑 패턴들(154)의 각각, 상기 제2 도전 패턴(152), 상기 배리어 패턴(150), 및 상기 복수의 제1 도전 패턴들(114)은 도전 라인(BL)으로 정의될 수 있다. 상기 도전 라인(BL)은 복수 개로 제공될 수 있고, 복수의 상기 도전 라인들(BL)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 도전 라인들(BL)은 일 예로, 비트 라인들일 수 있다.
상기 식각 공정에 의해, 상기 연결 도전막(145)이 패터닝되어 연결 콘택(160)이 형성될 수 있다. 상기 연결 콘택(160)은 상기 도전 라인(BL) 아래에서 복수 개로 제공될 수 있고, 복수의 상기 연결 콘택들(160)은 상기 제1 방향(D1)으로 배열될 수 있다. 상기 연결 콘택들(160)의 각각은 상기 제1 방향(D1)으로 서로 바로 인접하는 한 쌍의 제1 도전 패턴들(114) 사이에 제공될 수 있다. 상기 연결 콘택들(160)은 상기 제1 도전 패턴들(114)을 서로 연결할 수 있다. 상기 연결 콘택들(160)의 각각은 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)에 접속될 수 있다. 상기 도전 라인(BL)은 상기 연결 콘택들(160)의 각각에 의해 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결될 수 있다.
상기 식각 공정 동안, 상기 절연패턴들(135P) 및 상기 식각정지 패턴들(130P)은 제거되지 않고 상기 기판(100) 상에 남을 수 있다. 상기 절연패턴들(135P)은 상기 도전 라인(BL)의 양 측에 제공될 수 있다. 상기 절연패턴들(135P)은 상기 도전 라인(BL)의 일 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제1 절연패턴들(135Pa), 및 상기 도전 라인(BL)의 타 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제2 절연패턴들(135Pb)을 포함할 수 있다. 상기 절연패턴들(135P)의 각각의 상면(135P_U)은 상기 도전 라인(BL)의 상면(BL_U)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다.
상기 기판(100) 상에 상기 도전 라인(BL) 및 상기 절연 패턴들(135P)을 덮는 스페이서막이 형성될 수 있다. 상기 스페이서막은 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 스페이서막을 이방성 식각하여, 상기 도전 라인(BL)의 측벽들 상에 제1 스페이서들(156)이 형성될 수 있고, 상기 절연패턴들(135P)의 각각의 측벽들 상에 제2 스페이서들(157)이 형성될 수 있다. 상기 제1 스페이서들(156)은 상기 연결 콘택(160)의 측벽들 및 상기 하부 절연 패턴(112)의 측벽들 상으로 연장되어 상기 기판(100)과 접할 수 있다. 상기 제2 스페이서들(157)은 상기 식각정지 패턴들(130P)의 각각의 측벽들 상으로 연장되어 상기 기판(100)과 접할 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 상기 기판(100) 상에 상기 도전 라인(BL) 및 상기 절연패턴들(135P)을 덮는 층간 절연막(162)이 형성될 수 있다. 상기 층간 절연막(162) 내에 상기 층간 절연막(162)을 관통하여 상기 활성패턴들(ACT)의 각각의 상기 제2 불순물 주입 영역들(SD2)에 전기적으로 연결되는 도전 콘택들(170)이 형성될 수 있다. 상기 도전 콘택들(170)을 형성하는 것은, 일 예로, 상기 층간 절연막(162) 내에 상기 제2 불순물 주입 영역들(SD2)을 각각 노출하는 콘택 홀들을 형성하는 것, 및 상기 콘택 홀들 내에 상기 도전 콘택들(170)을 각각 형성하는 것을 포함할 수 있다. 상기 도전 콘택들(170)의 각각은 대응하는 제2 불순물 주입 영역(SD2)에 전기적으로 연결될 수 있다. 상기 도전 콘택들(170)은 상기 도전 라인(BL)의 상기 일 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제1 도전 콘택들(170a), 및 상기 도전 라인(BL)의 상기 타 측에 제공되어 상기 제1 방향(D1)으로 배열되는 제2 도전 콘택들(170b)을 포함할 수 있다. 상기 제1 도전 콘택들(170a) 및 상기 제1 절연 패턴들(135Pa)은 상기 제1 방향(D1)을 따라 교대로 배치될 수 있고, 상기 제2 도전 콘택들(170b) 및 상기 제2 절연 패턴들(135Pb)은 상기 제1 방향(D1)을 따라 교대로 배치될 수 있다. 상기 도전 콘택들(170)의 각각의 상면(170_U)은 상기 절연패턴들(135P)의 각각의 상기 상면(135P_U) 보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 이 후, 상기 층간 절연막(162) 상에 상기 도전 콘택들(170)에 각각 연결되는 정보 저장 요소들(180)이 형성될 수 있다.
상기 기판(100) 상에, 평면적 관점에서 상기 활성패턴들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)을 둘러싸는 상기 한 쌍의 제1 마스크 패턴들(120a) 및 상기 한 쌍의 제2 마스크 패턴들(120b)이 제공되는 경우, 상기 한 쌍의 제1 마스크 패턴들(120a)의 각각과 상기 한 쌍의 제2 마스크 패턴들(120b)의 각각 사이(이하, 협폭 영역)의 거리는, 상기 한 쌍의 제1 마스크 패턴들(120a) 사이의 거리 및 상기 한 쌍의 제2 마스크 패턴들(120b) 사이의 거리보다 작을 수 있다. 상기 기판(100) 상에 상기 제1 및 제2 마스크 패턴들(120a, 120b)을 덮고 상기 협폭 영역을 채우는 도전막이 형성되는 경우, 상기 협폭 영역 내 상기 도전막의 적어도 일부는 후속 식각 공정에 의해 제거되지 않고 남을 수 있다. 이 경우, 상기 협폭 영역 내에 남은 상기 도전막의 상기 적어도 일부는 인접하는 도전 콘택들(170) 사이의 전기적 단락을 초래할 수 있다.
본 발명의 개념에 따르면, 상기 기판(100) 상에 상기 제1 및 제2 마스크 패턴들(120a, 120b)을 덮는 상기 연결 도전막(145)이 형성되기 전에, 상기 한 쌍의 제1 마스크 패턴들(120a)의 각각과 상기 한 쌍의 제2 마스크 패턴들(120b)의 각각 사이에 상기 절연패턴(135P)이 형성될 수 있다. 상기 절연패턴(135P)은 상기 제1 방향(D1)으로 서로 인접하는 한 쌍의 도전 콘택들(170) 사이에 개재될 수 있고, 이에 따라, 상기 한 쌍의 도전 콘택들(170) 사이의 전기적 단락이 방지될 수 있다.
따라서, 반도체 소자의 전기적 특성이 개선될 수 있고, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 소자분리막
ACT: 활성패턴들 SD1, SD2: 제1 및 제2 불순물 주입 영역들
WL: 워드 라인 106: 게이트 유전 패턴
108: 게이트 전극 110: 게이트 캐핑 패턴
112: 하부 절연 패턴 114: 제1 도전 패턴
150: 배리어 패턴 152: 제2 도전 패턴
154: 캐핑 패턴 BL: 도전 라인
135P: 절연 패턴 130P: 식각정지 패턴
156, 157: 제1 및 제2 스페이서들
160: 연결 콘택 162: 층간 절연막
170: 도전 콘택 180: 정보저장요소

Claims (10)

  1. 제1 불순물 주입 영역, 및 상기 제1 불순물 주입 영역으로부터 이격되는 제2 불순물 주입 영역들을 포함하는 기판;
    상기 기판 상에 제1 방향으로 연장되고, 상기 제1 불순물 영역에 전기적으로 연결되는 도전 라인;
    상기 도전 라인의 일 측에 제공되어 상기 제1 방향으로 배열되고, 상기 제2 불순물 영역들 중 대응하는 제2 불순물 영역들에 각각 전기적으로 연결되는 제1 도전 콘택들;
    상기 도전 라인의 상기 일 측에 제공되어 상기 제1 방향으로 배열되는 제1 절연패턴들; 및
    상기 도전 라인과 상기 제1 불순물 주입 영역 사이의 연결 콘택을 포함하되,
    상기 제1 도전 콘택들 및 상기 제1 절연패턴들은 상기 제1 방향을 따라 교대로 배치되고,
    상기 제1 절연패턴들의 각각의 상면은 상기 도전 라인의 상면보다 상기 기판으로부터 낮은 높이에 위치하고,
    상기 도전 라인은 상기 제1 방향으로 서로 이격되는 제1 도전 패턴들을 포함하고,
    상기 연결 콘택은 상기 제1 도전 패턴들 사이에 제공되어 상기 제1 도전 패턴들을 서로 연결하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1 도전 콘택들의 각각의 상면은 상기 제1 절연패턴들의 각각의 상기 상면보다 상기 기판으로부터 높은 높이에 위치하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제1 도전 콘택들에 각각 연결되는 정보 저장 요소들을 더 포함하는 반도체 소자.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 연결 콘택은 상기 기판 내부로 연장되어 상기 제1 불순물 주입 영역과 접하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 연결 콘택의 바닥면은 상기 제1 도전 패턴들의 각각의 바닥면보다 상기 기판의 하면으로부터 낮은 높이에 위치하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 도전 라인은:
    상기 제1 도전 패턴들 및 상기 연결 콘택의 상면들을 덮고 상기 제1 방향으로 연장되는 제2 도전 패턴; 및
    상기 제1 도전 패턴들의 각각과 상기 제2 도전 패턴 사이에 개재하고, 상기 연결 콘택과 상기 제2 도전 패턴 사이로 연장되는 배리어 패턴을 포함하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 기판 내에 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 이격되는 워드 라인들을 더 포함하되,
    상기 제1 불순물 주입 영역은 상기 워드 라인들 중 서로 바로 인접하는 한 쌍의 워드 라인들 사이에 배치되는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제1 절연패턴들의 각각과 상기 기판 사이의 식각정지 패턴을 더 포함하되,
    상기 식각정지 패턴은 상기 제1 절연패턴들에 대하여 식각 선택성을 갖는 물질을 포함하고, 상기 제1 절연패턴들의 각각과 접하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 기판 상에 상기 도전 라인, 상기 제1 도전 콘택들, 및 상기 제1 절연패턴들을 덮는 층간 절연막을 더 포함하되,
    상기 절연패턴들의 각각은 상기 층간 절연막 내에 제공되어 상기 층간 절연막의 적어도 일부를 관통하는 반도체 소자.
KR1020160042507A 2016-04-06 2016-04-06 반도체 소자 및 그 제조방법 KR102607311B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160042507A KR102607311B1 (ko) 2016-04-06 2016-04-06 반도체 소자 및 그 제조방법
US15/433,199 US10153283B2 (en) 2016-04-06 2017-02-15 Semiconductor devices including conductive contacts and insulation patterns arranged in an alternating sequence and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160042507A KR102607311B1 (ko) 2016-04-06 2016-04-06 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20170115228A KR20170115228A (ko) 2017-10-17
KR102607311B1 true KR102607311B1 (ko) 2023-11-30

Family

ID=59999472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160042507A KR102607311B1 (ko) 2016-04-06 2016-04-06 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US10153283B2 (ko)
KR (1) KR102607311B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763262B2 (en) * 2018-11-23 2020-09-01 Nanya Technology Corporation Method of preparing semiconductor structure
US11791260B2 (en) * 2021-02-02 2023-10-17 Micron Technology, Inc. Contacts for twisted conductive lines within memory arrays
KR20230105140A (ko) * 2022-01-03 2023-07-11 삼성전자주식회사 반도체 메모리 장치의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583965B1 (ko) 2004-12-31 2006-05-26 삼성전자주식회사 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
US20150340367A1 (en) * 2011-09-09 2015-11-26 Ps4 Luxco S.A.R.L. Memory Transistors with Buried Gate Electrodes

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508090B1 (ko) * 2003-03-25 2005-08-17 삼성전자주식회사 반도체 소자의 테스트 패턴 및 그 형성방법
US20080299722A1 (en) 2007-05-29 2008-12-04 Jessica Hartwich Manufacturing method for forming a recessed channel transistor, method for forming a corresponding integrated semiconductor memory device and corresponding self-aligned mask structure
KR20090036698A (ko) * 2007-10-10 2009-04-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
KR20090112038A (ko) 2008-04-23 2009-10-28 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR101095063B1 (ko) 2010-01-22 2011-12-20 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR101609254B1 (ko) * 2010-03-02 2016-04-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101119156B1 (ko) 2010-03-09 2012-03-20 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20120003741A (ko) 2010-07-05 2012-01-11 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR101729330B1 (ko) 2010-12-30 2017-04-25 에스케이하이닉스 주식회사 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법
KR101213728B1 (ko) 2011-03-10 2012-12-18 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR101827353B1 (ko) 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR101954330B1 (ko) 2012-03-27 2019-03-05 에스케이하이닉스 주식회사 반도체 소자, 그 반도체 소자를 갖는 모듈과 시스템 및 그 반도체 소자의 제조 방법
KR101843442B1 (ko) 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법
KR101926027B1 (ko) * 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
KR101924020B1 (ko) 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101928310B1 (ko) 2012-10-18 2018-12-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101994078B1 (ko) 2012-11-13 2019-07-01 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR101991943B1 (ko) * 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140091845A (ko) 2013-01-14 2014-07-23 삼성전자주식회사 증착 확장된 활성영역을 갖는 반도체 및 반도체 제조 방법
KR102150965B1 (ko) 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102161800B1 (ko) 2013-12-06 2020-10-06 삼성전자주식회사 반도체 소자 및 이의의 제조 방법
KR20150074629A (ko) 2013-12-24 2015-07-02 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583965B1 (ko) 2004-12-31 2006-05-26 삼성전자주식회사 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
US20150340367A1 (en) * 2011-09-09 2015-11-26 Ps4 Luxco S.A.R.L. Memory Transistors with Buried Gate Electrodes

Also Published As

Publication number Publication date
KR20170115228A (ko) 2017-10-17
US10153283B2 (en) 2018-12-11
US20170294439A1 (en) 2017-10-12

Similar Documents

Publication Publication Date Title
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
KR101883656B1 (ko) 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
KR20210116824A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR102451417B1 (ko) 반도체 장치
KR100919712B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR20200112218A (ko) 서포터 패턴을 갖는 반도체 소자
CN114725065A (zh) 半导体存储装置
KR102265271B1 (ko) 반도체 소자 및 그 제조방법
KR20220036109A (ko) 반도체 장치
KR20150137224A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102667796B1 (ko) 반도체 소자 및 그의 제조방법
KR20180007356A (ko) 반도체 장치
EP4095909A1 (en) Semiconductor memory device and method of fabricating the same
KR20200130945A (ko) 랜딩 패드를 갖는 반도체 소자
KR20180018239A (ko) 반도체 메모리 장치
KR102607311B1 (ko) 반도체 소자 및 그 제조방법
KR20170082732A (ko) 반도체 장치 및 이의 제조 방법
CN106469725B (zh) 存储元件及其制造方法
US12096615B2 (en) Semiconductor devices having contact plugs
KR20220067566A (ko) 반도체 메모리 소자
KR20100000927A (ko) 상변화 메모리 장치의 제조 방법
JP2014022688A (ja) 半導体装置の製造方法および半導体装置
US20220344341A1 (en) Semiconductor devices having air gaps
US20240306371A1 (en) Semiconductor memory device
US20240349492A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right