KR20150074629A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20150074629A KR1020130162588A KR20130162588A KR20150074629A KR 20150074629 A KR20150074629 A KR 20150074629A KR 1020130162588 A KR1020130162588 A KR 1020130162588A KR 20130162588 A KR20130162588 A KR 20130162588A KR 20150074629 A KR20150074629 A KR 20150074629A
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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은, 기판 상에 비트라인 컨택홀을 포함하는 캡핑막 패턴을 형성하고, 상기 비트라인 컨택홀 내에 비트라인 컨택을 형성하되, 상기 비트라인 컨택은 보이드(void)를 포함하고, 상기 비트라인 컨택과 상기 캡핑막 패턴 상면을 덮는 커버막을 형성하고, 상기 커버막 상에 메탈막을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고, 서로 다른 층의 도전층들을 상호 전기적으로 연결시키기 위한 컨택홀의 사이즈가 감소되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 비트라인 컨택 내에 발생하는 씨임(seam) 또는 보이드(void)에 메탈 등의 다른 물질이 들어가지 않도록 하여 불량 유발을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 비트라인 컨택 내에 발생하는 씨임(seam) 또는 보이드(void)에 메탈 등의 다른 물질이 들어가지 않도록 하여 불량 유발을 방지하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 비트라인 컨택홀을 포함하는 캡핑막 패턴을 형성하고, 상기 비트라인 컨택홀 내에 비트라인 컨택을 형성하되, 상기 비트라인 컨택은 보이드(void)를 포함하고, 상기 비트라인 컨택과 상기 캡핑막 패턴 상면을 덮는 커버막을 형성하고, 상기 커버막 상에 메탈막을 형성하는 것을 포함한다.
상기 비트라인 컨택과 상기 커버막은 동일한 물질을 포함할 수 있다.
상기 캡핑막 패턴은 상기 동일한 물질을 포함할 수 있고, 상기 물질은 폴리 실리콘을 포함할 수 있다.
상기 커버막을 형성한 후에, 상기 커버막에 N형 또는 P형 불순물을 이온 주입하는 하는 것을 더 포함할 수 있다.
상기 커버막을 형성하는 것은, N형 또는 P형 불순물을 인시츄(in-situ) 공정을 통해 상기 커버막에 도핑시키면서 상기 커버막을 형성하는 것을 포함할 수 있다.
상기 커버막의 두께는 1Å 내지 60Å일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 및 제2 활성 영역을 포함하고, 상기 제1 활성 영역 상에 보이드를 포함하는 비트라인 컨택이 형성된 기판, 상기 비트라인 컨택 상에 형성된 비트라인 및 상기 비트라인 컨택과 상기 비트라인 사이에 배치되고 상기 비트라인 컨택과 동일한 물질을 포함한다.
상기 동일한 물질은 폴리 실리콘을 포함할 수 있다.
상기 커버막의 두께는 1Å 내지 60Å일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 기판(100) 내에는 활성 영역(105)이 형성되어 있다. 게이트 라인(40)은 이러한 활성 영역(105)을 가로지르도록 형성되어 있다. 또한, 기판(100) 상에는 비트 라인(210)이 형성되어 있고, 활성 영역(105) 상에는 스토리지 전극(미도시)이 형성되어 있다.
활성 영역(105)은 기판(100) 내에 소자 분리막(110)을 형성함으로써 정의되고, 예를 들어, 6F2 레이아웃에서는 활성 영역(105)은 수직 또는 수평 방향이 아닌 소정 각도로 기울어지도록 형성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 2개의 게이트 라인(40)은 1개의 활성 영역(105)을 가로지르도록 형성될 수 있다. 이와 같이 함으로써, 활성 영역(105) 상에 2개의 트랜지스터가 형성될 수 있다. 구체적으로 설명하면, 2개의 트랜지스터는 1개의 활성 영역(105)을 가로지르도록 형성된 2개의 게이트 라인(40)과, 2개의 게이트 라인(40) 사이의 활성 영역(105) 내에 형성된 제1 활성 영역(105a)과, 2개의 게이트 라인(40) 각각에 대해서 제1 활성 영역(105a)의 반대편에 형성된 제2 활성 영역(105b)을 포함한다. 즉, 2개의 트랜지스터는 제1 활성 영역(105a)을 공유하고, 제2 활성 영역(105b)은 공유하지 않는다.
여기서, 활성 영역(105)은 소스/드레인 영역을 포함할 수 있다. 예를 들어, 제1 활성 영역(105a)은 드레인 영역, 제2 활성 영역(105b)은 소스 영역일 수 있으나 이에 제한되지는 않는다.
특히, 본 발명에서는 제1 활성 영역(105a)은 제1 활성 영역(105a) 상에 형성되어 있는 비트라인 컨택(150)을 통해서 비트라인(210)과 직접 연결되는 반면, 제2 활성 영역(105b)은 제2 활성 영역(105b) 상에 형성되어 있는 스토리지 노드 컨택(270)을 통해서 스토리지 전극(미도시)과 연결된다.
또한, 본 발명의 트랜지스터는 리세스 채널(recess channel)을 갖는 트랜지스터일 수 있다. 즉, 게이트 라인(40)은 기판(100) 내에 좁고 깊게 형성될 수 있다.
도 2a 내지 도 9b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기로 한다.
도 2a 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 도 1의 A―A′를 따라 절단한 단면도이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 도 1의 B―B′를 따라 절단한 단면도이다.
먼저, 도 2a 및 도 2b를 참조하면, 기판(100) 상에 캡핑막(120a)을 형성한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
이러한 기판(100) 내에는 소자 분리막(110)과 활성 영역(105)이 형성될 수 있다. 여기서, 활성 영역(105)은 STI(Shallow Trench Isolation)와 같은 소자 분리막(110)에 의해 정의되고, 앞서 설명한 것과 같이 제1 활성 영역(105a) 및 제2 활성 영역(105b)으로 분리될 수 있다.
소자분리막(110)에 의해 활성 영역(105)이 정의되어 있는 기판(100) 내에 복수의 게이트 트렌치(38)를 형성한 후, 복수의 게이트 트렌치(38) 내에 게이트 절연막(42) 및 게이트 라인(40)이 차례로 형성될 수 있다. 게이트 라인(40) 위에, 트렌치(38) 내부의 나머지 공간을 채우는 게이트 캡핑막(44)을 형성한다. 게이트 절연막(42)은 예를 들어, 실리콘 산화막으로 이루어질 수 있다. 게이트 라인(40)은 금속, 금속 질화물, 또는 폴리실리콘으로 이루어질 수 있다. 예를 들면, 게이트 라인(40)은 TiN으로 이루어질 수 있다. 게이트 캡핑막(44)은 실리콘 질화물로 이루어질 수 있다.
활성 영역(105)의 상부에는 불순물을 주입할 수 있다. 불순물을 주입하면 활성 영역(105)은 소오스/드레인 영역으로 작용할 수 있다. 게이트 라인(40)이 NMOS를 구성하는 경우, 활성 영역(105)에 이온주입 공정 등을 통해 N형 불순물을 주입할 수 있다. 또한, 게이트 라인(40)이 PMOS를 구성하는 경우에는, 활성 영역(105)에 이온주입 공정을 통해 P형 불순물을 주입할 수 있다.
한편, 상술한 N형 또는 P형 불순물은 이온주입 공정이 아닌 인시츄 도핑 공정을 통해서도 활성 영역(105)에 도핑될 수 있다. 인시츄 도핑 공정을 이용하는 경우, 예를 들어, N형 불순물 소스로 PH3, AsH3 등을 사용할 수 있고, P형 불순물 소스로 BF3, BCl3 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 기판(100) 상에 캡핑막(120a)을 형성한다. 캡핑막(120a)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
한편, 도 2a 내지 도 2b에서는 캡핑막(120a)을 하나의 막으로 도시하였지만, 복수개의 막으로 형성할 수도 있다. 즉, 도 2a 및 도 2b에 도시된 것과 달리 하부에 형성된 제1 캡핑막(미도시)과 그 상부에 형성된 제2 캡핑막(미도시)으로 이루어진 다층 형상의 캡핑막(미도시)이 기판(100) 상에 형성될 수 있다.
이어서, 도 3a 및 도 3b를 참조하면, 캡핑막(120a) 상에 마스크막 패턴(130)을 형성한다. 마스크막 패턴(130)을 형성하기 위하여, 마스크막을 캡핑막(120a) 상에 형성하고, 포토 공정 등을 통하여 마스크막을 패터닝할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 4a 및 도 4b를 참조하면, 상기 마스크막 패턴(130)을 마스크로 하여 비트라인 컨택홀(140)을 형성한다. 비트라인 컨택홀(140)을 형성하기 위하여, 마스크막 패턴(130)으로 덮혀져 있지 않은 노출된 캡핑막(120a) 부분을 식각한다. 캡핑막(120a)은 식각되어 캡핑막 패턴(120)을 형성한다. 비트라인 컨택홀(140)을 형성할 때, 제1 활성 영역(105a)의 일부도 식각될 수 있다. 또한, 제1 활성 영역(105a)의 양 측면에 배치된 소자 분리막(110)과 게이트 캡핑막(44)도 일부 식각될 수 있다. 그러나, 비트라인 컨택홀(140)을 형성하더라도, 게이트 라인(40)과 제2 활성 영역(105b)은 노출되지 않는다.
이어서, 도 5a 및 도 5b를 참조하면, 기판(100) 상에 폴리실리콘막(142)을 형성한다. 폴리실리콘막(142)은 비트라인 컨택홀(140)을 채우며, 마스크막 패턴(130) 상에도 형성될 수 있다. 폴리실리콘막(142)은 CVD 공정 또는 ALD 공정 등을 이용하여 형성할 수 있다. 폴리실리콘막(142)을 형성하는 과정에서 인시츄(in-situ) 공정을 통해 폴리실리콘막(142)에 불순물을 주입할 수 있다. 불순물은 필요에 따라, N형 불순물 또는 P형 불순물일 수 있다.
또는 폴리실리콘막(142)을 형성한 후에, 이온주입 공정 등을 통하여 폴리실리콘막(142)에 N형 또는 P형 불순물을 주입할 수 있다.
폴리실리콘막(142) 내에 보이드 및/또는 씨임(145)이 형성될 수 있다. 특히, 보이드 및/또는 씨임(145)은 비트라인 컨택홀(140) 내에 형성될 수 있다. 반도체 장치의 집적도가 증가함에 따라, 비트라인 컨택홀(140)의 폭이 좁아지고 종회비(aspect ratio)가 높아진다. 결국, 폴리실리콘막(142)이 완전하게 비트라인 컨택홀(140)을 채우지 못하여 폴리실리콘막(142) 내에 보이드 및/또는 씨임(145)이 형성될 수 있다.
한편, 도시하지는 않았지만, 폴리실리콘막(142)을 형성하기 전에 비트라인 컨택홀(140)의 측벽에 스페이서(미도시)를 형성할 수 있다.
이어서, 도 6a 및 도 6b를 참조하면, 마스크막 패턴(130)을 노출시키도록 폴리실리콘막(142)을 식각하여 비트라인 컨택(150)을 형성한다. 비트라인 컨택(150)은 비트라인 컨택홀(140) 내부에 형성되며, 비트라인 컨택(140)의 상면과 캡핑막 패턴(120)의 상면은 동일 평면에 위치할 수 있다. 비트라인 컨택(140) 역시 보이드 및/또는 씨임(145)을 포함하고 있으며, 보이드 및/또는 씨임(145)의 일부가 도 6a 및 도 6b에 도시된 바와 같이 노출될 수도 있다.
이어서, 도 7a 및 도 7b를 참조하면, 마스크막 패턴(130)을 제거한다. 마스크막 패턴(130)을 제거하기 위하여 습식 식각을 이용할 수 있으나, 이에 제한되는 것은 아니다.
마스크막 패턴(130)을 제거할 때, 캡핑막 패턴(120)과 비트라인 컨택(150)은 식각되지 않는다. 즉, 마스크막 패턴(130)과 캡핑막 패턴(120), 마스크막 패턴(130)과 비트라인 컨택(150)은 높은 식각 선택비를 가질 수 있다.
한편, 마스크막 패턴(130)을 제거하더라도 비트라인 컨택(150)은 식각되지 않으므로, 보이드 및/또는 씨임(145)은 그대로 존재한다.
이어서, 도 8a 및 도 8b를 참조하면, 기판(100) 상에 커버막(160)을 형성한다. 구체적으로, 커버막(160)은 캡핑막 패턴(120) 상면과 비트라인 컨택(150) 상면을 덮도록 형성할 수 있다. 커버막(120)은 비트라인 컨택(150)과 동일한 물질을 포함할 수 있으며, 예를 들어, 폴리 실리콘을 포함할 수 있다. 따라서, 커버막(160), 비트라인 컨택(150), 캡핑막(120) 모두 동일한 물질인 폴리실리콘을 포함할 수 있다.
캡핑막 패턴(120) 상면과 비트라인 컨택(150) 상면은 동일한 위치에 평평하게 형성되어 있기 때문에, 커버막(160) 역시 평평하게 형성될 수 있다.
커버막(160)을 형성하면, 비트라인 컨택(150) 내에 존재하는 보이드 및/또는 씨임(145)이 외부에 노출되지 않을 수 있다. 도 7a와 도 7b와 같이, 보이드 및/또는 씨임(145)이 외부에 노출되어 있는 경우, 비트라인 컨택(150) 상에 막을 형성하는 도중에 이물질 등이 보이드 및/또는 씨임(145) 내에 들어갈 수 있다. 보이드 및/또는 씨임(145) 내에 이물질 등이 들어가면, 예를 들어 쇼트가 발생하거나, 비트라인 컨택(150) 상면이 불규칙하게 에칭되거나, 어닐링 공정을 수행할 때 제대로 어닐링이 되지 않는 등 반도체 장치 제조 과정에서 예상치 못한 결과가 발생할 수 있다. 따라서, 비트라인 컨택(150) 상면에 커버막(160)을 형성하여 보이드 및/또는 씨임(145)에 이물질이 들어가지 않도록 하여, 반도체 장치의 신뢰성을 향상시킬 수 있다. 커버막(160), 비트라인 컨택(150), 캡핑막(120) 모두 동일한 물질, 예를 들어 폴리 실리콘을 포함하므로 커버막(160)을 형성하더라도 반도체 장치의 성능이나 동작에는 어떠한 영향도 미치지 않는다.
커버막(145)은 보이드 및/또는 씨임(145)을 덮는 역할을 하므로 두껍게 형성할 필요없이 보이드 및/쏘는 씨임(145)을 덮을 수 있을 정도로 얇게 형성한다. 예를 들어, 커버막(145)을 1Å 내지 60Å의 두께로 형성할 수 있으나, 이에 제한되는 것은 아니다.
한편, 비트라인 컨택(150)에는 N형 또는 P형 불순물이 도핑되어 있으므로, 반도체 장치의 성능에 영향을 주지 않기 위해 커버막(160)에도 N형 또는 P형 불순물이 도핑될 수 있다. 구체적으로, 비트라인 컨택(150)이 N형 불순물로 도핑되어 있으면, 커버막(160)을 N형 불순물로 도핑하고, 비트라인 컨택(150)이 P형 불순물로 도핑되어 있으면, 커버막(160)을 P형 불순물로 도핑할 수 있다.
커버막(160)에 불순물을 도핑하기 위하여, 커버막(160)을 형성한 후에, 커버막(160)에 N형 또는 P형 불순물을 이온 주입할 수 있다. 또는 커버막(160)을 CVD 공정 또는 ALD 공정으로 형성할 시에 인시츄 공정을 통해 커버막(160)에 불순물을 도핑시킬 수 있다. 인시츄 공정을 통해 불순물을 도핑시키기 위하여, 예를 들어 PH3, AsH3 등과 같은 N형 불순물 소스, 또는 BF3, BCl3 등과 같은 P형 불순물 소스를 사용할 수 있다.
이어서, 도 9a 및 도 9b를 참조하면, 커버막(160) 상에 메탈막(170), 하드마스크막(180)을 순차적으로 형성한다. 메탈막(170)은 예를 들어, W을 포함할 수 있고, 하드마스크막(180)은 예를 들어, Ti, TiN 등을 포함할 수 있다. 비트라인 컨택(150) 상의 커버막(160)이 보이드 및/또는 씨임(145)을 덮고 있기 때문에, 메탈막(170)을 형성하는 과정에서 보이드 및/또는 씨임(145)의 내부에 이물질이 들어가지 않는다.
추후 공정에서, 비트라인 컨택(150) 상의 메탈막(170)과 하드마스크막(180)이 남겨지도록 메탈막(170)과 하드마스크막(180)을 패터닝하면, 메탈막(170)과 하드마스크막(180)은 비트라인(도 1의 210)이 될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
38: 게이트 트렌치 40: 게이트 라인
42: 게이트 절연막 44: 게이트 캡핑막
100: 기판 105: 활성 영역
110: 소자 분리막 120: 캡핑막 패턴
130: 마스크막 패턴 140: 비트라인 컨택홀
142: 폴리실리콘막 145: 보이드 및/또는 씨임
150: 비트라인 컨택 160: 커버막
170: 메탈막 180: 하드마스크막
210: 비트라인 270: 스토리지노드 컨택

Claims (10)

  1. 기판 상에 비트라인 컨택홀을 포함하는 캡핑막 패턴을 형성하고,
    상기 비트라인 컨택홀 내에 비트라인 컨택을 형성하되, 상기 비트라인 컨택은 보이드(void)를 포함하고,
    상기 비트라인 컨택과 상기 캡핑막 패턴 상면을 덮는 커버막을 형성하고,
    상기 커버막 상에 메탈막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 비트라인 컨택과 상기 커버막은 동일한 물질을 포함하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 캡핑막 패턴은 상기 동일한 물질을 포함하는 반도체 장치 제조 방법.
  4. 제 2항에 있어서,
    상기 물질은 폴리 실리콘을 포함하는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 커버막을 형성한 후에,
    상기 커버막에 N형 또는 P형 불순물을 이온 주입하는 하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 커버막을 형성하는 것은, N형 또는 P형 불순물을 인시츄(in-situ) 공정을 통해 상기 커버막에 도핑시키면서 상기 커버막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 커버막의 두께는 1Å 내지 60Å인 반도체 장치 제조 방법.
  8. 제1 및 제2 활성 영역을 포함하고 상기 제1 활성 영역 상에 보이드를 포함하는 비트라인 컨택이 형성된 기판;
    상기 비트라인 컨택 상에 형성된 비트라인;및
    상기 비트라인 컨택과 상기 비트라인 사이에 배치되고 상기 비트라인 컨택과 동일한 물질을 포함하는 커버막을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 동일한 물질은 폴리 실리콘을 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 커버막의 두께는 1Å 내지 60Å인 반도체 장치 제조 방법.
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