JP2012015345A - 半導体装置 - Google Patents

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Abstract

【課題】ゲートコンタクトプラグ形成のためのコンタクトホールの深さを適切に制御可能とする。
【解決手段】半導体装置１は、活性領域ＡＲを囲む第１の絶縁体ピラー２１と、第１の絶縁体ピラー２１の活性領域ＡＲ側の側面２１ｓとｙ方向に相対向する側面２２ｓを有する第２の絶縁体ピラー２２と、第１及び第２の絶縁体ピラー２１，２２の上面を覆う絶縁膜３１と、第１のゲート電極１６と電気的に接続し、かつ少なくとも側面２１ｓ，２２ｓを覆う第２のゲート電極２３と、底面に絶縁膜３１及び第２のゲート電極２３が露出したコンタクトホールの内部に設けられ、かつ第２のゲート電極２３の上面と電気的に接続するゲートコンタクトプラグ４２とを備え、側面２１ｓ，２２ｓ間の距離は、ゲートコンタクトプラグ４２のｘ方向の長さより短く、ゲートコンタクトプラグ４２は側面２１ｓ，２２ｓ間の領域で第２のゲート電極２３と電気的に接続する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に縦型トランジスタを用いる半導体装置に関する。
半導体装置、特にメモリデバイスのチップサイズは、低コストの観点から年々縮小されている。これに応じ、ＤＲＡＭ(Dynamic Random Access Memory)では、セルトランジスタ用として４Ｆ２構造を有する縦型トランジスタの採用が進められている（例えば特許文献１参照）。周辺回路のトランジスタ用としては、セルトランジスタほど縮小化の要請がないことから、従来のプレーナー型トランジスタが引き続き採用されているが、セルと周辺回路とでトランジスタの構造が異なると工程数が大幅に増大してしまうことから、最近では、周辺回路のトランジスタにも縦型トランジスタの採用が検討されている。
周辺回路に設置される縦型トランジスタでは、特許文献１に記載されているように、近接する２本のシリコンピラーが用いられる。一方のシリコンピラーはチャネルとして用いられるもので、上部及び下部それぞれに不純物拡散層が設けられ、側面はゲート絶縁膜を介してゲート電極に覆われている。他方のシリコンピラーは、ゲート電極の長さを横方向に延長するためのダミーシリコンピラーであり、延長された部分を利用してゲートコンタクトプラグが設けられる。
ゲートコンタクトプラグ形成までの工程について簡単に説明する。初めに、ハードマスク（シリコン窒化膜）を用いてシリコン基板表面をパターニングすることにより、２本のシリコンピラーを形成する。次に、ハードマスクを残したままで全面をシリコン酸化膜で覆い、さらに各シリコンピラーの側面をサイドウォール窒化膜で覆い、その状態でシリコン基板内に不純物を注入する。ここで注入した不純物は下部拡散層を構成する。注入が終了したら、サイドウォール窒化膜及びシリコン酸化膜を順にエッチングにより除去する。
次に、シリコンピラー側面を熱酸化し、ゲート絶縁膜を形成する。さらに、導電性材料を成膜してエッチバックすることで、シリコンピラーの側面にゲート電極を形成する。次いで全体をシリコン酸化膜で覆った後、ハードマスクの上面が露出するまで、ＣＭＰ(Chemical Mechanical Polishing)により表面を研磨する。ハードマスクの上面が露出したら、チャネル用シリコンピラーの上面に形成されている部分のみハードマスクを除去し、除去によってできた開口内にサイドウォール窒化膜を形成した後、チャネル用シリコンピラーの上部に不純物を注入する。ここで注入した不純物は上部拡散層を構成する。その後、再度全面をシリコン酸化膜で覆い、このシリコン酸化膜をエッチングすることで、下部拡散層、上部拡散層、ゲート電極それぞれの上面を露出させるコンタクトホールを設ける。そして、コンタクトホール内に導電性材料を埋め込むことで、下部拡散層、上部拡散層、ゲート電極それぞれに接続する３本のコンタクトプラグを形成する。
こうして形成される３本のコンタクトプラグのうちゲート電極に接続するコンタクトプラグが、上述したゲートコンタクトプラグである。ゲートコンタクトプラグは、ダミーシリコンピラー周縁の一部にてゲート電極に接続する。
特開２００９−６５０２４号公報
しかしながら、以上のようにして形成された縦型トランジスタには、ゲートコンタクトプラグ形成のためのコンタクトホールの深さ制御が難しく、ゲートコンタクトプラグとゲート電極の電気的接続が十分に担保できないという問題がある。以下、詳しく説明する。
コンタクトホールを開ける際には、シリコン酸化膜をエッチングする一方、ダミーシリコンピラー上部にあるハードマスク（シリコン窒化膜）がエッチングされないようにする必要がある。そこで選択比の高いエッチングを用いるが、このエッチングには、コンタクトホールの底面に現れる材料によってシリコン酸化膜のエッチングレートが変化するという特性がある。具体的には、コンタクトホールの底面積に占めるシリコン窒化膜の割合が大きいほど、シリコン酸化膜のエッチングレートが小さくなる。
ゲートコンタクトプラグを形成するためのコンタクトホールはダミーシリコンピラー周縁に設けられることから、エッチングが進むと、コンタクトホール底面にはハードマスクが現れる。ハードマスクはシリコン窒化膜であることから、コンタクトホールの底面積に占めるハードマスクの割合が大きいほど、シリコン酸化膜のエッチングレートが小さくなる。
ここで、コンタクトホールを開ける位置は、水平方向に目ズレする(misalign)場合がある。この目ズレ(misalignment)が生ずると、コンタクトホールの底面積に占めるハードマスクの割合が変化する。この変化は、シリコン酸化膜のエッチングレートの変化を生ずる。目ズレの発生や大きさは予測不能であることから、このエッチングレートの変化を予測することはできず、そのため、コンタクトホールの深さ制御を適切に行うことが困難になるのである。したがって、ゲートコンタクトプラグ形成のためのコンタクトホールの深さを適切に制御可能な半導体装置が求められている。
本発明による半導体装置は、シリコン基板と、前記シリコン基板表面の活性領域内に設けられた第１のシリコンピラーと、前記第１のシリコンピラーの上部及び下部にそれぞれ形成された上部拡散層及び下部拡散層と、ゲート絶縁膜を介して前記第１のシリコンピラーの側面を覆う第１のゲート電極と、前記活性領域を囲む第１の絶縁体ピラーと、前記第１の絶縁体ピラーの前記活性領域側の第１の側面と第１の方向に相対向する第２の側面を有する第２の絶縁体ピラーと、前記第１及び第２の絶縁体ピラーの上面を覆う絶縁膜と、前記第１のゲート電極と電気的に接続し、かつ少なくとも前記第１及び第２の側面を覆う第２のゲート電極と、底面に前記絶縁膜及び前記第２のゲート電極が露出したコンタクトホールの内部に設けられ、かつ前記第２のゲート電極の上面と電気的に接続するゲートコンタクトプラグとを備え、前記第１及び第２の側面間の距離は、前記ゲートコンタクトプラグの前記第１の方向の長さより短く、前記ゲートコンタクトプラグは前記第１及び第２の側面間の領域で前記第２のゲート電極と電気的に接続することを特徴とする。
本発明の他の一側面による半導体装置は、シリコン基板と、前記シリコン基板表面の活性領域内に設けられた第１のシリコンピラーと、前記第１のシリコンピラーの上部及び下部にそれぞれ形成された上部拡散層及び下部拡散層と、ゲート絶縁膜を介して前記第１のシリコンピラーの側面を覆う第１のゲート電極と、第１の方向に相対向する第１及び第２の側面を有するダミーピラーと、前記ダミーピラーの上面を覆う絶縁膜と、前記第１のゲート電極と電気的に接続し、かつ少なくとも前記第１及び第２の側面を覆う第２のゲート電極と、底面に前記絶縁膜及び前記第２のゲート電極が露出したコンタクトホールの内部に設けられ、かつ前記第２のゲート電極の上面と電気的に接続するゲートコンタクトプラグとを備え、前記第１及び第２の側面間の距離は、前記ゲートコンタクトプラグの前記第１の方向の長さより短く、前記ゲートコンタクトプラグは前記第１及び第２の側面間の領域で前記第２のゲート電極と電気的に接続することを特徴とする。
本発明によれば、ゲートコンタクトプラグ形成のためのコンタクトホールを設ける際の目ズレによる、コンタクトホールの底面積に占めるシリコン窒化膜の割合の変化を抑制できる。したがって、背景技術に比べて、ゲートコンタクトプラグ形成のためのコンタクトホールの深さを適切に制御できる。
（ａ）及び（ｂ）は、本発明の第１の実施の形態による半導体装置の平面図であり、（ａ）の平面図は図２（ａ）（ｂ）に示したＣ−Ｃ'線平面に対応し、（ｂ）の平面図は図２（ａ）（ｂ）に示したＤ−Ｄ'線平面に対応している。 （ａ）は、図１（ａ）（ｂ）に示したＡ−Ａ'線断面に対応する半導体装置の断面図であり、（ｂ）は、図１（ａ）（ｂ）に示したＢ−Ｂ'線断面に対応する半導体装置の断面図である。 （ａ）は、本発明の第１の実施の形態によるゲートコンタクトホールのエッチングが、ハードマスクとしてのシリコン窒化膜の表面付近まで進行した状態を示す模式図である。（ｂ）は、背景技術によるゲートコンタクトホールのエッチングが、同様に、ハードマスクとしてのシリコン窒化膜の表面付近まで進行した状態を示す模式図である。 本発明の第２の実施の形態による半導体装置の平面図である。 図４に示したＥ−Ｅ'線断面に対応する半導体装置の断面図である。 本発明の第３の実施の形態による半導体装置の平面図である。 （ａ）及び（ｂ）は、本発明の第４の実施の形態による半導体装置の平面図であり、（ａ）の平面図は図８（ａ）（ｂ）に示したＩ−Ｉ'線平面に対応し、（ｂ）の平面図は図８（ａ）（ｂ）に示したＪ−Ｊ'線平面に対応している。 （ａ）は、図７（ａ）（ｂ）に示したＧ−Ｇ'線断面に対応する半導体装置の断面図であり、（ｂ）は、図７（ａ）（ｂ）に示したＨ−Ｈ'線断面に対応する半導体装置の断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１（ａ）及び（ｂ）は、本発明の第１の実施の形態による半導体装置１の平面図である。また、図２（ａ）は、図１（ａ）（ｂ）に示したＡ−Ａ'線断面に対応する半導体装置１の断面図であり、図２（ｂ）は、図１（ａ）（ｂ）に示したＢ−Ｂ'線断面に対応する半導体装置１の断面図である。図１（ａ）の平面図は図２（ａ）（ｂ）に示したＣ−Ｃ'線平面に対応し、図１（ｂ）の平面図は図２（ａ）（ｂ）に示したＤ−Ｄ'線平面に対応している。
図１及び図２に示すように、半導体装置１はシリコン基板１０を備えており、その表面には活性領域ＡＲ及び素子分離領域ＳＴＩが設けられている。素子分離領域ＳＴＩにはシリコン酸化膜２０が埋設されており、これによって活性領域ＡＲと、隣接する他の活性領域ＡＲ（不図示）との間の絶縁が実現されている。
活性領域ＡＲには、第１及び第２のシリコンピラー１１，１２が設けられる。第１及び第２のシリコンピラー１１，１２はいずれも、柱状のピラーである。第１のシリコンピラー１１は、他のピラーから分離して配置されている。第２のシリコンピラー１２は、後述する第２の絶縁体ピラー２２の先端部分（半島状部分の先端）に接続している。
素子分離領域ＳＴＩには、第１及び第２の絶縁体ピラー２１，２２が設けられる。第１の絶縁体ピラー２１は、活性領域ＡＲを囲むように配置された矩形筒状のピラーであり、第２の絶縁体ピラー２２は柱状のピラーである。第２の絶縁体ピラー２２は、第１の絶縁体ピラー２１の活性領域ＡＲ側の側面２１ｓ（第１の側面）と図示したｙ方向に相対向する側面２２ｓを有している。以下では、側面２１ｓ，２２ｓ間の距離（ｙ方向の距離）をＤＩと表す。
第２の絶縁体ピラー２２は、第１の絶縁体ピラー２１に囲まれた領域の中に配置され、第１の絶縁体ピラー２１及び第２のシリコンピラー１２と一体に形成されている。言い換えれば、第２の絶縁体ピラー２２は、第１の絶縁体ピラー２１から活性領域ＡＲ側に向かって突き出た半島状の形状を有しており、その先端には第２のシリコンピラー１２が形成されている。側面２２ｓは、この半島状形状の根元の側面である。
第１の絶縁体ピラー２１は、活性領域ＡＲ側に向かって突き出た部分２１ｐを有しており、側面２１ｓは、この部分２１ｐの側面である。
第１の絶縁体ピラー２１の部分２１ｐ、第２の絶縁体ピラー２２、及び第２のシリコンピラー１２は、ゲート電極の長さを横方向に延長するためのダミーピラーを構成している。側面２１ｓ，２２ｓは、このダミーピラーの側面のうち、ｙ方向に相対向した２つの側面である。
第１及び第２のシリコンピラー１１，１２、並びに第１及び第２の絶縁体ピラー２１，２２の形成工程について説明する。まず初めに、シリコン酸化膜２０が埋設されたシリコン基板１０の全面にシリコン酸化膜からなる基板保護膜３０を形成し、その上にさらに、シリコン窒化膜からなる絶縁膜３１を形成する。特に限定されるものではないが、基板保護膜３０及び絶縁膜３１はＣＶＤ(Chemical Vapor Deposition)法で形成することができ、基板保護膜３０の膜厚は約５ｎｍ、絶縁膜３１の膜厚は約１２０ｎｍであることが好ましい。なお、以下では、基板保護膜３０及び絶縁膜３１の積層膜をハードマスク３２と総称する場合がある。
ハードマスク３２を形成したら、これをパターニングすることにより、各ピラーの形成領域以外の領域にあるハードマスク３２を除去する。こうしてパターニングされたハードマスク３２を用いて、ドライエッチングによりシリコン基板１０及びシリコン酸化膜２０の露出面を掘り下げることにより、シリコンからなる第１及び第２のシリコンピラー１１，１２と、シリコン酸化膜からなる第１及び第２の絶縁体ピラー２１，２２とが形成される。
なお、図２（ｂ）に示すように、側面２１ｓ，２２ｓはいずれも大きく抉られている。これは、後述する工程（下部拡散層１３を形成した後ゲート絶縁膜を形成する前の工程）で、シリコン酸化膜をオーバーエッチングする必要があるためである。詳細は後述する。
さて、半導体装置１はさらに、第１のシリコンピラー１１の下部及び上部にそれぞれ形成された下部拡散層１３及び上部拡散層１４と、ゲート絶縁膜１５を介して第１のシリコンピラー１１の側面を覆う第１のゲート電極１６と、第１のゲート電極１６と電気的に接続し、かつ少なくとも側面２１ｓ，２２ｓを覆う第２のゲート電極２３とを備えている。
下部拡散層１３は、第１及び第２のシリコンピラー１１，１２が設けられている領域以外の活性領域ＡＲの表面（底面）に不純物を注入することによって形成された不純物拡散層である。
下部拡散層１３の形成工程について説明する。各ピラーを形成した後、まず初めに各ピラーの側面にサイドウォール絶縁膜（不図示）を形成する。このサイドウォール絶縁膜は、ハードマスク３２を残したままシリコン基板１０の全面を熱酸化膜（不図示）により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成する。これにより、各ピラーの側面がサイドウォール絶縁膜に覆われた状態となる。
次に、活性領域ＡＲの底面を熱酸化し、シリコン酸化膜３３を形成する。このとき同時に、素子分離領域ＳＴＩの底面にもシリコン酸化膜３３が形成されるが、図２（ａ）と図２（ｂ）を比較すると理解されるように、素子分離領域ＳＴＩに形成された部分の膜厚は活性領域ＡＲの底面に形成された部分の膜厚に比して薄くなる。これは、素子分離領域ＳＴＩの底面が酸化済のシリコン酸化膜２０となっているためである。各ピラーの側面は、サイドウォール絶縁膜があるため、熱酸化されない。
次に、形成したシリコン酸化膜３３を介して、シリコン基板１０中の不純物とは反対の導電型を有する不純物をイオン注入する。ここまでの工程により下部拡散層１３が形成される。下部拡散層１３を形成した後には、各ピラー側面のサイドウォール絶縁膜及び熱酸化膜をウェットエッチングにより除去する。このとき、ピラー側面にシリコン酸化膜が残らないよう、オーバーエッチングを行う。その結果、図２（ｂ）などに示すように、第１及び第２の絶縁体ピラー２１，２２の側面が大きく抉られることになる。
ゲート絶縁膜１５は、上記ウェットエッチングの完了後、第１のシリコンピラー１１の側面を熱酸化することで形成される熱酸化膜である。熱酸化を行う際、第２のシリコンピラー１２の側面も同時に熱酸化されるため、ゲート絶縁膜１５は、図２（ａ）に示すように第２のシリコンピラー１２の側面にも形成される。
第１のゲート電極１６は、ゲート絶縁膜１５の上から第１のシリコンピラー１１の側面を覆う導電膜である。また、第２のゲート電極２３は、第２のシリコンピラー１２並びに第１及び第２の絶縁体ピラー２１，２２によって区画される領域の側面（側面２１ｓ，２２ｓを含む側面）を覆う導電膜である。これらは、シリコン基板１０の全面に約３０ｎｍの膜厚を有するポリシリコン膜（導電膜）をＣＶＤ法により形成した後、異方性ドライエッチングによってポリシリコン膜をエッチバックすることにより、同時に形成する。なお、第１及び第２のゲート電極１６，２３の材料には、ポリシリコン膜の他に、例えばタングステンなどの金属材料を用いることも可能である。
第１のゲート電極１６と第２のゲート電極２３とは互いに電気的に接続している。これは、第１のシリコンピラー１１と第２のシリコンピラー１２の間の距離を、第１及び第２のゲート電極１６，２３の膜厚の２倍より小さくすることによって実現されている。
上部拡散層１４は、第１のシリコンピラー１１の上端部に不純物を注入することによって形成された不純物拡散層である。
上部拡散層１４の形成工程について説明する。第１及び第２のゲート電極１６，２３を形成した後、ＨＤＰ(High Density Plasma)法によってシリコン基板１０全面にシリコン酸化膜３４を成膜し、その表面をＣＭＰ法により研磨して平坦化する。このとき、ハードマスク３２がストッパとしての役割を果たすようにすることで、シリコン酸化膜３４の膜厚を確実に制御することが可能になる。これにより、ピラー間の領域がシリコン酸化膜３４で埋められた状態となる。
次に、シリコン基板１０の全面に、ＣＶＤ法により約５ｎｍのシリコン酸化膜（マスク酸化膜）（不図示）を形成する。そして、第１のシリコンピラー１１の上方に設けられたハードマスク３２が露出し、その他のピラーの上方に設けられたハードマスク３２が露出しないように、マスク酸化膜をパターニングする。その後、ドライエッチング又はウェットエッチングにより、露出したハードマスク３２内の絶縁膜３１を除去する。こうして第１のシリコンピラー１１の上方にスルーホール３５が形成され、その底面に、基板保護膜３０を介して、シリコン基板１０中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入する。これにより、第１のシリコンピラー１１の上端部にＬＤＤ(Lightly Doped Drain)領域（不図示）が形成される。
次に、スルーホール３５の内璧面にサイドウォール絶縁膜３６を形成する。サイドウォール絶縁膜３６は、シリコン基板１０の全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成する。特に限定されるものではないが、サイドウォール絶縁膜３６の膜厚は約１０ｎｍとすることが好ましい。そして、希フッ酸によりスルーホール３５底面の基板保護膜３０を除去し、その後、スルーホール３５内にシリコンを選択的エピタキシャル成長させる。そして、形成されたシリコンエピタキシャル層（不図示）に、シリコン基板１０中の不純物と逆の導電型を有する高濃度の不純物をイオン注入する。以上の工程により、上部拡散層１４が形成される。
以上説明した構造により、第１のシリコンピラー１１には、ＭＯＳトランジスタのチャネルが形成される。下部拡散層１３、上部拡散層１４、第１及び第２のゲート電極１６，２３はそれぞれ、このＭＯＳトランジスタのソース／ドレインの一方、ソース／ドレインの他方、ゲート電極として機能する。このＭＯＳトランジスタは、例えばＤＲＡＭの周辺回路用として好適に用いることができる。
半導体装置１は、下部拡散層１３、上部拡散層１４、及び第２のゲート電極２３をそれぞれ上層の配線に接続するための下部拡散層コンタクトプラグ４０、上部拡散層コンタクトプラグ４１、及びゲートコンタクトプラグ４２も備えている。
各コンタクトプラグの形成工程について説明する。上部拡散層１４の形成後、シリコン基板１０の全面にシリコン酸化膜を堆積し、ＣＭＰにより表面を平坦化することで、層間絶縁膜３７を形成する。次に、層間絶縁膜３７の表面にレジストを塗布し、フォトリソグラフィ法によって層間絶縁膜３７をエッチングすることにより、各コンタクトプラグの形成位置にコンタクトホールを設ける。そして、コンタクトホールの内部に窒化チタン及びタングステンをこの順で埋め込むことにより、窒化チタンとタングステンの積層膜からなるコンタクトプラグを形成する。なお、コンタクトホール及びコンタクトプラグの形成は、３本のコンタクトプラグについて同時ではなく、順次行う。これは、コンタクトホールごとに必要な深さが全く異なるためである。
ゲートコンタクトプラグ４２は、上述した側面２１ｓ，２２ｓ間の領域で、第２のゲート電極２３と電気的に接続する。そのために、ゲートコンタクトプラグ４２を形成するためのコンタクトホール（ゲートコンタクトホール４２ａ）も、上述した側面２１ｓ，２２ｓ間の領域に設けられる。ゲートコンタクトホール４２ａのｙ方向の長さ（直径Ｒ）は、側面２１ｓ，２２ｓ間の距離ＤＩより長く設定される。より具体的には、ゲートコンタクトホール４２ａ形成時に目ズレが発生しても、その底面の両側にシリコン窒化膜３１が露出する程度の長さに設定される。
ゲートコンタクトホール４２ａのｙ方向の長さを以上のように設定することで、ゲートコンタクトホール４２ａを設ける際の目ズレによる、ゲートコンタクトホール４２ａの底面積に占めるシリコン窒化膜の割合の変化を抑制できる。したがって、背景技術に比べて、、ゲートコンタクトホール４２ａの深さを適切に制御できる。以下、この点について、図面を参照しながら詳しく説明する。
図３（ａ）は、本実施の形態によるゲートコンタクトホール４２ａのエッチングが、絶縁膜３１の表面付近まで進行した状態を示す模式図である。一方、図３（ｂ）は、背景技術によるゲートコンタクトホールのエッチングが、同様に、ハードマスクとしてのシリコン窒化膜の表面付近まで進行した状態を示す模式図である。図３（ｂ）では、符号１００，１０１，１０２で示した領域がそれぞれ、ゲートコンタクトホール，ハードマスクとしてのシリコン窒化膜，シリコン酸化膜である。また、符号１０２ａで示した領域の下方にはゲート電極が埋設されている。
初めに図３（ａ）を参照すると、ゲートコンタクトホール４２ａの底面のｙ方向両側に絶縁膜３１が露出している。そのため、ゲートコンタクトホール４２ａがｙ方向にずれたとしても、ゲートコンタクトホール４２ａの底面積に占めるシリコン窒化膜の割合はさほど変化しない。これに対し、図３（ｂ）を参照すると、ゲートコンタクトホール１００の底面の片側にのみシリコン窒化膜１０１が露出している。そのため、ゲートコンタクトホール１００が図面横方向にずれると、ゲートコンタクトホール１００の底面積に占めるシリコン窒化膜１０１の割合が大きく変化する。
このように、背景技術では、ゲートコンタクトホール１００の目ズレがゲートコンタクトホール１００の底面積に占めるシリコン窒化膜１０１の割合に大きく影響するのに対し、半導体装置１では、ゲートコンタクトホール４２ａが目ズレしたとしても、ゲートコンタクトホール４２ａの底面積に占める絶縁膜３１の割合にはあまり影響しなくなっている。したがって、半導体装置１では、背景技術に比べ、ゲートコンタクトホール４２ａの深さを適切に制御することが可能になっている。
以上説明したように、本実施の形態による半導体装置１によれば、背景技術に比べて、ゲートコンタクトホールの深さを適切に制御できる。
また、半導体装置１によれば、第２のゲート電極２３のうちゲートコンタクトプラグ４２と接触する部分付近のダミーピラーをシリコン酸化膜ピラーとしていることから、ダミーピラーとゲートコンタクトプラグ４２の間で寄生容量が生ずることが防止されている。
また、シリコン酸化膜ピラーによって構成されたダミーピラーは、上述したように、プロセスの途中で側面が大きく抉られるが、半導体装置１では、この抉れがあっても、ダミーピラーの倒壊や、倒壊によるハードマスク３２の消失を防止できる。以下、具体的に説明する。
まず、第２の絶縁体ピラー２２は、大面積の第１のシリコン酸化膜ピラー２１、及びプロセス途中で側面を抉られることのない第２のシリコンピラー１２と一体に形成されている。したがって、仮に第２の絶縁体ピラー２２が細くなったとしてもこれらによって支えられ、倒壊が防止される。そして、第２の絶縁体ピラー２２上に形成されたハードマスク３２の消失も防止される。
次に、部分２１ｐは、大面積の第１のシリコン酸化膜ピラー２１の一部であるため、仮に部分２１ｐが側面が大きく抉られたとしても第１のシリコン酸化膜ピラー２１の他の部分によって支えられる。したがって、倒壊が防止され、その上面に形成されたハードマスク３２の消失も防止される。
図４は、本発明の第２の実施の形態による半導体装置１の平面図である。また、図５は、図４に示したＥ−Ｅ'線断面に対応する半導体装置１の断面図である。図４の平面図は図５に示したＦ−Ｆ'線平面に対応している。図４，図５において、第１の実施の形態と同一の構成には同一の符号を付している。
本実施の形態では、第１の実施の形態で説明した側面２１ｓ，側面２２ｓ及びゲートコンタクトプラグ４２が、隣接する２つの活性領域ＡＲの間で共有される。また、第２の絶縁体ピラー２２と、第１の絶縁体ピラー２１の部分２１ｐとについても、隣接する２つの活性領域ＡＲの間で共有される。以下、第１の実施の形態との相違点を中心に詳しく説明する。
図４に示すように、各活性領域ＡＲにはそれぞれ、第１及び第２のシリコンピラー１１，１２が設けられる。これらの形状は第１の実施の形態と同様である。
素子分離領域ＳＴＩには、第１及び第２の絶縁体ピラー２１，２２が設けられる。第１の絶縁体ピラー２１は、それぞれ各活性領域ＡＲを囲む２つの矩形筒状の絶縁体ピラーを、２つの活性領域ＡＲの間の領域で合体した構成を有している。ただし、第１の絶縁体ピラー２１は、２つの活性領域ＡＲの間の領域に、図４に示した空隙Ｓを有している。
第２の絶縁体ピラー２２は、上記空隙Ｓを通じて一方の活性領域ＡＲ側から他方の活性領域ＡＲ側に延伸しており、その長手方向両端で、各活性領域ＡＲ内に形成された第２のシリコンピラー１１と接続している。また、第２の絶縁体ピラー２２は、短手方向両端の２側面のうちの一方で、第１の絶縁体ピラー２１と接続している。側面２１ｓと相対向する側面２２ｓは、長手方向の２側面のうち、第１の絶縁体ピラー２１と接続していない側の側面となる。
第１の絶縁体ピラー２１の空隙Ｓに面した端部のうち、第２の絶縁体ピラー２２と接続していない方の端部は、活性領域ＡＲ側に向かって突き出た部分２１ｐを構成している。部分２１ｐの側面２１ｓは、側面２２ｓと平行に設けられ、側面２２ｓとｙ方向に相対向している。
第２のゲート電極２３は、第１の実施の形態と同様、第２のシリコンピラー１２並びに第１及び第２の絶縁体ピラー２１，２２によって区画される領域の側面（側面２１ｓ，２２ｓを含む側面）を覆っている。各活性領域ＡＲにそれぞれ対応する２つの第２のゲート電極２３は、空隙Ｓの内部で一体化している。
ゲートコンタクトプラグ４２は、側面２１ｓ，２２ｓ間の領域で、第２のゲート電極２３と電気的に接続する。ゲートコンタクトプラグ４２を形成するためのゲートコンタクトホール４２ａのｙ方向の長さ（直径Ｒ）は、側面２１ｓ，２２ｓ間の距離ＤＩよりも長くなっており、したがって、第２の実施の形態においても、第１の実施の形態と同様に、背景技術に比べて、ゲートコンタクトホールの深さを適切に制御できるという効果が得られる。
以上説明したように、本実施の形態による半導体装置１によれば、隣接する２つの活性領域ＡＲに共通に設けられるゲートコンタクトプラグについて、背景技術に比べ、ゲートコンタクトホールの深さを適切に制御できる。
図６は、本発明の第３の実施の形態による半導体装置１の平面図である。図６において、第１及び第２の実施の形態と同一の構成には同一の符号を付している。
本実施の形態は、図６に示すように、ゲートコンタクトプラグ４２の平面形状の点で、第２の実施の形態と異なっている。具体的には、ゲートコンタクトプラグ４２の平面形状が、図６に示すとおり、矩形となっている。
側面２１ｓ，２２ｓの対向方向（ｙ方向）のゲートコンタクトプラグ４２の長さは、側面２１ｓ，２２ｓ間の距離ＤＩよりも長くなっている。したがって、第３の実施の形態においても、第１及び第２の実施の形態と同様に、背景技術に比べて、ゲートコンタクトホールの深さを適切に制御できるという効果が得られる。
しかも、本実施の形態では、ゲートコンタクトホールがｙ方向に移動しても、その移動量がゲートコンタクトホールの底面の両側に絶縁膜３１が露出する範囲内に収まっている限り、ゲートコンタクトホールの底面積に占めるシリコン窒化膜の割合が全く変化しないことになる。したがって、ゲートコンタクトホールの深さをより厳密に制御できる。
図７（ａ）及び（ｂ）は、本発明の第４の実施の形態による半導体装置１の平面図である。また、図８（ａ）は、図７（ａ）（ｂ）に示したＧ−Ｇ'線断面に対応する半導体装置１の断面図であり、図８（ｂ）は、図７（ａ）（ｂ）に示したＨ−Ｈ'線断面に対応する半導体装置１の断面図である。図７（ａ）の平面図は図８（ａ）（ｂ）に示したＩ−Ｉ'線平面に対応し、図７（ｂ）の平面図は図８（ａ）（ｂ）に示したＪ−Ｊ'線平面に対応している。図７及び図８において、第１乃至第３の実施の形態と同一の構成には同一の符号を付している。
本実施の形態は、第１及び第２の絶縁体ピラー２１，２２の平面形状の点で、第１の実施の形態と相違している。以下、第１の実施の形態との相違点を中心に詳しく説明する。
本実施の形態では、第１の絶縁体ピラー２１の部分２１ｐは、第１の絶縁体ピラー２１から活性領域ＡＲ側に向かって突き出た半島状の形状を有している。側面２２ｓと相対向する側面２１ｓは、この半島状形状の先頭部分の側面となる。
第２の絶縁体ピラー２２は、柱状のピラーである点、及び第２のシリコンピラー１２と一体に形成されている点では第１の実施の形態と同様であるが、第１の絶縁体ピラー２１とは分離して形成されている。側面２２ｓは、第１の絶縁体ピラー２１寄り（活性領域ＡＲの反対側）の側面であり、側面２１ｓとｘ方向に相対向している。したがって、側面２１ｓ，２２ｓ間の距離ＤＩはｘ方向の距離であり、ゲートコンタクトホール４２ａのｘ方向の長さ（直径Ｒ）が、側面２１ｓ，２２ｓ間の距離ＤＩより長く設定される。
本実施の形態による半導体装置１によれば、ゲートコンタクトホール４２ａがｘ方向に目ズレしたとしても、ゲートコンタクトホール４２ａの底面積に占める絶縁膜３１の割合はあまり変化しなくなる。したがって、背景技術に比べ、ゲートコンタクトホール４２ａの深さを適切に制御することが可能になっている。
また、第２の絶縁体ピラー２２は、プロセス途中で側面を抉られることのない第２のシリコンピラー１２と一体に形成されているので、仮にプロセス途中で第２の絶縁体ピラー２２が細くなったとしても、第２のシリコンピラー１２によって支えられる。したがって、第２の絶縁体ピラー２２の倒壊が防止されている。同様に、第２の絶縁体ピラー２２上のハードマスク３２は、第２のシリコンピラー１２上に形成されたハードマスク３２と一体に形成されていることから、その消失が防止されている。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
ＡＲ 活性領域
ＳＴＩ 素子分離領域
１ 半導体装置
１０ シリコン基板
１１ 第１のシリコンピラー
１２ 第２のシリコンピラー
１３ 下部拡散層
１４ 上部拡散層
１５ ゲート絶縁膜
１６ 第１のゲート電極
２０ シリコン酸化膜
２１ 第１の絶縁体ピラー
２１ｐ 第１の絶縁体ピラーの部分
２１ｓ 第１の絶縁体ピラーの側面
２２ 第２の絶縁体ピラー
２２ｓ 第２の絶縁体ピラーの側面
２３ 第２のゲート電極
３０ 基板保護膜
３１ 絶縁膜
３２ ハードマスク
３３ シリコン酸化膜
３４ シリコン酸化膜
３５ スルーホール
３６ サイドウォール絶縁膜
３７ 層間絶縁膜
４０ 下部拡散層コンタクトプラグ
４１ 上部拡散層コンタクトプラグ
４２ ゲートコンタクトプラグ
４２ａ ゲートコンタクトホール

Claims (9)

  1. シリコン基板と、
    前記シリコン基板表面の活性領域内に設けられた第１のシリコンピラーと、
    前記第１のシリコンピラーの上部及び下部にそれぞれ形成された上部拡散層及び下部拡散層と、
    ゲート絶縁膜を介して前記第１のシリコンピラーの側面を覆う第１のゲート電極と、
    前記活性領域を囲む第１の絶縁体ピラーと、
    前記第１の絶縁体ピラーの前記活性領域側の第１の側面と第１の方向に相対向する第２の側面を有する第２の絶縁体ピラーと、
    前記第１及び第２の絶縁体ピラーの上面を覆う絶縁膜と、
    前記第１のゲート電極と電気的に接続し、かつ少なくとも前記第１及び第２の側面を覆う第２のゲート電極と、
    底面に前記絶縁膜及び前記第２のゲート電極が露出したコンタクトホールの内部に設けられ、かつ前記第２のゲート電極の上面と電気的に接続するゲートコンタクトプラグとを備え、
    前記第１及び第２の側面間の距離は、前記ゲートコンタクトプラグの前記第１の方向の長さより短く、
    前記ゲートコンタクトプラグは前記第１及び第２の側面間の領域で前記第２のゲート電極と電気的に接続する
    ことを特徴とする半導体装置。
  2. 前記第２の絶縁体ピラーは、前記第１の絶縁体ピラーと一体に形成される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の絶縁体ピラーは、前記第１の絶縁体ピラーと分離して形成される
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記活性領域内に設けられた第２のシリコンピラーをさらに備え、
    前記第２の絶縁体ピラーは、前記第２のシリコンピラーと一体に形成される
    ことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記絶縁膜はシリコン窒化膜であり、
    前記第１及び第２の絶縁体ピラーはともにシリコン酸化膜ピラーである
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 隣接する第１及び第２の活性領域を備え、
    前記第１のシリコンピラーは、前記第１及び第２の活性領域それぞれの内部に設けられ、
    前記第１及び第２の側面並びに前記ゲートコンタクトプラグは、前記第１及び第２の活性領域に共通に設けられる
    ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記ゲートコンタクトプラグの前記第１の方向と直交する第２の方向の長さは、前記ゲートコンタクトプラグの前記第１の方向の長さより長い
    ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. シリコン基板と、
    前記シリコン基板表面の活性領域内に設けられた第１のシリコンピラーと、
    前記第１のシリコンピラーの上部及び下部にそれぞれ形成された上部拡散層及び下部拡散層と、
    ゲート絶縁膜を介して前記第１のシリコンピラーの側面を覆う第１のゲート電極と、
    第１の方向に相対向する第１及び第２の側面を有するダミーピラーと、
    前記ダミーピラーの上面を覆う絶縁膜と、
    前記第１のゲート電極と電気的に接続し、かつ少なくとも前記第１及び第２の側面を覆う第２のゲート電極と、
    底面に前記絶縁膜及び前記第２のゲート電極が露出したコンタクトホールの内部に設けられ、かつ前記第２のゲート電極の上面と電気的に接続するゲートコンタクトプラグとを備え、
    前記第１及び第２の側面間の距離は、前記ゲートコンタクトプラグの前記第１の方向の長さより短く、
    前記ゲートコンタクトプラグは前記第１及び第２の側面間の領域で前記第２のゲート電極と電気的に接続する
    ことを特徴とする半導体装置。
  9. 前記絶縁膜はシリコン窒化膜であり、
    前記ダミーピラーの少なくとも一部はシリコン酸化膜ピラーである
    ことを特徴とする請求項８に記載の半導体装置。
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