JP2012089772A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012089772A JP2012089772A JP2010237012A JP2010237012A JP2012089772A JP 2012089772 A JP2012089772 A JP 2012089772A JP 2010237012 A JP2010237012 A JP 2010237012A JP 2010237012 A JP2010237012 A JP 2010237012A JP 2012089772 A JP2012089772 A JP 2012089772A
- Authority
- JP
- Japan
- Prior art keywords
- pillar
- silicon
- film
- protective film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 125
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 125
- 239000010703 silicon Substances 0.000 claims abstract description 125
- 230000001681 protective effect Effects 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 92
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 92
- 239000010410 layer Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 claims description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 7
- 239000000470 constituent Substances 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- 239000002253 acid Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 230000003628 erosive effect Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】ゲート電極断線の確率を下げる。
【解決手段】半導体装置１の製造方法は、シリコン基板２の主面に絶縁体ピラー６を形成する工程と、絶縁体ピラー６の側面に保護膜１２を形成する工程と、シリコン基板２の主面にシリコンピラー４を形成する工程と、シリコンピラー４の側面にゲート絶縁膜１０を形成する工程と、それぞれシリコンピラー４及び絶縁体ピラー６の側面を覆い、互いに接する第１及び第２のゲート電極１１，１３を形成する工程とを備える。本製造方法によれば、ダミーピラーとしての絶縁体ピラー６の側面に保護膜１２を形成しているので、チャネル用のシリコンピラー４をトランジスタとして加工する際にダミーピラーが削られてしまうことが防止される。したがって、ゲート電極断線の確率を下げることが可能になる。
【選択図】図１
【解決手段】半導体装置１の製造方法は、シリコン基板２の主面に絶縁体ピラー６を形成する工程と、絶縁体ピラー６の側面に保護膜１２を形成する工程と、シリコン基板２の主面にシリコンピラー４を形成する工程と、シリコンピラー４の側面にゲート絶縁膜１０を形成する工程と、それぞれシリコンピラー４及び絶縁体ピラー６の側面を覆い、互いに接する第１及び第２のゲート電極１１，１３を形成する工程とを備える。本製造方法によれば、ダミーピラーとしての絶縁体ピラー６の側面に保護膜１２を形成しているので、チャネル用のシリコンピラー４をトランジスタとして加工する際にダミーピラーが削られてしまうことが防止される。したがって、ゲート電極断線の確率を下げることが可能になる。
【選択図】図１
Description
本発明は、半導体装置の製造方法に関し、特にトランジスタのゲート電極を横方向に延長するためのダミーピラーをシリコン酸化膜によって構成する半導体装置の製造方法に関する。
半導体装置、特にメモリデバイスのチップサイズは、低コストの観点から年々縮小されている。これに応じ、ＤＲＡＭ(Dynamic Random Access Memory)では、セルトランジスタ用として４Ｆ２構造を有する縦型トランジスタの採用が進められている。周辺回路のトランジスタ用としては、セルトランジスタほど縮小化の要請がないことから、従来のプレーナー型トランジスタが引き続き採用されているが、セルと周辺回路とでトランジスタの構造が異なると工程数が大幅に増大してしまうことから、最近では、周辺回路のトランジスタにも４Ｆ２構造を有する縦型トランジスタの採用することが検討されている（特許文献１参照）。
周辺回路に設置される縦型トランジスタでは、特許文献１に記載されているように、近接する２本のシリコンピラーが用いられる。一方のシリコンピラーはチャネルとして用いられるもので、上部及び下部それぞれに不純物拡散層が設けられ、側面はゲート絶縁膜を介してゲート電極に覆われている。他方のシリコンピラーは、ゲート電極の長さを横方向に延長するためのダミーピラーであり、延長された部分を利用してゲートコンタクトプラグが設けられる。
ところで、近年、ダミーピラーをシリコン酸化膜などの絶縁膜で形成する技術が考案されている。この技術は、シリコン基板とゲートコンタクトプラグのショート防止を目的とするもので、その点ではよく機能する。しかし一方で、この技術には、ゲート電極断線の確率が大きいという問題がある。
ダミーピラーをシリコン酸化膜で構成する場合を例に取って詳しく説明すると、チャネル用のシリコンピラーをトランジスタとして加工する際の工程には、シリコン酸化膜のウエットエッチングやリン酸やフッ酸による洗浄（酸洗浄）といった、シリコン酸化膜を意図的又は偶発的に浸食する工程が含まれる。ダミーピラーがシリコン酸化膜で形成されていると、これらの工程によってダミーピラーが浸食されてしまう。その結果、ダミーピラーの径が細くなってシリコンピラーの表面とダミーピラーの表面との間の距離が増し、それぞれの側面を覆うゲート電極が十分に一体化できなくなってしまうのである。
本発明による半導体装置の製造方法は、シリコン基板の主面に絶縁体ピラーを形成する工程と、前記絶縁体ピラーの側面に保護膜を形成する工程と、前記シリコン基板の主面にシリコンピラーを形成する工程と、前記シリコンピラーの側面にゲート絶縁膜を形成する工程と、それぞれ前記シリコンピラー及び前記絶縁体ピラーの側面を覆い、互いに接する第１及び第２のゲート電極を形成する工程とを備えることを特徴とする。
本発明によれば、ダミーピラーとしての絶縁体ピラーの側面に保護膜を形成しているので、チャネル用のシリコンピラーをトランジスタとして加工する際にダミーピラーが浸食されてしまうことが防止される。したがって、ゲート電極断線の確率を下げることが可能になる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の実施の形態による半導体装置の製造方法によって製造された半導体装置１の構造を示す図であり、（ａ）は略上面図、（ｂ）は（ａ）のＡ−Ａ'線断面に対応する略断面図である。図１（ａ）では、半導体装置１の構成要素の一部を透過的に現している。
図１（ａ）及び（ｂ）に示すように、半導体装置１は、シリコン基板２と、シリコン基板２の表面に設けられた一次シリコンピラー３と、一次シリコンピラー３の上面に設けられた二次シリコンピラー４と、一次シリコンピラー３の周囲に設けられた素子分離領域（ＳＴＩ領域）５と、ＳＴＩ領域５の上面に設けられたシリコン酸化膜ピラー６（絶縁体ピラー）とを備えている。各ピラーはいずれも、シリコン基板２の主面に対して垂直に設けられている。
図１（ａ）及び（ｂ）には、ＤＲＡＭの周辺回路に用いられる縦型ＭＯＳ(Metal-Oxide-Semiconductor)トランジスタを示している。二次シリコンピラー４はこの縦型ＭＯＳトランジスタのチャネルを構成し、シリコン酸化膜ピラー６は、このＭＯＳトランジスタのゲート電極を横方向に延長するためのダミーピラーを構成する。ＳＴＩ領域５は、ＳＴＩ法(Shallow Trench Isolation法)によって活性領域を区画するために設けられており、シリコン酸化膜によって構成される。
二次シリコンピラー４の側面はゲート絶縁膜１０で覆われており、このゲート絶縁膜１０のさらに外側は第１のゲート電極１１で覆われている。一方、シリコン酸化膜ピラー６の側面は保護膜１２で覆われており、このゲート絶縁膜１０のさらに外側は第２のゲート電極１３で覆われている。第１のゲート電極１１と第２のゲート電極１３とは二次シリコンピラー４とシリコン酸化膜ピラー６の間の領域で接して一体化しており、ＭＯＳトランジスタのゲート電極を構成している。保護膜１２の詳細については、後に詳しく説明する。
二次シリコンピラー４の上面には、保護用の薄いシリコン酸化膜１４を介してシリコン窒化膜１５が設けられている。シリコン窒化膜１５はシリコン酸化膜ピラー６の上面にも設けられ、シリコン酸化膜ピラー６の上面全体を覆っている。このシリコン窒化膜１５は、二次シリコンピラー４及びシリコン酸化膜ピラー６を形成する際にハードマスクとして用いるシリコン窒化膜が残留しているものである。
二次シリコンピラー４上面のシリコン酸化膜１４及びシリコン窒化膜１５には二次シリコンピラー４の上面を露出させるスルーホールが設けられており、このスルーホールの内部には、二次シリコンピラー４の上部と接する上部拡散層１６が形成されている。上部拡散層１６は、二次シリコンピラー４の上面にシリコンを選択的エピタキシャル成長させ、その内部にシリコン基板２中の不純物と反対の導電型を有する不純物をイオン注入することによって形成される。
二次シリコンピラー４周辺の一次シリコンピラー３の上面には、二次シリコンピラー４の下部と接する下部拡散層１７が形成されている。下部拡散層１７は、二次シリコンピラー４周辺の一次シリコンピラー３の上面に形成されたシリコン酸化膜１８を介して、シリコン基板２中の不純物とは反対の導電型を有する不純物をイオン注入することによって形成される。
二次シリコンピラー４、シリコン酸化膜ピラー６、並びに第１及び第２のゲート電極１１，１３は、シリコン酸化膜２０，２１からなる層間絶縁膜で覆われている。この層間絶縁膜には３つのコンタクトホール２０ａ〜２０ｃが設けられており、それぞれの底面には第２のゲート電極１３、上部拡散層１６、及び下部拡散層１７が露出している。コンタクトプラグ２０ａ〜２０ｃの内部には導電材料が埋め込まれており、それぞれゲートコンタクトプラグ２２ａ、上部拡散層コンタクトプラグ２２ｂ、下部拡散層コンタクトプラグ２２ｃを構成している。
以上の構造により、上部拡散層１６はＭＯＳトランジスタのソース及びドレインの一方として機能し、下部拡散層１７はＭＯＳトランジスタのソース及びドレインの他方として機能する。ＭＯＳトランジスタのチャネルは、上部拡散層１６と下部拡散層１７の間に位置する二次シリコンピラー４の内部に形成される。トランジスタのゲート／ソース／ドレインは、コンタクトプラグ２２ａ〜２２ｃによって図示しない上層の配線パターンに引き出される。
縦型ＭＯＳトランジスタのオンオフ制御は、ゲートコンタクトプラグ２２ａ及び第２のゲート電極１３を通じて第１のゲート電極１１に与える電界により行われる。ゲートコンタクトプラグ２２ａに縦型ＭＯＳトランジスタの閾値電圧以上の電圧を与えると、二次シリコンピラー４内にチャネルが形成されて上部拡散層１６と下部拡散層１７とが電気的に接続され、縦型ＭＯＳトランジスタはオン状態となる。一方、ゲートコンタクトプラグ２２ａにＭＯＳトランジスタの閾値未満の電圧を与えると、二次シリコンピラー４内のチャネルが消滅して上部拡散層１６と下部拡散層１７とが電気的に切り離され、縦型ＭＯＳトランジスタはオフ状態となる。
次に、保護膜１２について詳しく説明する。保護膜１２は、シリコン酸化膜とはエッチング条件の異なる膜である。具体的には、シリコン酸化膜に比べてリン酸やフッ酸による浸食に強く（浸食の度合いが小さく）、かつ、シリコン酸化膜のウエットエッチングによっても削られない材料（シリコン酸化膜のウエットエッチングに対するエッチングレートがシリコン酸化膜に比べて小さい材料）によって保護膜１２を構成することが好ましい。このような材料として具体的には、シリコン窒化膜などシリコン酸化膜以外の絶縁膜や、ポリシリコン又はタングステンなどの導電膜が挙げられる。
詳しくは後述するが、半導体装置１の製造工程には、意図的又は偶発的にシリコン酸化膜を浸食する工程が含まれる。意図的な浸食の例としてはシリコン酸化膜のウエットエッチングが挙げられ、偶発的な浸食の例としてはリン酸やフッ酸による洗浄（酸洗浄）が挙げられる。従来の半導体装置では、これらの工程でダミーピラーとしてのシリコン酸化膜ピラーが浸食されてしまい、結果として第１のゲート電極１１と第２のゲート電極１３とが接触しなくなり、ゲート電極が断線してしまうことがあった。これに対して半導体装置１では、シリコン酸化膜ピラー６の側面を保護膜１２で覆っていることから上記工程におけるシリコン酸化膜ピラー６の浸食が防止されており、したがって、ゲート電極断線の確率が小さくなっている。
以下、本実施の形態による半導体装置１の製造方法について詳細に説明する。
図２〜図９は、本実施の形態による半導体装置１の製造方法を説明するための工程図である。各図は、図１（ａ）のＡ−Ａ'線断面に対応する半導体装置１の略断面図である。
半導体装置１の製造では、まずシリコン基板２を用意し、このシリコン基板２の主面に、図２に示す一次シリコンピラー３を形成する。一次シリコンピラー３の高さは３００ｎｍ程度とすることが好ましい。
一次シリコンピラー３の形成は、シリコン基板２の主面のうち一次シリコンピラー３の形成領域以外の領域をドライエッチングによって切削することにより行う。このときのエッチング条件は、一次シリコンピラー３の側面がテーパ状になるように設定する。テーパの角度θ（一次シリコンピラー３の側面と水平面とがなす角）は、後述する保護膜１２の異方性エッチバックで、一次シリコンピラー３側面の保護膜１２が十分に除去される程度に設定する。具体的には、角度θを８５°以上８８°以下とすることが好ましい。なお、角度θの下限値８５°は、ダミーピラーをシリコン酸化膜によって構成した本来の主旨、すなわちシリコン基板２とゲートコンタクトプラグ２２ａのショート防止の観点から決定されたものである。このような角度θを実現するためのエッチング条件としては、例えばＣＩ系ガスによるプラズマエッチングとすることが好適である。
次に、シリコン基板２の全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成し、その後、シリコン基板２の全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＣＶＤ(Chemical Vapor Deposition)法によって堆積させる。そして、ＣＭＰ(Chemical Mechanical Polishing)により表面を平坦化し、シリコン酸化膜の上面高さを一次シリコンピラー３の上面に揃える。ここまでの工程で、図２に示すように、一次シリコンピラー３の周囲に、シリコン酸化膜（絶縁膜）からなるＳＴＩ領域５が形成される。
次に、シリコン基板２の全面に保護用のシリコン酸化膜１４を薄く成膜し、その上面にシリコン窒化膜１５を形成する。特に限定されるものではないが、シリコン酸化膜１４及びシリコン窒化膜１５はＣＶＤ法で形成することができ、シリコン酸化膜１４の膜厚は約５ｎｍ、シリコン窒化膜１５の膜厚は約１２０ｎｍであることが好ましい。
さらに、シリコン酸化膜１４及びシリコン窒化膜１５をパターニングし、二次シリコンピラー４及びシリコン酸化膜ピラー６の形成領域以外の領域にあるこれらの膜を除去する（図３）。そして、シリコン窒化膜１５をマスクパターンとしてシリコン酸化膜を選択的にエッチングすることにより、図３に示すように、シリコン酸化膜ピラー６を形成する。
シリコン酸化膜ピラー６の側面の水平面に対する傾きは、可能な限り垂直に近づけることが好ましい。これは、後述する保護膜１２の異方性エッチバックで、シリコン酸化膜ピラー６の側面に形成された保護膜１２が除去されないようにするためである。また、シリコン酸化膜ピラー６の高さは１００ｎｍ程度とすることが好ましい。さらに、ここで形成するシリコン酸化膜ピラー６と、後に形成する二次シリコンピラー４との間の距離は、表面間の最短距離で５０μｍ程度とすることが好ましい。この距離は、後に形成する第１及び第２のゲート電極１１，１３の膜厚を考慮し、これらが十分に一体化する程度に設定される。
次に、図４に示すように、シリコン基板２の全面に保護膜１２を成膜する。保護膜１２の成膜量は、シリコン酸化膜ピラー６の側面に形成された部分の膜厚が５ｎｍ程度となるように設定することが好ましい。保護膜１２の構成材料は、上述したようにシリコン酸化膜とはエッチング条件の異なる膜であり、具体的にはシリコン窒化膜などの絶縁膜やポリシリコンなどの導電膜である。
次に、ドライエッチングにより保護膜１２に異方性エッチバックを施すことで、平坦部に形成された保護膜１２を除去する。これにより、図５に示すように、サイドウォール状の保護膜１２が形成される。半導体装置１では、一次シリコンピラー３の側面をテーパ状に加工しているので、このとき一次シリコンピラー３の側面に保護膜１２が残留することはない。図１０は、半導体装置１の比較例であり、一次シリコンピラー３を形成する際に、その側面を垂直（θ＝９０°）とした例を示している。同図に示すように、一次シリコンピラー３の側面をテーパ状としなければ、一次シリコンピラー３の側面にも保護膜１２が残留することになる。
次に、シリコン窒化膜１５をマスクパターンとしてシリコンを選択的にエッチングすることにより、二次シリコンピラー４を形成する（図６）。二次シリコンピラー４の下面の位置は、シリコン酸化膜ピラー６と同じ程度とすることが好ましい。なお、本実施の形態によれば、このときのエッチング条件を適切に設定することで図６に示すように垂直な側面を有する二次シリコンピラー４を形成することも可能となるが、図１０に示した比較例のように一次シリコンピラー３の側面にも保護膜１２が残留していると、エッチャントがうまく回らないため、二次シリコンピラー４の側面を垂直とすることが難しくなる。
二次シリコンピラー４を形成したら、リン酸又はフッ酸を用いてシリコン基板２の全体を洗浄し、エッチング残渣などの異物を除去する（不図示）。リン酸やフッ酸はシリコン酸化膜を浸食する性質を有するが、半導体装置１ではシリコン酸化膜ピラー６の側面に保護膜１２が設けられているので、この酸洗浄によりシリコン酸化膜ピラー６が浸食されてしまうことはない。
次に、図７に示すように、二次シリコンピラー４の側面に保護用のシリコン酸化膜３０を形成する。シリコン酸化膜３０の具体的な形成方法としては、ＣＶＤ法及び異方性エッチバックを用いてもよいし、熱酸化及び異方性エッチバックを用いてもよい。ＣＶＤ法を用いる場合には、図７に示すように、シリコン酸化膜ピラー６の側面にもシリコン酸化膜３０が形成される。
さらに、ＣＶＤ法によりシリコン基板２の全面にシリコン窒化膜を成膜し、異方性エッチバックを行うことによって、二次シリコンピラー４及びシリコン酸化膜ピラー６の各側面にシリコン窒化膜からなるサイドウォール絶縁膜３１を形成する（図７）。
サイドウォール絶縁膜３１を形成したら、シリコンの露出面を熱酸化する。これにより、図７に示すように、一次シリコンピラー３の上面のうち二次シリコンピラー４が形成されていない部分に、シリコン酸化膜１８が形成される。特に限定されるものではないが、シリコン酸化膜１８の膜厚は約３０ｎｍであることが好ましい。
シリコン酸化膜１８を形成したら、シリコン酸化膜１８を介して、シリコン基板２中の不純物とは反対の導電型を有する不純物を一次シリコンピラー３内にイオン注入する。これにより、シリコン酸化膜１８の下側に、二次シリコンピラー４の下部に接する下部拡散層１７が形成される。
次に、サイドウォール絶縁膜３１及びシリコン酸化膜３０を順次ウェットエッチングにより除去する。これにより、図８に示すように、二次シリコンピラー４の側面が露出した状態となる。保護膜１２は、ここで行われるシリコン酸化膜のウェットエッチングによる浸食からもシリコン酸化膜ピラー６を保護する。
次に、二次シリコンピラー４の側面にゲート絶縁膜１０を形成し、さらに、ポリシリコン膜からなる第１及び第２のゲート電極１１，１３を形成する（図９）。ゲート絶縁膜１０は熱酸化により形成することが好適であり、その膜厚は約５ｎｍであることが好ましい。第１及び第２のゲート電極１１，１３は、シリコン基板２の全面に約３０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により形成した後、異方性ドライエッチングによって、ポリシリコン膜をエッチバックすることにより形成することが好適である。なお、第１及び第２のゲート電極１１，１３の材料には、ポリシリコン膜の他に、例えばタングステンなどの金属材料を用いることも可能である。
最後に、図１に示したように、上部拡散層１６を形成し、さらに全面を層間絶縁膜２０で覆い、層間絶縁膜２０の内部にコンタクトプラグ２２ａ〜２２ｃを設けることによって、一連の製造工程が完了する。以下、これらの工程について、まとめて説明する。
まず、ＨＤＰ(High Density Plasma)法によりシリコン基板２の全面にシリコン酸化膜を成膜し、その表面をＣＭＰ法により研磨して平坦化することにより、シリコン酸化膜２０を形成する。このとき、シリコン窒化膜１５がストッパとしての役割を果たすようにすることで、シリコン酸化膜２０の膜厚を確実に制御することが可能になる。
次に、シリコン酸化膜２０の上面にマスクパターン（不図示）を形成する。このマスクパターンは、二次シリコンピラー４の上に形成されたシリコン窒化膜１５の上面を露出させ、他の部分を覆うように形成されるが、上面すべてを露出させるのではなく、外周から一定幅の部分はマスクパターンで覆われるようにする。このようにする目的は、シリコン窒化膜１５及びシリコン酸化膜１４により、上部拡散層１６と第１のゲート電極１１の絶縁を確保する点にある。マスクパターンは、ＣＶＤ法により約５ｎｍの膜厚で成膜したシリコン酸化膜することが好適である。
マスクパターンを形成したら、異方性のドライエッチング又は異方性のウェットエッチングにより、露出したシリコン窒化膜１５を除去する。そして、シリコン窒化膜１５を除去してできたスルーホールの底面に残るシリコン酸化膜１４を介して、二次シリコンピラー４の上部にＬＤＤ(lightly doped drain)領域（不図示）を形成する。このＬＤＤ領域は、二次シリコンピラー４の上面にシリコン基板２中の不純物と逆の導電型を有する低濃度の不純物を、浅くイオン注入することにより形成する。
次に、希フッ酸によりスルーホール底面のシリコン酸化膜１４を除去し、その後、スルーホール内にシリコンを選択的エピタキシャル成長させる。そして、形成されたシリコンエピタキシャル層に、シリコン基板２中の不純物と逆の導電型を有する高濃度の不純物をイオン注入することにより、図１に示すような上部拡散層１６を形成する。
次に、マスクパターンを除去したうえで、シリコン基板２の全面にシリコン酸化膜を堆積し、ＣＭＰにより表面を平坦化することで、シリコン酸化膜２１を形成する。そして、パターニングにより、シリコン酸化膜２０，２１に第１〜第３のコンタクトホール（スルーホール）２０ａ〜２０ｃを形成する（図１）。第１のコンタクトホール２０ａは、シリコン酸化膜ピラー６の側面のうち、シリコン酸化膜ピラー６を挟んで二次シリコンピラー４と反対側の部分の真上であって、かつ第２のゲート電極１３を露出させる位置に形成され、シリコン酸化膜２０，２１を貫通して第２のゲート電極１３に達している。第２のコンタクトホール２０ｂは、二次シリコンピラー４の真上に形成され、シリコン酸化膜２１を貫通して上部拡散層１６に達している。第３のコンタクトホール２０ｃは、二次シリコンピラー４の隣に設けられた一次シリコンピラー３上面の空き領域に形成され、シリコン酸化膜２０，２１，１８を貫通して下部拡散層１７に達している。
次に、第１〜第３のコンタクトホール２０ａ〜２０ｃ内に窒化チタン及びタングステンをこの順で埋め込むことにより、それぞれ窒化チタンとタングステンの積層膜からなる３つのコンタクトプラグ２２ａ〜２２ｃを形成する（図１）。その後、さらに上層に図示しない配線パターンを形成し、半導体装置１が完成する。
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ダミーピラーとしてのシリコン酸化膜ピラー６の側面に保護膜１２を形成しているので、製造中におけるシリコン酸化膜ピラー６の浸食が防止されている。したがって、ゲート電極断線の確率を下げることが可能になっている。
また、保護膜１２を導電膜で形成することも可能であり、そのようにした場合には、シリコン窒化膜などの絶縁膜により保護膜１２を形成した場合に比べ、第２のゲート電極１３の直流抵抗を下げることができるという効果も得られる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態では、シリコンピラーとダミーピラーが一対一で設けられる例を取り上げて説明したが、本発明は、複数のシリコンピラーに対して１つのダミーピラーが共通に設けられる例にも適用可能である。つまり、共通のダミーピラーの側面を保護膜１２で覆えばよい。このようなダミーピラーの具体的な例としては、ＤＲＡＭのメモリセル領域においてワード線延長用に用いられるダミーピラーが挙げられる。
また、上記実施の形態では、ＳＴＩ領域５及び絶縁体ピラー６がシリコン酸化膜によって構成される例を取り上げて説明したが、本発明は、ＳＴＩ領域５及び絶縁体ピラー６がシリコン酸化膜以外の絶縁材料によって構成される例にも適用可能である。この場合、保護膜１２は、この絶縁材料とはエッチング条件の異なる膜とすることが好ましい。つまり、半導体装置の製造中においてこの絶縁材料より浸食されにくい材料を保護膜１２として用いることが好ましい。
また、本発明は、ＤＲＡＭ以外の半導体装置にも広く適用可能である。すなわち、本発明は、ダミーピラーを用いてゲート電極の長さを延長するトランジスタに広く適用可能である
１ 半導体装置
２ シリコン基板
３ 一次シリコンピラー
４ 二次シリコンピラー
５ ＳＴＩ領域（素子分離領域）
６ シリコン酸化膜ピラー（絶縁体ピラー、ダミーピラー）
１０ ゲート絶縁膜
１１ 第１のゲート電極
１２ 保護膜
１３ 第２のゲート電極
１４，１８，３０ シリコン酸化膜
１５ シリコン窒化膜
１６ 上部拡散層
１７ 下部拡散層
２０，２１ 層間絶縁膜（シリコン酸化膜）
２０ａ〜２０ｃ コンタクトホール
２２ａ ゲートコンタクトプラグ
２２ｂ 上部拡散層コンタクトプラグ
２２ｃ 下部拡散層コンタクトプラグ
３１ サイドウォール絶縁膜
２ シリコン基板
３ 一次シリコンピラー
４ 二次シリコンピラー
５ ＳＴＩ領域（素子分離領域）
６ シリコン酸化膜ピラー（絶縁体ピラー、ダミーピラー）
１０ ゲート絶縁膜
１１ 第１のゲート電極
１２ 保護膜
１３ 第２のゲート電極
１４，１８，３０ シリコン酸化膜
１５ シリコン窒化膜
１６ 上部拡散層
１７ 下部拡散層
２０，２１ 層間絶縁膜（シリコン酸化膜）
２０ａ〜２０ｃ コンタクトホール
２２ａ ゲートコンタクトプラグ
２２ｂ 上部拡散層コンタクトプラグ
２２ｃ 下部拡散層コンタクトプラグ
３１ サイドウォール絶縁膜
Claims (10)
- シリコン基板の主面に絶縁体ピラーを形成する工程と、
前記絶縁体ピラーの側面に保護膜を形成する工程と、
前記主面にシリコンピラーを形成する工程と、
前記シリコンピラーの側面にゲート絶縁膜を形成する工程と、
それぞれ前記シリコンピラー及び前記絶縁体ピラーの側面を覆い、互いに接する第１及び第２のゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記絶縁体ピラーは、シリコン酸化膜からなるシリコン酸化膜ピラーであり、
前記保護膜は、前記シリコン酸化膜とはエッチング条件の異なる材料によって構成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記シリコン基板の全面を酸洗浄する工程をさらに備え、
前記保護膜は、前記シリコン酸化膜に比べて前記酸洗浄による浸食の度合いが小さい材料によって構成される
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記保護膜を形成した後に、前記シリコン酸化膜のウエットエッチングを行う工程をさらに備え、
前記保護膜は、前記ウエットエッチングに対するエッチングレートが前記シリコン酸化膜に比べて小さい材料によって構成される
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。 - 前記保護膜はシリコン窒化膜である
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記保護膜は導電膜である
ことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記シリコン基板の主面をエッチングし、一次シリコンピラーを形成する工程と、
前記一次シリコンピラーの周囲に、絶縁膜からなる素子分離領域を形成する工程とをさらに備え、
前記絶縁体ピラーは、前記素子分離領域をエッチングすることによって形成され、
前記シリコンピラーは、前記一次シリコンピラーの上面をエッチングすることによって形成される二次シリコンピラーである
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。 - 前記保護膜を形成する工程は、
前記保護膜の構成材料により前記シリコン基板の全面を覆う工程と、
前記絶縁体ピラーの側面に形成された部分を残して前記保護膜の前記構成材料を除去する工程とを含む
ことを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記保護膜の前記構成材料を除去する工程は、異方性エッチバックにより前記保護膜の前記構成材料を除去し、
前記一次シリコンピラーの側面の水平面に対する傾きは、該側面に形成された前記保護膜の前記構成材料が前記異方性エッチバックによって除去されるよう設定され、
前記絶縁体ピラーの側面の水平面に対する傾きは、該側面に形成された前記保護膜の前記構成材料が前記異方性エッチバックによって除去されないよう設定される
ことを特徴とする請求項８に記載の半導体装置の製造方法。 - 前記シリコンピラーの下部に接する下部拡散層を形成する工程と、
前記シリコンピラーの上部に接する上部拡散層を形成する工程と、
前記シリコン基板の全面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、それぞれ前記第２のゲート電極、前記上部拡散層、及び前記下部拡散層を露出させる３つのコンタクトホールを形成する工程と、
前記３つのコンタクトホール内にそれぞれコンタクトプラグを形成する工程と
を備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010237012A JP2012089772A (ja) | 2010-10-22 | 2010-10-22 | 半導体装置の製造方法 |
| US13/253,100 US8357577B2 (en) | 2010-10-22 | 2011-10-05 | Manufacturing method of semiconductor device having vertical type transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010237012A JP2012089772A (ja) | 2010-10-22 | 2010-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012089772A true JP2012089772A (ja) | 2012-05-10 |
Family
ID=45973375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010237012A Pending JP2012089772A (ja) | 2010-10-22 | 2010-10-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8357577B2 (ja) |
| JP (1) | JP2012089772A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841766B2 (en) * | 2009-07-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| JP2013206932A (ja) * | 2012-03-27 | 2013-10-07 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2014022386A (ja) * | 2012-07-12 | 2014-02-03 | Ps4 Luxco S A R L | 半導体装置 |
| KR20150020847A (ko) * | 2013-08-19 | 2015-02-27 | 에스케이하이닉스 주식회사 | 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법 |
| JP2015053354A (ja) | 2013-09-06 | 2015-03-19 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| US10529851B1 (en) * | 2018-07-12 | 2020-01-07 | International Business Machines Corporation | Forming bottom source and drain extension on vertical transport FET (VTFET) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885864A (en) * | 1996-10-24 | 1999-03-23 | Micron Technology, Inc. | Method for forming compact memory cell using vertical devices |
| US20040041188A1 (en) * | 2002-08-29 | 2004-03-04 | Bissey Lucien J. | Annular gate and technique for fabricating an annular gate |
| JP2008140793A (ja) * | 2006-11-29 | 2008-06-19 | Fujitsu Ltd | 電子装置の製造方法および半導体装置の製造方法 |
| JP2008288391A (ja) * | 2007-05-17 | 2008-11-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009065024A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009152629A (ja) * | 2001-09-20 | 2009-07-09 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| JP2009188415A (ja) * | 2008-01-29 | 2009-08-20 | Unisantis Electronics Japan Ltd | 半導体装置およびその製造方法 |
| US20100078698A1 (en) * | 2008-09-26 | 2010-04-01 | Yong-Hoon Son | Vertical semiconductor device, dram device including the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5555452B2 (ja) * | 2009-07-14 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法並びにデータ処理システム |
| JP2011233694A (ja) * | 2010-04-27 | 2011-11-17 | Elpida Memory Inc | 半導体装置の製造方法 |
-
2010
- 2010-10-22 JP JP2010237012A patent/JP2012089772A/ja active Pending
-
2011
- 2011-10-05 US US13/253,100 patent/US8357577B2/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885864A (en) * | 1996-10-24 | 1999-03-23 | Micron Technology, Inc. | Method for forming compact memory cell using vertical devices |
| JP2009152629A (ja) * | 2001-09-20 | 2009-07-09 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| US20040041188A1 (en) * | 2002-08-29 | 2004-03-04 | Bissey Lucien J. | Annular gate and technique for fabricating an annular gate |
| JP2008140793A (ja) * | 2006-11-29 | 2008-06-19 | Fujitsu Ltd | 電子装置の製造方法および半導体装置の製造方法 |
| JP2008288391A (ja) * | 2007-05-17 | 2008-11-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009065024A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009188415A (ja) * | 2008-01-29 | 2009-08-20 | Unisantis Electronics Japan Ltd | 半導体装置およびその製造方法 |
| US20100078698A1 (en) * | 2008-09-26 | 2010-04-01 | Yong-Hoon Son | Vertical semiconductor device, dram device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120100682A1 (en) | 2012-04-26 |
| US8357577B2 (en) | 2013-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI249774B (en) | Forming method of self-aligned contact for semiconductor device | |
| US8921930B2 (en) | Semiconductor device with buried bit line and method for fabricating the same | |
| KR101073073B1 (ko) | 수직게이트를 구비한 반도체장치 및 그 제조 방법 | |
| KR102661930B1 (ko) | 집적회로 소자 | |
| US20080296677A1 (en) | Semiconductor device and method of manufacturing the same and data processing system | |
| US8129244B2 (en) | Method for fabricating semiconductor device | |
| TW201624673A (zh) | 半導體裝置及製造其之方法 | |
| JP2009239285A (ja) | 半導体素子の垂直チャネルトランジスタ及びその形成方法 | |
| US8928073B2 (en) | Semiconductor devices including guard ring structures | |
| JP2011023483A (ja) | 半導体装置及びその製造方法並びにデータ処理システム | |
| JP2006261161A (ja) | 半導体装置の製造方法 | |
| JP2012089772A (ja) | 半導体装置の製造方法 | |
| JP2009182114A (ja) | 半導体装置およびその製造方法 | |
| KR20120012593A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2010272679A (ja) | 半導体装置及びその製造方法 | |
| US8598012B2 (en) | Method for fabricating semiconductor device with buried gates | |
| US20070145491A1 (en) | Semiconductor device and method of manufacture | |
| KR101753234B1 (ko) | 반도체 장치의 비트라인 및 그의 제조 방법 | |
| JP2012015345A (ja) | 半導体装置 | |
| CN107492572B (zh) | 半导体晶体管元件及其制作方法 | |
| JP2008171872A (ja) | 半導体装置及びその製造方法 | |
| JP2008205032A (ja) | 半導体装置 | |
| JP2009123882A (ja) | 半導体装置およびその製造方法 | |
| KR100791343B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US8207041B2 (en) | Semiconductor processing methods |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131004 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140807 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150224 |