JP2014022386A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014022386A
JP2014022386A JP2012156444A JP2012156444A JP2014022386A JP 2014022386 A JP2014022386 A JP 2014022386A JP 2012156444 A JP2012156444 A JP 2012156444A JP 2012156444 A JP2012156444 A JP 2012156444A JP 2014022386 A JP2014022386 A JP 2014022386A
Authority
JP
Japan
Prior art keywords
pillar
semiconductor
gate electrode
insulating layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2012156444A
Other languages
English (en)
Inventor
Yoshihiro Takaishi
芳宏 高石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2012156444A priority Critical patent/JP2014022386A/ja
Priority to US13/935,046 priority patent/US20140015035A1/en
Publication of JP2014022386A publication Critical patent/JP2014022386A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Abstract

【課題】ピラー構造を有するトランジスタのゲート電位の制御性を改善し、半導体装置を安定動作させる。
【解決手段】半導体装置１００は、半導体基板１と、半導体基板１上に設けられ、半導体基板１の主面に対して垂直な第１及び第２の側面を有する半導体ピラー５と、半導体ピラー５の上端部に位置する第１の不純物拡散層１６と、半導体ピラー５の下部に位置する第２の不純物拡散層１９と、半導体ピラー５の第１の側面と接して設けられた第１の絶縁層ピラー４５と、半導体ピラー５の第２の側面を覆うゲート絶縁膜１０と、ゲート絶縁膜１０を介して半導体ピラー５の第２の側面を覆うゲート電極１１とを備え、半導体ピラー５の第１の側面近傍には、絶縁層ピラー４５に起因する閾値電圧の低下を抑制する閾値電圧調整領域が設けられている。閾値電圧調整領域は、半導体ピラー５の端部５Ａの幅が中央部の幅よりも狭い構造からなる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、ピラー構造を有するトランジスタを用いた半導体記装置に関するものである。
半導体装置においては、高集積化のため、縦型トランジスタが採用されている。縦型トランジスタは、半導体基板に立脚した半導体ピラーの側面にゲート絶縁膜とゲート電極を備えており、半導体ピラーの上下方向に設けられた拡散層とともに単位トランジスタを構成している。例えば、特許文献１に記載の縦型トランジスタは、半導体ピラーと絶縁膜ピラーからなる複合ピラーをゲート電極が囲む構成を採用している（特許文献１参照）。
このような従来の縦型トランジスタにおいて、ゲート電極へ給電するコンタクトプラグを、半導体ピラーの下方に設けられた拡散層と平面視で重なる位置に設けると、位置ずれが生じた際にコンタクトプラグが拡散層に到達して短絡してしまうことから、コンタクトプラグは素子分離領域と重なる位置に設けるのが有利である。このため、素子分離領域内に設けた絶縁層ピラーを半導体ピラーと接触させて、半導体ピラーの側面に設けたゲート電極を素子分離領域まで延在させる必要がある。
特開２０１１−２３４８３号公報
しかしながら、絶縁層ピラーとの接触部である半導体ピラーの端部では、絶縁層ピラーを構成している絶縁膜の一部がゲート絶縁膜として機能してしまうので、ゲート電位の制御性が悪化して閾値電圧Ｖｔｈが低下し、半導体装置が安定動作しないという問題がある。
半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な第１及び第２の側面を有する半導体ピラーと、前記半導体ピラーの上端部に位置する第１の不純物拡散層と、前記半導体ピラーの下部に位置する第２の不純物拡散層と、前記半導体ピラーの前記第１の側面と接して設けられた第１の絶縁層ピラーと、前記半導体ピラーの前記第２の側面を覆う第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記半導体ピラーの前記第２の側面を覆う第１のゲート電極とを備え、前記半導体ピラーの前記第１の側面近傍には、前記第１の絶縁層ピラーに起因する閾値電圧の低下を抑制する第１の閾値電圧調整領域が設けられていることを特徴とする。ここで、本発明の第１の側面による半導体装置では、半導体ピラーの端部の完全空乏化によって閾値電圧Ｖｔｈの低下を防止するために、半導体ピラーの端部の幅が中央部の幅よりも狭い構造とし、端部の幅を規定値以下に制限することを特徴としている。また、本発明の第２の側面による半導体装置では、半導体ピラーの端部における閾値電圧Ｖｔｈの低下を回復させるために、半導体ピラーの端部へ新たに不純物拡散層を設けることを特徴としている。
このように、本発明によれば、絶縁層ピラーの端部と接する半導体ピラーの端部に閾値電圧低下抑制領域が設けられているので、半導体ピラーの端部が完全空乏化することによる閾値電圧Ｖｔｈの低下を防止することができ、半導体装置を安定動作させることができる。
本発明の第１実施形態の半導体装置１００の構造を示す模式図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 半導体装置１００の構造を示す模式図であって、図１（ａ）のＢ−Ｂ'における断面図である。 本発明の第２実施形態の半導体装置２００の構造を示す模式図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 図６のＢ−Ｂ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 図１１のＢ−Ｂ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 本発明の第３実施形態の半導体装置３００の構造を示す模式図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第３実施形態による半導体装置３００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。 第３実施形態による半導体装置３００の製造方法を説明するための工程図面であって、図１６（ａ）のＢ−Ｂ'における断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と縮尺や数等が異なっている。また、ＸＹＺ座標系を設定して、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、第１の方向となるＹ方向はＺ方向と直交する方向であって、第２の方向となるＸ方向はシリコン基板の表面と水平な面においてＹ方向と直交する方向である。
図１（ａ）、（ｂ）及び図２は、本発明の第１実施形態の半導体装置１００の構造を示す模式図である。特に、図１（ａ）は、第１実施形態による半導体装置１００の平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ'における断面図である。図２は、図１（ａ）のＢ−Ｂ'における断面図である。図１（ａ）では、各構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
まず、図１（ｂ）及び図２を参照しながら説明する。本実施形態による半導体装置１００は、代表的な半導体基板であるシリコン基板１を備えている。シリコン基板１の上面には、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が設けられている。ＳＴＩ２の底面並びに下部の側面はシリコン基板１と接しており、ＳＴＩ２の下部の側面で囲まれたシリコン基板１が活性領域となっている。
ＳＴＩ２に囲まれた活性領域の中央部には、１つのシリコンピラー（半導体ピラー）５が立設されている。シリコンピラー５は、活性領域となるシリコン基板１のＸ方向における２つの端部に開口部６０を配置することで設けられている。シリコンピラー５は、単位トランジスタ５０のチャネル部を構成する柱状の半導体層である。
シリコンピラー５のＹ方向の端部５Ａは、ＳＴＩ２と一体になっている絶縁層ピラー４５と接しており、絶縁層ピラー４５の上面は、シリコンピラー５の上面と同一の高さとなっている。ここで、絶縁層ピラー４５は、シリコンピラー５と同様に、素子分離領域のＳＴＩ２に開口部６０を配置することで設けられている。なお、シリコンピラー５と絶縁層ピラー４５に隣接して、Ｘ方向の左側に配置された開口部６０は、夫々一体となって素子分離領域と活性領域に跨るように配置されており、右側に配置された開口部６０も同様である。
シリコンピラー５の上端部と下方には、それぞれ不純物拡散層が設けられている。シリコンピラー５の上端部に位置しているピラー上部拡散層１６（第１の不純物拡散層）は、ソース・ドレインの一方となる拡散層であり、シリコンピラー５の下方に位置しているピラー下部拡散層９（９Ａ、９Ｂ）（第２の不純物拡散層）は、ソース・ドレインの他方となる拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラー５の領域は、チャネル部である。本実施形態では、シリコンピラー５のＸ方向における左右夫々にピラー下部拡散層９が備わっており、左側をピラー下部拡散層９Ａ、右側をピラー下部拡散層９Ｂと称する。
シリコンピラー５の周囲に露出したシリコン基板１の上面には、絶縁膜８が設けられている。絶縁膜８は、シリコンピラー５の周囲を覆って、ＳＴＩ２に達している。絶縁膜８の下方には、絶縁膜８と重なるようにピラー下部拡散層９が配置されている。なお、ピラー下部拡散層９の底面は、ＳＴＩ２の底面よりも浅くなるように設けられており、ＳＴＩ２を挟んで隣接するピラー下部拡散層９どうしが導通しないようになっている。
シリコンピラー５の側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介して、シリコンピラー５のＸ方向に対向する２つの側面にゲート電極１１（１１Ａ、１１Ｂ）が配置されている。ゲート電極１１は、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された絶縁膜３の内壁面と、絶縁膜３の上面に積層されたマスク膜４の内壁面の一部にも設けられている。なお、ゲート電極１１Ａは、ピラー下部拡散層９Ａの上方に位置しており、ゲート電極１１Ｂは、ピラー下部拡散層９Ｂの上方に位置している。ゲート絶縁膜１０は、シリコンピラー５のＸ方向に対向する２つの側面を覆ってＹ方向に延在し、絶縁膜８と接続されている。ゲート電極１１は、ゲート絶縁膜１０によって、シリコンピラー５のチャネル部並びにピラー上部拡散層１６と電気的に絶縁されており、同様に、絶縁膜８によって、ピラー下部拡散層９と電気的に絶縁されている。
ＳＴＩ２と絶縁層ピラー４５の上面には、絶縁膜３を覆ってマスク膜４が設けられている。さらに、ゲート電極１１と絶縁膜８を覆うように、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４の壁面に囲まれた領域に設けられている。マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。
第２層間絶縁膜２０の上面には、メタル配線３３、３４（３４Ａ、３４Ｂ）が配置されている。メタル配線３３は、第１層間絶縁膜１２とゲート電極１１で取り囲まれたシリコンプラグ（導電プラグ）１９と、第２層間絶縁膜２０を貫通している並列な２つのメタルコンタクトプラグ（導電プラグ）３０とを介して、単位トランジスタ５０のソース・ドレイン部となるシリコンピラー５のピラー上部拡散層１６と接続されている。
シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０のソース・ドレインの一方を構成している。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置されており、サイドウォール膜１８と絶縁膜１７によって、シリコンプラグ１９がゲート電極１１と電気的に絶縁されている。
メタル配線３４は、第２層間絶縁膜２０と第１層間絶縁膜１２及び絶縁膜８を貫通するメタルコンタクトプラグ（導電プラグ）３１（３１Ａ、３１Ｂ）を介して、単位トランジスタ５０のソース・ドレイン部となるピラー下部拡散層９と接続されている。さらに詳細に説明すると、メタル配線３４Ａと接続している２つのメタルコンタクトプラグ３１Ａは、ピラー下部拡散層９Ａに接続されており、メタル配線３４Ｂと接続している２つのメタルコンタクトプラグ３１Ｂは、ピラー下部拡散層９Ｂに接続されている。
次に、図１（ａ）を参照する。ＳＴＩ２と、ＳＴＩ２に囲まれた活性領域とに跨り、Ｘ方向に離間する２つの開口部６０を設けることにより、活性領域の中央部には、平面視が矩形状の１つのシリコンピラー５が設けられている。シリコンピラー５は、Ｙ方向へ直線状に延在しており、単位トランジスタ５０のチャネル部を構成するものである。シリコンピラー５のＹ方向の両端面は、活性領域のＹ方向の両端面に一致している。すなわち、活性領域を縦断するようにシリコンピラー５が配置されている。
シリコンピラー５は、その長手方向（Ｙ方向）と直交する２つの側面（第１、第３の側面）及び長手方向と平行な２つの側面（第２、第４の側面）を有している。図中上側に位置する一方の絶縁層ピラー４５（第１の絶縁層ピラー）は、シリコンピラー５の第１の側面に接して設けられており、図中下側に位置する他方の絶縁層ピラー４５（第２の絶縁層ピラー）は、シリコンピラー５の第３の側面に接して設けられている。
シリコンピラー５の直上には、シリコンプラグ１９、メタルコンタクトプラグ３０及びメタル配線３３が配置されている。平面視において、シリコンピラー５とシリコンプラグ１９及びメタルコンタクトプラグ３０は、シリコンプラグ１９の領域内で互いに重なって配置されており、メタル配線３３は、Ｙ方向に延在するように配置されている。
シリコンピラー５のＹ方向の端部５Ａは、絶縁層ピラー４５のＹ方向における一方の端部と接しており、絶縁層ピラー４５のＹ方向における他方の端部は、シリコンピラー５を取り囲んでいるＳＴＩ２と一体になっている。シリコンピラー５の端部５Ａの太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さとしており、シリコンピラー５の中央部よりも細くしている。従って、シリコンピラー５の端部５Ａと接している絶縁層ピラー４５の端部の幅も、同様に細くしている。このように、絶縁層ピラー４５と接するシリコンピラー５の側面近傍に形成された細幅な端部５Ａは、絶縁層ピラー４５に起因して単位トランジスタの閾値電圧が低下することを抑制する閾値電圧調整領域として機能する。
ゲート電極１１は、シリコンピラー５と絶縁層ピラー４５のＸ方向における２つの側面部に夫々配置されており、一方の側面部（第２の側面）におけるゲート電極１１Ａ（第１のゲート電極）と、他方の側面部（第４の側面）におけるゲート電極１１Ｂ（第２のゲート電極）で構成されている。ゲート電極１１は、シリコンピラー５と絶縁層ピラー４５とＳＴＩ２の側面全体に設けられている。なお、絶縁層ピラー４５とＳＴＩ２の側面に設けられたゲート電極１１は、ゲート電極としての機能を備えていないが、シリコンピラー５の側面に設けられたゲート電極１１と一体化していることから、説明の便宜上ゲート電極１１として表記している。
ピラー下部拡散層９Ａの上部に位置するゲート電極１１Ａには、ＳＴＩ２の側面部に位置するゲート電極１１Ａおよび絶縁層ピラー４５の側面部におけるゲート電極１１Ａを介して、ゲート吊り配線４２Ａからゲート電圧が給電される。同様に、ピラー下部拡散層９Ｂの上部に位置するゲート電極１１Ｂには、ＳＴＩ２の側面部に位置するゲート電極１１Ｂおよび絶縁層ピラー４５の側面部におけるゲート電極１１Ｂを介して、ゲート吊り配線４２Ｂからゲート電圧が給電される。すなわち、ＳＴＩ２の側面部に位置するゲート電極１１および絶縁層ピラー４５の側面部におけるゲート電極１１は、シリコンピラー５の側面部に位置するゲート電極１１にゲート電圧を給電するための配線として機能する。このように、開口部６０内において、ゲート電極１１Ａ、１１Ｂは閉じた配線となっている。
第２層間絶縁膜２０の上面には、２つのゲート吊り配線４２（４２Ａ、４２Ｂ）が配置されている。ゲート吊り配線４２は、メタル配線３３と交わらないようにＸ方向の一方へ延在させており、メタルコンタクトプラグ４１と少なくとも部分的に重なる位置に配置されている。ゲート吊り配線４２Ａの端部は、第２層間絶縁膜２０と第１層間絶縁膜１２を貫通するメタルコンタクトプラグ（導電プラグ）４１Ａによってゲート電極１１Ａと接続されている。ゲート吊り配線４２Ｂも同様に、メタルコンタクトプラグ（導電プラグ）４１Ｂによってゲート電極１１Ｂと接続されている。
２つのメタルコンタクトプラグ４１（４１Ａ、４１Ｂ）は、夫々ゲート電極１１（１１Ａ、１１Ｂ）と少なくとも部分的に重なる位置に設けられている。ＳＴＩ２の上方（より詳細には、ＳＴＩ２の上面に位置している絶縁膜３の上方）には、マスク膜４が配置されており、メタルコンタクトプラグ４１は、マスク膜４の側面に位置しているゲート電極１１の上面部と接続されている。ＳＴＩ２の上方に配置されたマスク膜４は、ＳＴＩ２と共に、ゲート電極１１の高さを嵩上げして、ゲート電極１１とゲート吊り配線４２との距離を小さくするための突起層として機能する。
シリコンピラー５のＸ方向における左右には、メタルコンタクトプラグ３１（３１Ａ、３１Ｂ）が配置されている。メタルコンタクトプラグ３１Ａは、シリコンピラー５のＸ方向における左側に２個配置されており、メタルコンタクトプラグ３１Ｂは、シリコンピラー５のＸ方向における右側に２個配置されている。メタルコンタクトプラグ３１Ａの直上には、メタル配線３４Ａが配置されており、メタルコンタクトプラグ３１Ｂの直上には、メタル配線３４Ｂが配置されている。
図１（ａ）では、シリコンピラー５のＸ方向における左右の領域へピラー下部拡散層９とメタルコンタクトプラグ３１とメタルコンタクトプラグ４１を夫々配置し、さらにメタル配線３４、ゲート吊り配線４２をこれらと重なるように設けたが、各構成要素のレイアウトはこれに限定されず任意である。
図３（ａ）、（ｂ）は、第１実施形態の変形例による半導体装置２００の構造を示す模式図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。なお、図３（ａ）のＢ−Ｂ'における断面図は、図２と同一であるため図示していない。
例えば、図３（ａ）及び（ｂ）に示した半導体装置２００のように、シリコンピラー５のＸ方向における左側の領域だけに、ピラー下部拡散層９とメタルコンタクトプラグ３１とメタルコンタクトプラグ４１Ａを配置して、メタル配線３４、ゲート吊り配線４２をこれらと重なるように設けるとともに、シリコンピラー５のＸ方向における右側の領域には、Ｙ方向へ延在させたゲート電極１１Ｂとメタルコンタクトプラグ４１Ｂを配置させてもよい。
次に、第１実施形態による半導体装置１００の製造方法について詳細に説明する。
図４〜図１４は、第１実施形態による半導体装置１００の製造方法を説明するための工程図面であり、夫々における（ａ）は各製造工程における半導体装置１００の平面図であり、（ｂ）は（ａ）のＡ−Ａ'における断面図である。また、図７は図６のＢ−Ｂ'における断面図であり、図１２は図１１のＢ−Ｂ'における断面図である。なお、各製造工程の説明は、主として（ａ）、（ｂ）の図面を用いて行い、適宜図７又は図１２の図面を追加して（ａ）、（ｂ）の補足を行う。
半導体装置１００の製造では、まず図４（ａ）、（ｂ）に示すように、シリコン基板１に素子分離領域となるＳＴＩ２を形成する。ＳＴＩ２の形成では、まずフォトリソグラフィ法およびドライエッチング法を用いて、シリコン基板１に溝（図示せず）を形成する。次に、溝の内壁を含むシリコン基板１の全面に薄いシリコン酸化膜（図示せず）を熱酸化法によって形成した後、溝の内部を埋め込むように、シリコン基板１の全面へシリコン酸化膜（ＳｉＯ２）をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１の上面の不要なシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により除去して、シリコン酸化膜を溝の内部だけに残すことにより、ＳＴＩ２が完成する。これにより、ＳＴＩ２で囲まれるシリコン基板１が活性領域として形成される。
次に、図５（ａ）、（ｂ）に示すように、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜である絶縁膜３を形成してから、シリコン窒化膜（ＳｉＮ）であるマスク膜４を１２０ｎｍの厚さとなるように積層させる。
次に、図６（ａ）、（ｂ）及び図７に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４に開口パターンを形成する。開口パターンはＳＴＩ２と活性領域とに跨って形成される。これにより、開口パターン内には、シリコン基板１とＳＴＩ２が露出している。また、露出したシリコン基板１のＹ方向の端部へ残留させたマスク膜４の寸法は一様ではなく、Ｘ１＝Ｘ３＝２．５ｎｍ、Ｘ２＝５ｎｍ、Ｘ４＝１０ｎｍ、Ｙ１＝Ｙ３＝２ｎｍ、Ｙ２＝Ｙ４＝８ｎｍとして、シリコン基板１とＳＴＩ２の境界部を覆っている部分を細めている。
さらに、マスク膜４をマスクとして、露出させたシリコン基板１の深さが１５０ｎｍとなるようにドライエッチングして開口部６０を形成する。これにより、単位トランジスタ５０のチャネルとなるシリコンピラー５と、ゲート電極をＳＴＩ２に繋げるための絶縁層ピラー４５が形成されるとともに、ＳＴＩ２の側面部を露出させる。このときのシリコンピラー５と絶縁層ピラー４５のレイアウトは、図６（ａ）に示した通りである。
絶縁層ピラー４５との接続部において、シリコンピラー５の端部５Ａの幅となるＸ２は５ｎｍ、長さとなるＹ１及びＹ３は２ｎｍとしており、シリコンピラー５の端部５Ａが完全空乏化する太さ（シリコン基板１に平行な面で切った断面の大きさ）にしている。このとき、完全空乏化する太さとは、Ｘ２とＹ１並びにＸ２とＹ３で規定されるサイズ以内であるので、Ｘ２寸法は５ｎｍ以内、Ｙ１とＹ３は２ｎｍ以内であれば良い。さらに詳細に説明すると、Ｙ２とＹ４の寸法は不問であり、Ｘ１とＸ３の寸法は同値でなくても良い。つまり、シリコンピラー５の端部５Ａの寸法が規定値以下になっていれば良く、シリコンピラー５の中央部の幅となるＸ４寸法が、Ｘ２寸法と同値であるならば、Ｘ１＝Ｘ３＝０（ゼロ）ｎｍとして、Ｘ２をＸ４よりもさらに小さくしなくても良い。
次に、図８（ａ）、（ｂ）に示すように、熱酸化法によってシリコン基板１の酸化を行い、シリコンの露出部分に３０ｎｍ厚の絶縁膜８を形成する。次に、イオン注入法によって、絶縁膜８の下方にピラー下部拡散層９（９Ａ、９Ｂ）を形成する。ここで、一方のピラー下部拡散層９Ａと他方のピラー下部拡散層９Ｂは、夫々電気的に分離されている。なお注入する不純物は、例えばＮ型トランジスタの場合はヒ素（Ａｓ）を用いることができる。このとき、シリコンピラー５の上面には、マスク膜４が１００ｎｍ厚で残留しており、ピラー下部拡散層９の上面の絶縁膜８よりも十分に厚くなっているため、シリコンピラー５の上部にイオンが注入されることはなく、拡散層は形成されない。
次に、熱酸化法によって、シリコンピラー５の側面にシリコン酸化膜であるゲート絶縁膜１０を形成する。次に、シリコン基板１の全面にゲート電極となるポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行い、シリコンピラー５におけるＸ方向の側面に、ゲート電極１１（１１Ａ、１１Ｂ）を形成する。
ここで、シリコンピラー５の側面にゲート電極１１Ａを形成した場合、絶縁層ピラー４５とＳＴＩ２の側面にもゲート電極１１Ａが同時に形成される。シリコンピラー５の側面におけるゲート電極１１Ａは、絶縁層ピラー４５の側面におけるゲート電極１１Ａを経由して、ＳＴＩ２の側面におけるゲート電極１１Ａに接続されており、シリコンピラー５の側面におけるゲート電極１１Ｂも同様に、絶縁層ピラー４５の側面におけるゲート電極１１Ｂを経由して、ＳＴＩ２の側面におけるゲート電極１１Ｂに接続されている。このように、ゲート電極１１をシリコンピラー５からＳＴＩ２の側面まで延在させる際には、シリコンピラー５に絶縁層ピラー４５を接続させることが必須要件となる。
なお、シリコンピラー５と絶縁層ピラー４５の接続部を狭くしても、ゲート電極１１の形成に問題は生じない。これは、ゲート電極１１の材料として、段差被覆性に優れているポリシリコン膜（多結晶シリコン膜）を用いていることに起因している。シリコンピラー５と絶縁層ピラー４５の接続部を狭くして段差を生じさせても、ゲート電極１１は断線することがないので、ゲート電極１１の形成難易度は何ら変わらない。
次に、図９（ａ）、（ｂ）に示すように、シリコンピラー５とゲート電極１１（１１Ａ、１１Ｂ）を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、マスク膜４が露出するように第１層間絶縁膜１２を平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を成膜する。
次に、図１０（ａ）、（ｂ）に示すように、フォトリソグラフィ法とドライエッチング法を用いて、マスク膜１３の一部を除去する。マスク膜１３は、図１０（ａ）に示すように、シリコンピラー５を配置した部分だけが選択的に除去される。マスク膜１３を除去した開口部１４には、シリコンピラー５の上方のマスク膜４が露出する。次に、露出したマスク膜４をウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、シリコンピラー５の上方に開口部１５を形成する。開口部１５の底面には、シリコンピラー５の上面が露出しており、側面にはゲート電極１１（１１Ａ，１１Ｂ）の一部が露出している。
次に、図１１（ａ）、（ｂ）及び図１２に示すように、熱酸化法によって、開口部１５の内壁へシリコン酸化膜である絶縁膜１７を形成する。次に、開口部１５からシリコンピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐（Ｐ）やヒ素（Ａｓ）など）をイオン注入し、ピラー上部拡散層１６を形成する。また、ＣＶＤ法によるシリコン窒化膜を成膜してから、エッチバックを行うことにより、開口部１５の内壁へサイドウォール膜１８形成する。このサイドウォール膜１８の形成時に、シリコンピラー５の上面に形成されている絶縁膜１７も除去して、シリコンピラー５の上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、この後に形成するシリコンプラグとゲート電極１１との絶縁を確保する役割を果たす。
次に、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにシリコンピラー５の上面にシリコンプラグ１９を成長させる。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９をｎ型の導電体として、シリコンピラー５の上部に形成したピラー上部拡散層１６と電気的に接続させる。
次に、図１３（ａ）、（ｂ）に示すように、ＣＶＤ法によって、開口部１４を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を形成する。このときマスク膜１３は、第２層間絶縁膜２０と一体化する。
次に、図１４（ａ）、（ｂ）に示すように、シリコンプラグ１９に対するメタルコンタクトプラグ３０、ピラー下部拡散層９に対するメタルコンタクトプラグ３１（３１Ａ、３１Ｂ）、ゲート電極１１に対するメタルコンタクトプラグ４１を形成する。これらのコンタクトプラグの形成では、まず対応する位置に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクトホールを形成する。次に、ＣＶＤ法によって、第２層間絶縁膜２０を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、コンタクトホールの内部を埋め込む。次にＣＭＰ法によって、第２層間絶縁膜２０の上面の金属膜を除去して、メタルコンタクトプラグ３０、３１、４１が完成する。
次に、スパッタ法により、タングステンと窒化タングステン（ＷＮ）で構成されたメタル配線３３とメタル配線３４とゲート吊り配線４２を形成する。以上により、図１に示した半導体装置１００が完成する。なお半導体装置１００の変形例となる半導体装置２００も、構成要素の配置を変更するだけで半導体装置１００と同様に形成することができるので、製法の説明は割愛する。
以上説明した第１実施形態の半導体装置１００によれば、次のような効果が得られる。
第１に、絶縁層ピラー４５と接しているシリコンピラー５の端部５Ａにおいて、シリコンピラー５の中央部の寸法に関わりなく、端部５Ａを完全空乏化する寸法にしている。このような寸法にすることで、端部５Ａにおける閾値電圧Ｖｔｈが低下しなくなるので、完全空乏化する寸法としない場合に比べて、半導体装置１００では、動作を安定させることができる。
第２に、シリコンピラー５の側面部とＳＴＩ２の側面部が、連続した１つの平面となるように、絶縁層ピラー４５のＹ方向における一方の端部をシリコンピラー５のＹ方向の端部５Ａへ接続するとともに、絶縁層ピラー４５のＹ方向における他方の端部をＳＴＩ２へ接続している。このため、シリコンピラー５の側面に配置したゲート電極１１をＳＴＩ２の側面まで延在させてから、ＳＴＩ２の領域に配置したメタルコンタクトプラグ４１でゲート吊り配線４２とゲート電極１１を接続させることができる。このような構成とすることで、シリコンピラー５の近傍にメタルコンタクトプラグ４１を設ける必要が無くなるので、メタルコンタクトプラグ４１の底部が、シリコンピラー５の下部に配置されているピラー下部拡散層９まで到達して生じる短絡（ショート）を回避させることができる。
次に、本発明の第２実施形態について、図面を参照して詳細に説明する。ここでの図面は、第１実施形態と同じ構成としている。なお説明は、第１実施形態と共通する内容は割愛して、第２実施形態における相違点だけを記載する。
図１５（ａ）、（ｂ）は、第２実施形態の半導体装置３００の構造を示す模式図である。特に、図１（ａ）は、第１実施形態による半導体装置１００の平面図であり、図１（ｂ）は、図１（ａ）のＢ−Ｂ'線における断面図である。なお、図１５（ａ）のＡ−Ａ'における断面図は、図１（ｂ）と同じであるので、図１（ｂ）を参照しながら説明する。
まず、図１５（ｂ）及び図１（ｂ）を参照する。シリコンピラー５の上端部とＹ方向の側面部並びに下方には、それぞれ不純物拡散層が設けられている。シリコンピラー５の上端部に位置しているピラー上部拡散層１６は、ソース・ドレインの一方となる拡散層であり、シリコンピラー５の下方に位置しているピラー下部拡散層９（９Ａ、９Ｂ）は、ソース・ドレインの他方となる拡散層である。また、シリコンピラー５のＹ方向の側面部（第１及び第３の側面近傍）に位置しているピラー側面拡散層４４（第３及び第４の不純物拡散層）は、シリコンピラー５のチャネル部の閾値電圧Ｖｔｈを局所的に上昇させるための拡散層である。換言すると、絶縁層ピラー４５と接するシリコンピラー５の側面近傍に形成されたピラー側面拡散層４４は、絶縁層ピラー４５に起因して単位トランジスタの閾値電圧が低下することを抑制する閾値電圧調整領域として機能する。なお、ピラー側面拡散層４４の深さは、シリコンピラー５の高さの５０％以上となっている。
次に、図１５（ａ）を参照する。シリコンピラー５のＹ方向の端部５Ｂは、絶縁層ピラー４５のＹ方向における一方の端部と接しており、絶縁層ピラー４５のＹ方向における他方の端部は、シリコンピラー５を取り囲んでいるＳＴＩ２と一体になっている。ここで、シリコンピラー５は、中央部と端部５Ｂの幅Ｘ５を同じ寸法としており、絶縁層ピラー４５もシリコンピラー５と同じ幅Ｘ５として、夫々Ｙ方向へ延在させている。なお、シリコンピラー５の幅Ｘ５は、完全空乏化の実現有無に関わることなく、半導体装置３００の要求仕様に従った寸法としたものである。
次に、第２実施形態による半導体装置３００の製造方法について詳細に説明する。
図１６（ａ）、（ｂ）及び図１７は、第２実施形態による半導体装置３００の製造方法を説明するための工程図面である。
半導体装置３００の製造では、まず図４乃至図１０で説明した製法によって、シリコンピラー５の上方に開口部１５を形成する。このとき、開口部１５の底面には、シリコンピラー５の上面が露出している。
次に、図１６（ａ）、（ｂ）及び図１７に示すように、回転塗布法によって、シリコンピラー５の上面を覆うように、フォトレジスト４６を形成する。次に、フォトリソグラフィ法によって、フォトレジスト４６へシリコンピラー５の上面の一部を露出させる開口部４７を形成する。開口部４７の底面には、シリコンピラー５のＹ方向における端部５Ｂと、マスク膜１３の一部と、第１層間絶縁膜１２の一部が露出している。開口部４７の底面を構成している各構成要素の寸法は、Ｘ７＝Ｘ１１＝１０ｎｍ、Ｘ６＝Ｘ８＝Ｘ１０＝Ｘ１２＝５ｎｍ、Ｘ９＝Ｘ１３＝２０ｎｍ、Ｙ５＝Ｙ９＝１５ｎｍ、Ｙ６＝Ｙ８＝５ｎｍ、Ｙ７＝Ｙ１０＝２０ｎｍとしている。ここでは、シリコンピラー５の端部５Ｂの寸法であるＹ６とＹ８が前述した値になっていれば良く、シリコンピラー５のうち端部５Ｂ以外がフォトレジスト４６で覆われていれば、その他の寸法は不問である。
次に、イオン注入法によって、開口部４７の底面へ不純物を注入して、ピラー側面拡散層４４を形成する。注入する不純物は、例えばＮ型トランジスタの場合はボロン（Ｂ）やフッ化ボロン（ＢＦ２）を用いることができる。このとき、ピラー側面拡散層４４の不純物濃度は、１×１０１３atoms/cm３となっており、ピラー側面拡散層４４の底面の深さＺ２は９０ｎｍとしている。なお深さＺ２は、９０ｎｍに限定されるのではなく、シリコンピラー５の深さ（高さ）Ｚ１の５０％よりも深くしておけばよく、本実施形態におけるシリコンピラー５の深さ（高さ）Ｚ１は１５０ｎｍであるので、Ｚ２は７５ｎｍから１５０ｎｍの範囲としておけばよい。
次に、図１１（ａ）、（ｂ）で説明した製法によって、開口部１５の内壁へ絶縁膜１７を形成してから、ピラー上部拡散層１６などの構成要素を順次形成する。以上により、図１５（ａ）、（ｂ）に示した半導体装置３００が完成する。
以上説明した第２実施形態の半導体装置３００によれば、次のような効果が得られる。
絶縁層ピラー４５と接しているシリコンピラー５の端部５Ｂに、ピラー側面拡散層４４を設けている。このような構成とすることで、シリコンピラー５の端部の構造に起因した閾値電圧Ｖｔｈの低下をピラー側面拡散層４４によって局所的に上昇させて相殺しているので、ゲート電位の制御性悪化を抑制することができる。さらに詳細に説明すると、ピラー側面拡散層４４は、シリコンピラー５の端部５Ｂへ局所的に設けており、シリコンピラー５の中央部における閾値電圧Ｖｔｈを上昇させることはないので、ピラー側面拡散層４４を形成しない場合と比べて、半導体装置３００では、動作を安定させることができる。なお、第１実施形態に記載した第２の効果は、本実施形態においても同様に得られる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、半導体基板の代表例であるシリコン基板を用いているが、他の半導体基板を用いることも可能である。
１ シリコン基板（半導体基板）
２ ＳＴＩ
３ 絶縁膜
４ マスク膜
５ シリコンピラー（半導体ピラー）
５Ａ，５Ｂ シリコンピラーの端部
８ 絶縁膜
９，９Ａ，９Ｂ ピラー下部拡散層
１０ ゲート絶縁膜
１１，１１Ａ，１１Ｂ ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４，１５ 開口部
１６ ピラー上部拡散層
１７ 絶縁膜
１８ サイドウォール膜
１９ シリコンプラグ
２０ 第２層間絶縁膜
３０ メタルコンタクトプラグ
３１，３１Ａ，３１Ｂ メタルコンタクトプラグ
３３ メタル配線
３４，３４Ａ，３４Ｂ メタル配線
４１，４１Ａ，４１Ｂ メタルコンタクトプラグ
４２，４２Ａ，４２Ｂ ゲート吊り配線
４４ ピラー側面拡散層
４５ 絶縁層ピラー
４６ フォトレジスト
４７ 開口部
５０ 単位トランジスタ
６０ 開口部
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置

Claims (14)

  1. 半導体基板と、
    前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な第１及び第２の側面を有する半導体ピラーと、
    前記半導体ピラーの上端部に位置する第１の不純物拡散層と、
    前記半導体ピラーの下部に位置する第２の不純物拡散層と、
    前記半導体ピラーの前記第１の側面と接して設けられた第１の絶縁層ピラーと、
    前記半導体ピラーの前記第２の側面を覆う第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を介して前記半導体ピラーの前記第２の側面を覆う第１のゲート電極とを備え、
    前記半導体ピラーの前記第１の側面近傍には、前記第１の絶縁層ピラーに起因する閾値電圧の低下を抑制する第１の閾値電圧調整領域が設けられていることを特徴とする半導体装置。
  2. 前記第１の閾値電圧調整領域は、前記半導体ピラーの中央部の幅よりも狭い幅を有する、請求項１に記載の半導体装置。
  3. 前記半導体ピラーの前記第１の側面と接する前記第１の絶縁層ピラーの端部は、前記第１の閾値電圧調整領域と同一の幅を有する、請求項２に記載の半導体装置。
  4. 前記第１の閾値電圧調整領域は、前記半導体ピラーの前記第１の側面近傍に設けられた第３の不純物拡散層である、請求項１に記載の半導体装置。
  5. 前記半導体ピラーを取り囲むように設けられ、前記半導体基板の主面に対して垂直かつ互いに平行な第１及び第２の側面を有する素子分離領域をさらに備え、
    前記半導体ピラーの前記第２の側面と前記素子分離領域の前記第１の側面とが連続した一つの平面となるように、前記第１の絶縁層ピラーは前記半導体ピラーと前記素子分離領域とを連結しており、
    前記第１のゲート電極は、前記第１の絶縁層ピラーの第１の側面を経由して前記素子分離領域の前記第１の側面まで延在している、請求項１乃至３のいずれか一項に記載の半導体装置。
  6. 前記第１ゲート電極へ給電する第１のコンタクトプラグと、
    前記第１のコンタクトプラグを介して前記第１のゲート電極に接続された第１のゲート吊り配線とをさらに備え、
    前記第１のコンタクトプラグは平面視にて前記素子分離領域と重なる位置に配置されている、請求項５に記載の半導体装置。
  7. 前記半導体ピラーの前記第１の側面と対向する前記半導体ピラーの第３の側面と接して設けられた第２の絶縁層ピラーをさらに備え、
    前記半導体ピラーの前記第３の側面近傍には、前記第２の絶縁層ピラーに起因する閾値電圧の低下を抑制する第２の閾値電圧調整領域が設けられている、請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第２の閾値電圧調整領域は、前記半導体ピラーの中央部の幅よりも狭い幅を有する、請求項７に記載の半導体装置。
  9. 前記半導体ピラーの前記第１の側面と接する前記第２の絶縁層ピラーの端部は、前記第２の閾値電圧調整領域と同一の幅を有する、請求項８に記載の半導体装置。
  10. 前記第２の閾値電圧調整領域は、前記半導体ピラーの前記第１の側面近傍に設けられた第４の不純物拡散層である、請求項７に記載の半導体装置。
  11. 前記半導体ピラーの前記第２の側面と前記素子分離領域の前記第２の側面とが連続した一つの平面となるように、前記第２の絶縁層ピラーは前記半導体ピラーと前記素子分離領域とを連結しており、
    前記第１のゲート電極は、前記第２の絶縁層ピラーの第１の側面を経由して前記素子分離領域の前記第２の側面まで延在している、請求項７乃至１０のいずれか一項に記載の半導体装置。
  12. 前記半導体ピラーの前記第２の側面と対向する前記半導体ピラーの第４の側面を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記半導体ピラーの前記第４の側面を覆う第２のゲート電極とをさらに備え、
    前記半導体ピラーの前記第４の側面と前記素子分離領域の前記第１の側面とが連続した一つの平面となるように、前記第１の絶縁層ピラーは前記半導体ピラーと前記素子分離領域とを連結しており、
    前記第２のゲート電極は、前記第１の絶縁層ピラーの第２の側面を経由して前記素子分離領域の前記第１の側面まで延在している、請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 前記半導体ピラーの前記第２の側面と対向する前記半導体ピラーの第４の側面を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記半導体ピラーの前記第４の側面を覆う第２のゲート電極とをさらに備え、
    前記半導体ピラーの前記第４の側面と前記素子分離領域の前記第１の側面とが連続した一つの平面となるように、前記第１の絶縁層ピラーは前記半導体ピラーと前記素子分離領域とを連結しており、
    前記第２のゲート電極は、前記第１の絶縁層ピラーの第２の側面を経由して前記素子分離領域の前記第１の側面まで延在しており、
    前記半導体ピラーの前記第４の側面と前記素子分離領域の前記第２の側面とが連続した一つの平面となるように、前記第２の絶縁層ピラーは前記半導体ピラーと前記素子分離領域とを連結しており、
    前記第２のゲート電極は、前記第２の絶縁層ピラーの第２の側面を経由して前記素子分離領域の前記第２の側面まで延在している、請求項７乃至１１のいずれか一項に記載の半導体装置。
  14. 前記第２ゲート電極へ給電する第２のコンタクトプラグと、
    前記第１のコンタクトプラグを介して前記第２のゲート電極に接続された第１のゲート吊り配線をさらに備え、
    前記第２のコンタクトプラグは平面視にて前記素子分離領域と重なる位置に配置されている、請求項１２又は１３に記載の半導体装置。
JP2012156444A 2012-07-12 2012-07-12 半導体装置 Abandoned JP2014022386A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012156444A JP2014022386A (ja) 2012-07-12 2012-07-12 半導体装置
US13/935,046 US20140015035A1 (en) 2012-07-12 2013-07-03 Semiconductor device having vertical transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012156444A JP2014022386A (ja) 2012-07-12 2012-07-12 半導体装置

Publications (1)

Publication Number Publication Date
JP2014022386A true JP2014022386A (ja) 2014-02-03

Family

ID=49913248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012156444A Abandoned JP2014022386A (ja) 2012-07-12 2012-07-12 半導体装置

Country Status (2)

Country Link
US (1) US20140015035A1 (ja)
JP (1) JP2014022386A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151595A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053354A (ja) * 2013-09-06 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9142418B1 (en) * 2014-05-19 2015-09-22 Globalfoundries Inc. Double/multiple fin structure for FinFET devices
JP2020004747A (ja) * 2018-06-25 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7585731B2 (en) * 2004-02-20 2009-09-08 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
JP2008300623A (ja) * 2007-05-31 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法、並びに、データ処理システム
JP2009065024A (ja) * 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
JP5614915B2 (ja) * 2007-09-27 2014-10-29 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP2009088134A (ja) * 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
KR100956601B1 (ko) * 2008-03-25 2010-05-11 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
JP2010135592A (ja) * 2008-12-05 2010-06-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2010267814A (ja) * 2009-05-14 2010-11-25 Elpida Memory Inc 半導体装置及びその製造方法
JP2010287739A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2011018825A (ja) * 2009-07-10 2011-01-27 Elpida Memory Inc 半導体装置及びその製造方法
JP5555452B2 (ja) * 2009-07-14 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びにデータ処理システム
JP2011103339A (ja) * 2009-11-10 2011-05-26 Elpida Memory Inc 半導体装置およびその製造方法
JP2011166089A (ja) * 2010-02-15 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
JP2011238780A (ja) * 2010-05-11 2011-11-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2012038964A (ja) * 2010-08-09 2012-02-23 Elpida Memory Inc 半導体装置およびその製造方法
JP2012043832A (ja) * 2010-08-12 2012-03-01 Elpida Memory Inc 半導体装置
JP2012089772A (ja) * 2010-10-22 2012-05-10 Elpida Memory Inc 半導体装置の製造方法
JP2013102136A (ja) * 2011-10-14 2013-05-23 Elpida Memory Inc 半導体装置およびその製造方法
JP2013206932A (ja) * 2012-03-27 2013-10-07 Elpida Memory Inc 半導体装置およびその製造方法
JP2014036098A (ja) * 2012-08-08 2014-02-24 Ps4 Luxco S A R L 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151595A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112151595B (zh) * 2019-06-28 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20140015035A1 (en) 2014-01-16

Similar Documents

Publication Publication Date Title
EP2372772B1 (en) Semiconductor device and method of making the same
US9136227B2 (en) Semiconductor device with buried bit line
TWI455287B (zh) 功率半導體元件之終端結構及其製作方法
WO2014109310A1 (ja) 半導体装置及びその製造方法
JP2012038964A (ja) 半導体装置およびその製造方法
JP2007317954A (ja) 半導体装置及びその製造方法
JP2010080756A (ja) 半導体装置及び半導体装置の製造方法
KR20120056956A (ko) 반도체 장치 및 그 제조 방법
TW201349509A (zh) 半導體裝置
WO2014123170A1 (ja) 半導体装置及びその製造方法
US9543246B2 (en) Semiconductor device
JP2014022386A (ja) 半導体装置
JP2010272679A (ja) 半導体装置及びその製造方法
WO2014027691A1 (ja) 半導体装置及びその製造方法
US20130093004A1 (en) Semiconductor device including dummy pillar near intermediate portion of semiconductor pillar group
US11799027B2 (en) Semiconductor device
US9379233B2 (en) Semiconductor device
JP2012227276A (ja) 半導体装置およびその製造方法
JP5367390B2 (ja) 半導体装置及びその製造方法
US20120056256A1 (en) Semiconductor device and method for forming the same
US8969975B2 (en) Semiconductor device having semiconductor pillar
JP2012004510A (ja) 半導体装置及び半導体装置の製造方法
JP2012142487A (ja) 半導体装置およびその製造方法
JP2012109438A (ja) 半導体装置およびその製造方法
JP2014157865A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20150108