JP2010080756A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ゲート絶縁膜破壊が抑制された半導体装置を提供する。
【解決手段】ゲート電極給電用シリコンピラー５の表面を覆うゲート電極８と重なる位置に設けられたコンタクトホール１３を備え、コンタクトホール１３には、コンタクトホール１３の底部から少なくともゲート電極８の上面よりも上方まで充填されたゲートリフトポリシリコン１４と、ゲートリフトポリシリコン１４上に配置されたゲートコンタクト１５とが設けられていることを特徴とする半導体装置を採用する。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
半導体装置の高集積化・高性能化は、大部分はトランジスタの微細化によって達成されている。近年、トランジスタの単純な微細化が困難になってきており、このトランジスタの微細化の対策として、３次元構造のトランジスタの検討がなされている。
３次元構造のトランジスタとして、例えば、縦型トランジスタが提案されている。そして、特許文献１には、ゲート電極にポリシリコンからなるコンタクトプラグを形成する方法が記載されている。
具体的に、特許文献１に記載の縦型トランジスタは、ゲート電極は基板に対して垂直に立つ半導体柱を囲むように配置されている。そして、ゲート電極にポリシリコンからなるコンタクトプラグを形成するには、先ず、ゲート吊り上げ用の半導体柱の側壁にゲート絶縁膜を形成した後、全面にポリシリコンを成膜し、ドライエッチング法によりエッチバックすることでゲート電極を形成する。そして、このゲート電極を層間絶縁膜により覆った後、この層間絶縁膜にゲート電極と接続可能なコンタクトプラグを形成するものである。
特開平６−２１４６７号公報
しかしながら、特許文献１に示されるような縦型トランジスタを用いた場合であっても、チップサイズ縮小の制約からゲート電極を厚く形成することができず、コンタクトプラグは、ゲート吊り上げ用の半導体柱、ゲート絶縁膜、ゲート電極に跨った状態で形成される。そのため、コンタクトプラグの底面および側面の一部はゲート絶縁膜と近接して距離が短くなる。そして、コンタクトプラグの底部に抵抗低減のための金属シリサイドを形成すると、この金属シリサイドがゲート絶縁膜に達してゲート絶縁膜の侵食破壊を引き起こし、結果、ゲート電極とシリコン基板からなる半導体柱とがショートするという不具合が発生するおそれがあった。従来技術の問題点を、図６を用いて具体的に説明する。本図は、従来技術で発生する問題点等を本願発明者が加筆したものである。
図６に示すように、従来の縦型トランジスタ１５０の構成では、コンタクトプラグ１１５がゲート吊り上げ用の半導体柱１０５、ゲート絶縁膜１０７、ゲート電極１０８に跨った状態で形成されるため、コンタクトプラグ１１５の底面および側面の一部はゲート絶縁膜１０７と近接して距離が短くなるという問題があった。これにより、コンタクトプラグ１１５の底部においてコンタクトプラグを構成する金属とゲート電極１０８を構成するポリシリコンとのシリサイド化により形成された金属シリサイドからなるシリサイド層１１９が、ゲート絶縁膜１０７に達して、ゲート絶縁膜１０７の侵食破壊を引き起こしてしまうおそれがあった。
上記の事情を鑑みて、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、第１半導体柱と前記第１半導体柱に隣接された第２半導体柱とが立設された半導体基板と、第１及び第２半導体柱の各々の外周面に設けられたゲート絶縁膜と、前記第１半導体柱と前記第２半導体柱との隙間を埋めて前記第１及び第２の半導体柱の各々の外周面を覆うゲート電極と、前記第１半導体柱の上面に設けられたソース拡散層又はドレイン拡散層となる一方の不純物拡散層と、前記第１半導体柱の周囲の前記半導体基板に設けられたソース拡散層又はドレイン拡散層となる他方の不純物拡散層と、前記第２半導体柱の表面を覆う前記ゲート電極と重なる位置に設けられたコンタクトホールと、を備え、前記コンタクトホールには、当該コンタクトホールの底部から少なくとも前記ゲート電極の上面よりも上方まで充填された埋め込みシリコン層と、前記埋め込みシリコン層上に配置されたコンタクトプラグとが設けられていることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に第１半導体柱及び第２半導体柱を形成する工程と、前記第１半導体柱の周囲の前記半導体基板に絶縁膜を形成する工程と、前記絶縁膜を介して前記半導体基板に不純物を注入し、前記絶縁膜の下にドレイン拡散層を形成する工程と、前記第１及び第２半導体柱の各々の外周面にゲート絶縁膜を形成する工程と、前記第１半導体柱と前記第２半導体柱との隙間にポリシリコンを埋めて前記第１及び第２半導体柱の各々の外周面を覆うゲート電極を形成する工程と、前記第１半導体柱の上面に不純物を注入してソース拡散層を形成する工程と、前記ゲート電極を覆う層間絶縁膜の一部を除去して前記第２半導体柱の表面を覆う当該ゲート電極と重なるようにコンタクトホールを形成する工程と、前記コンタクトホールから露出する前記ゲート電極の表面から選択エピタキシャル成長させて、少なくとも前記ゲート電極の上面よりも上方まで埋め込みシリコン層を形成する工程と、前記埋め込みシリコン層上にコンタクトプラグを形成する工程と、を備えることを特徴とする。
本発明の半導体装置によれば、第２半導体柱の表面を覆うゲート電極と重なる位置に設けられたコンタクトホールに、少なくともゲート電極の上面よりも上方まで充填された埋め込みシリコン層が設けられている。このため、埋め込みシリコン層上に設けられたコンタクトプラグの底部とゲート絶縁膜との距離を確保することができる。したがって、コンタクトプラグの底部にシリサイド層を形成する際に、シリサイド反応によるゲート絶縁膜破壊を抑制することができる。
また、本発明の半導体装置の製造方法によれば、コンタクトホールから露出するゲート電極の表面から選択エピタキシャル成長させて埋め込みシリコン層を形成するため、ゲート電極と埋め込みシリコン層とが一体化されて電気抵抗の上昇を抑制することができる。
以下、本発明の実施形態について、図面を参照して詳細に説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
＜第１の実施形態＞
（半導体装置）
図１は、本発明を適用した第１の実施形態である半導体装置の断面構造を示す模式図である。シリコン基板（半導体基板）１上にはシリコンピラー（第１半導体柱）２が立設されている。シリコンピラー２は縦型トランジスタ５０のチャネル部を構成する柱状の半導体層である。
シリコンピラー２の上端部と下端部にはそれぞれ不純物拡散層が形成されている。例えば、本実施形態では、シリコンピラー２の上端部に形成されたピラー上部拡散層３はソース拡散層であり、シリコンピラー２の下端部に形成されたピラー下部拡散層４はドレイン拡散層である。ピラー上部拡散層３とピラー下部拡散層４との間に挟まれたシリコンピラー２の中央部はチャネル部である。なお、ピラー上部拡散層３は、ドレイン拡散層であってもよく、ピラー下部拡散層４は、ソース拡散層であってもよい。
ピラー上部拡散層３は、シリコンピラー２の上面から選択エピタキシャル成長で形成されたシリコン層に不純物拡散して形成したものである。
シリコンピラー２の周囲にはゲート電極給電用シリコンピラー（第２半導体柱）５が形成されている。シリコンピラー２とゲート電極給電用シリコンピラー５はシリコン基板１の表面をエッチングして形成されている。ゲート電極給電用シリコンピラー５はシリコン基板１の表面から突出した柱状の半導体層である。ゲート電極給電用シリコンピラー５は、ゲート電極８の高さを嵩上げしてゲート電極８と上部のメタル配線（図示せず）との距離を小さくするための突起層として機能する。
シリコンピラー２とゲート電極給電用シリコンピラー５の周囲に露出したシリコン基板１の表面には酸化膜（絶縁膜）６が形成されている。酸化膜６はシリコンピラー２とゲート電極給電用シリコンピラー５の周囲を覆っている。ピラー下部拡散層４は酸化膜６の下に酸化膜６と重なるように配置されており、酸化膜６によってピラー下部拡散層４とゲート電極８とが電気的に絶縁されている。ピラー下部拡散層４は隣接するシリコンピラー２とゲート電極給電用シリコンピラー５を電気的に接続している。
シリコンピラー２とゲート電極給電用シリコンピラー５の表面にはゲート絶縁膜７が形成されている。また、ゲート絶縁膜７を介してシリコンピラー２とゲート電極給電用シリコンピラー５の表面にゲート電極８が形成されている。ゲート絶縁膜７はシリコンピラー２の外周面と上面を覆って酸化膜６と接続されている。シリコンピラー２のチャネル部、ピラー上部拡散層３、及び酸化膜６の下部に形成されたピラー下部拡散層４は、ゲート絶縁膜７と酸化膜６によってゲート電極８と電気的に絶縁されている。
ゲート電極８は、多結晶シリコン（以下、単にポリシリコンと記載する）から構成されており、シリコンピラー２とゲート電極給電用シリコンピラー５との隙間を覆ってシリコンピラー２とゲート電極給電用シリコンピラー５の表面全体に形成されている。シリコンピラー２とゲート電極給電用シリコンピラー５の隙間にはゲート電極８がシリコンピラー２の高さ方向全体に隙間なく形成されている。
ゲート電極給電用シリコンピラー５の上面には窒化膜９が形成されている。窒化膜９は、ゲート電極給電用シリコンピラー５と共にゲート電極８の高さを嵩上げしてゲート電極８と上部のメタル配線（図示せず）との距離を小さくするための突起層として機能する。
シリコンピラー２の上面には、サイドウォール窒化膜１０が形成されている。サイドウォール窒化膜１０は、シリコンピラー２の上端部に形成されたピラー上部拡散層３を覆って、ゲート電極８とピラー上部拡散層３とを電気的に絶縁している。また、酸化膜６、ゲート電極８、窒化膜９、サイドウォール窒化膜１０を覆って第１層間絶縁膜１１が形成されている。窒化膜９、サイドウォール窒化膜１０、第１層間絶縁膜１１の表面には第２層間絶縁膜１２が形成されている。第２層間絶縁膜１２上にはメタル配線（図示せず）が形成されている。
コンタクトホール１３は、第１及び第２層間絶縁膜１１，１２並びに窒化膜９の一部を貫通し、窒化膜９を覆うゲート電極８と部分的に重なるように形成されている。また、コンタクトホール１３の底面は、ゲート電極給電用シリコンピラー５の上面よりも高い位置に形成されており、ゲート絶縁膜７と直接接触しないように配置されている。
コンタクトホール１３の底部には、ゲートリフトポリシリコン（埋め込みシリコン層、エピタキシャル成長層）１４が形成されている。ゲートリフトポリシリコン１４は、コンタクトホール１３の底部からゲート電極８の上面よりも上方までポリシリコンが充填されて設けられている。このポリシリコンは、コンタクトホール１３から露出するゲート電極８の表面から選択エピタキシャル成長によって形成されている。これにより、ゲート電極８とゲートリフトポリシリコン１４とが一体化されて、本来のゲート電極８の上面よりも上方までゲート電極が持ち上げられた構造となる。
ゲートコンタクト（コンタクトプラグ）１５は、コンタクトホール１３の内部を金属が埋め込まれて、ゲートリフトポリシリコン１４上に形成されている。具体的には、コンタクトホール１３の内壁側からチタン層１６、窒化チタン層１７、タングステン層１８が積層されている。ゲートコンタクト１５の底部のチタン層１６とゲートリフトポリシリコン１４との間にはチタンシリサイド（シリサイド層）１９が形成されている。チタンシリサイド１９は、少なくともゲート絶縁膜７よりも上方に位置するように設けられている。そして、ゲートコンタクト１５は、チタンシリサイド１９及びゲートリフトポリシリコン１４を介してゲート電極８と接続されている。
上部拡散層コンタクト２０は、第２層間絶縁層１２を貫通してシリコンピラー２のピラー上部拡散層３と接続されている。上部拡散層コンタクト２０はチタン層２１、窒化チタン層２２、タングステン層２３を積層したものである。チタン層２１とピラー上部拡散層３との間には、チタンシリサイド２４が形成されており、サイドウォール窒化膜１０によってチタンシリサイド２４とゲート電極８とが電気的に絶縁されている。
下部拡散層コンタクト２５は、第２層間絶縁層１２、第１層間絶縁膜１１及び酸化膜６を貫通してピラー下部拡散層４と接続されている。下部拡散層コンタクト２５はチタン層２６、窒化チタン層２７、タングステン層２８を積層したものである。下部拡散層コンタクト２５は、ゲート電極８が形成されていない第１及び第２層間絶縁膜１１，１２が充填された領域に形成されている。
図２は、半導体装置の平面構造を示す模式図である。シリコンピラー２の直上にはピラー上部拡散層３、サイドウォール窒化膜１０及び上部拡散層コンタクト２０が形成されている。シリコンピラー２、ピラー上部拡散層３、サイドウォール窒化膜１０及び上部拡散層コンタクト２０は同一平面領域内に互いに重なって配置されている。
シリコンピラー２の左側には平面視矩形状のゲート電極給電用シリコンピラー５が形成されている。ゲート電極給電用シリコンピラー５の直上には平面視矩形状の窒化膜９、ゲートリフトポリシリコン１４及びゲートコンタクト１５が形成されている。ゲート電極給電用シリコンピラー５及び窒化膜９は同一平面領域内に互いに重なって配置されている。ゲートリフトポリシリコン１４及びゲートコンタクト１５はゲート電極給電用シリコンピラー５と部分的に重なる位置に形成されている。ゲートリフトポリシリコン１４の左端（シリコンピラー２と反対側の端部）はゲート電極給電用シリコンピラー５の外側に若干はみ出している。そして、このはみ出した部分でゲート電極給電用シリコンピラー５上の窒化膜９の側面に形成されたゲート電極８と接続されている。
シリコンピラー２の右側（ゲート電極給電用シリコンピラー５とは反対側）には平面視矩形状の下部拡散層コンタクト２５が形成されている。
なお、図２では平面視矩形状の１つのシリコンピラー２が形成されているが、シリコンピラー２の形状、数及び配置はこれに限定されない。例えばシリコンピラー２の平面形状は、円や、矩形以外の多角形とすることができる。またシリコンピラー２を多数本形成する場合には、シリコンピラー２をハニカム状に配列し、最密充填構造とすることで、半導体装置の小型化、高集積化を図ることができる。またゲート電極給電用シリコンピラー５は、ゲート電極８の高さを嵩上げしてゲート電極８と上部のメタル配線（図示せず）との距離を小さくするための突起層であり、その大きさ、形状は特に限定されない。
（半導体装置の製造方法）
図３及び図４は、第１実施形態の半導体装置の製造方法の説明図である。
まず始めに、シリコン基板１上に酸化膜を１０ｎｍおよびマスク窒化膜を１２０ｎｍ形成する。
次に、公知のフォトリソグラフィ工程およびドライエッチング工程を用いて、酸化膜およびマスク窒化膜をパターニングする。次に、マスク窒化膜をマスクとしてシリコン基板１を深さ１５０ｎｍ程度エッチングして、単位トランジスタのチャネル部となるシリコンピラー２と、ゲート電極を上層側のメタル配線に繋げるためのゲート電極給電用シリコンピラー５を形成する。
このときのシリコンピラー２及びゲート電極給電用シリコンピラー５のレイアウトは図２示した通りである。ゲート電極を吊り上げるゲート電極給電用シリコンピラー５のサイズは任意であり、チャネル部を形成するシリコンピラー２とは同じサイズである必要はない。
次に、シリコンピラー２及びゲート電極給電用シリコンピラー５の側面を５ｎｍ程度酸化し、窒化膜を２０ｎｍ程度成膜した後、全面エッチバックを行い、シリコンピラー２及びゲート電極給電用シリコンピラー５の側面およびマスク窒化膜の側面にサイドウォール窒化膜を形成する。
次に、シリコン酸化を行い、シリコン露出部分に酸化膜６を３０ｎｍ形成する。このときシリコンピラー２とゲート電極給電用シリコンピラー５の側面および上面には窒化膜が形成されているため、酸化はされない。
次に、不純物、例えばＮ型トランジスタの場合はヒ素のイオン注入を行い、シリコンピラー２の下部にピラー下部拡散層４を形成する。このときシリコンピラー２及びゲート電極給電用シリコンピラー５の上面にはマスク窒化膜が形成されており、またその膜厚は１００ｎｍ程度あり、シリコンピラー２の下にある酸化膜６の３０ｎｍより十分厚いため、シリコンピラー２及びゲート電極給電用シリコンピラー５の上部には不純物拡散層が形成されない。
次に、サイドウォール窒化膜およびシリコンピラー２の側面に形成された酸化膜を除去する。
次に、シリコンピラー２及びゲート電極給電用シリコンピラー５の側面にゲート絶縁膜７を形成する。シリコン酸化膜の場合は３ｎｍ程度の膜厚である。次に全面にゲート電極となるポリシリコンを２０ｎｍ成膜し、全面エッチバックを行い、シリコンピラー２及びゲート電極給電用シリコンピラー５の側面のみにゲート電極８を形成する。
次に、第１層間絶縁膜１１を形成する。その後に第１層間絶縁膜１１を公知のＣＭＰ技術を用いてマスク窒化膜が露出するように平坦化した後に、マスク酸化膜を成膜する。
次に、公知のフォトリソグラフィ技術とエッチング技術を用いてマスク酸化膜を除去する。除去するパターンレイアウトは、シリコンピラー２を配置した部分のみである。マスク酸化膜を除去した部分には、マスク窒化膜が露出する。
次に、シリコンピラー２上部の露出したマスク窒化膜を除去する。
次に、窒化膜を１０ｎｍ程度成膜し、エッチバックを行うことにより、シリコンピラー２の上部の開口部にサイドウォール窒化膜１０を形成する。このサイドウォール窒化膜１０の形成時に、シリコンピラー２の上面に形成されていた酸化膜（図示せず）もエッチングされ、シリコンピラー２の上面が露出する。
次に、選択エピタキシャル成長法を用いて、シリコンピラー２の上面にシリコン層を選択的に形成する。その後に、Ｎ型トランジスタの場合は、ヒ素などをイオン注入して、シリコン層内をｎ型の導電体として、シリコンピラー２の上面にピラー上部拡散層３を形成する。次に、平坦化した後、第２層間絶縁膜１２を形成する。
次に、図３に示すように、公知のフォトリソグラフィおよびドライエッチング（反応性イオンエッチング）工程を用いて、ゲート電極給電用シリコンピラー５に対してコンタクトホール１３を形成する。例えば、反応性イオンエッチングは、ＣＨＦ３ガスとＯ２ガスとＡｒガスとを総流量２５０ｓｃｃｍになるように導入し、圧力２５ｍＴｏｒｒ下でエッチングする。コンタクトホール１３の位置は、図２に示すように、ゲート電極給電用シリコンピラー５の中心部よりも少しずらした位置に配置する。このときゲート電極給電用シリコンピラー５の上面には窒化膜が残っているので、ゲート電極給電用シリコンピラー５まではエッチングされないが、ゲート電極８まではエッチングされる。
次に、図４に示すように、ポリシリコンからなるゲート電極８の表面上から選択的にポリシリコン成長を行い、ゲートリフトポリシリコン１４を形成する。選択的ポリシリコン成長は、例えば、温度７８０℃、圧力１０Ｔｏｒｒの条件の元、ＤＣＳを７０ｓｃｃｍ、ＨＣｌを４０ｓｃｃｍ、Ｈ２を１９ｓｌｍの流量で導入して行う。
次にシリコンピラー２に対してコンタクトホールを形成し、次にピラー下部拡散層４に対してコンタクトホールを形成する。次に、各コンタクトホールにＷ／ＴｉＮ／Ｔｉで形成された金属を埋め込み、チタンシリサイド１９，２４，２９を形成して、ゲート電極給電用シリコンピラー５に対するゲートコンタクト１５、シリコンピラー２に対する上部拡散コンタクト２０、ピラー下部拡散層４に対する下部拡散コンタクト２５をそれぞれ形成する。これによって半導体装置が完成する。
以上説明した本実施形態の半導体装置によれば、ゲート電極給電用シリコンピラー５の表面を覆うゲート電極８と重なる位置に設けられたコンタクトホール１３に、ゲート電極８の上面よりも上方まで充填されたゲートリフトポリシリコン１４が配置されている。このため、チタンシリサイド１９と未反応ポリシリコンとの界面と、ゲート絶縁膜７との間隔が広がる。したがって、ゲート絶縁膜７の絶縁破壊を防止することが可能である。
また、本発明の半導体装置の製造方法によれば、ゲートコンタクト１５のコンタクトホール１３を開口した後、選択エピタキシャル成長を行ってゲートリフトポリシリコン１４を形成してから、金属埋めこみを行うことでゲートコンタクト１５を形成している。このため、シリサイド反応は絶縁膜７まで達さず、ゲート絶縁膜７破れの無い低抵抗のゲートコンタクト１５を形成することができる。
＜第２の実施形態＞
次に、本発明を適用した第２の実施形態について説明する。
図５は、第１の実施形態である半導体装置の断面構造を示す模式図である。
（半導体装置の製造方法）
先ず、本実施形態の半導体装置の構成について説明する。
図５に示すように、本実施形態の半導体装置は、コンタクトホール３３及びゲートリフトポリシリコン３４の構成が、前述の第１の実施形態のコンタクトホール１３及びゲートリフトポリシリコン１４の構成と異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置については、第１の実施形態の半導体装置と同一の構成部分については同じ符号を付すると共に説明を省略する。
図５に示すように、コンタクトホール３３は、第１及び第２層間絶縁膜１１，１２を貫通し、窒化膜９及びゲート電極８を貫通することなく部分的に重なるように形成されている。また、コンタクトホール３３の底面は、ゲート電極給電用シリコンピラー５の上面よりも低い位置にまで形成されているが、ゲート電極８及び窒化膜９によってゲート絶縁膜７と直接接触しないように形成されている。
コンタクトホール３３の底部には、ゲートリフトポリシリコン（埋め込みシリコン層）３４が形成されている。ゲートリフトポリシリコン３４は、コンタクトホール３３の底部からゲート電極８の上面よりも上方までポリシリコンが充填されて設けられている。このポリシリコンは、コンタクトホール３３から露出するゲート電極８の表面から選択エピタキシャル成長で形成されている。第２実施形態のように、コンタクトホール３３から露出するゲート電極８の表面の面積を増やした場合であっても第１実施形態と同様の効果が得られる。
（半導体装置の製造方法）
次に、第２の実施形態である半導体装置の製造方法について説明する。なお、本実施形態の半導体装置の製造方法については、第１の実施形態の半導体装置の製造方法とは、コンタクトホール３３の形成方法が異なるものであり、その他の工程については、第１実施形態の製造方法と同一であるため、説明を省略する。
コンタクトホール３３は、公知のフォトリソグラフィおよびドライエッチング（反応性イオンエッチング）工程を用いて形成する。本実施形態では、ゲート電極８及び窒化膜９に対して第１及び第２層間絶縁膜の選択比の高い条件を用いる。窒化膜９に対して高い選択比を得られる反応性イオンイエッチングは、例えば、Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとを総流量２５０ｓｃｃｍになるように導入し、圧力２０ｍＴｏｒｒ下でエッチングする。その後、ゲートリフトポリシリコン３４を選択エピタキシャル成長で形成して、第２実施形態の半導体装置を形成する。
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。例えば、本実施形態では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に半導体の第１半導体柱を形成することも可能である。また、ガラス基板等の絶縁基板上に半導体層を形成し、この半導体層をエッチングして半導体の第１半導体柱（及び第２半導体柱）を形成することもできる。さらに、導電プラグや配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。更にまた、トランジスタ５０はＬＤＤ構造としてもよい。
図１は、本発明を適用した第１の実施形態である半導体装置の断面構造を示す模式図である。 図２は、第１実施形態の半導体装置の平面構造を示す模式図である。 図３は、半導体装置の製造方法の一実施形態を示す断面工程図である。 図４は、半導体装置の製造方法の一実施形態を示す断面工程図である。 図５は、本発明を適用した第２の実施形態である半導体装置の断面構造を示す模式図である。 図６は、従来の縦型トランジスタを有する半導体装置の問題点を説明するための断面模式図である。
符号の説明
１…シリコン基板（半導体基板）
２…シリコンピラー（第１半導体柱）
３…ピラー上部拡散層（不純物拡散層）
４…ピラー下部拡散層（不純物拡散層）
５…ゲート電極給電用シリコンピラー（第２半導体柱）
６…酸化膜（絶縁膜）
７…ゲート絶縁膜
８…ゲート電極
９…窒化膜
１０…サイドウォール窒化膜
１１…第１層間絶縁膜
１２…第２層間絶縁膜
１３，３３…コンタクトホール
１４，３４…ゲートリフトポリシリコン（埋め込みシリコン層、エピタキシャル成長層）
１５…ゲートコンタクト（コンタクトプラグ）
１６…チタン層
１７…窒化チタン層
１８…タングステン層
１９…チタンシリサイド（シリサイド層）
２０…上部拡散コンタクト
２１…チタン層
２２…窒化チタン層
２３…タングステン層
２４…チタンシリサイド
２５…下部拡散コンタクト
２６…チタン層
２７…窒化チタン層
２８…タングステン層
２９…チタンシリサイド
５０…縦型トランジスタ

Claims (12)

  1. 第１半導体柱と前記第１半導体柱に隣接された第２半導体柱とが立設された半導体基板と、
    第１及び第２半導体柱の各々の外周面に設けられたゲート絶縁膜と、
    前記第１半導体柱と前記第２半導体柱との隙間を埋めて前記第１及び第２の半導体柱の各々の外周面を覆うゲート電極と、
    前記第１半導体柱の上面に設けられたソース拡散層又はドレイン拡散層となる一方の不純物拡散層と、
    前記第１半導体柱の周囲の前記半導体基板に設けられたソース拡散層又はドレイン拡散層となる他方の不純物拡散層と、
    前記第２半導体柱の表面を覆う前記ゲート電極と重なる位置に設けられたコンタクトホールと、を備え、
    前記コンタクトホールには、当該コンタクトホールの底部から少なくとも前記ゲート電極の上面よりも上方まで充填された埋め込みシリコン層と、前記埋め込みシリコン層上に配置されたコンタクトプラグとが設けられていることを特徴とする半導体装置。
  2. 前記埋め込みシリコン層が、ポリシリコンからなる前記ゲート電極の表面から選択エピタキシャル成長で形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクトプラグの底部には、金属シリサイドからなるシリサイド層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ゲート絶縁膜よりも上方に前記シリサイド層が位置することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記一方の不純物拡散層が、前記第１半導体柱の上面から選択エピタキシャル成長で形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１半導体柱と前記第２半導体柱とが、半導体基板をエッチングして形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 第１半導体柱と、
    第２半導体柱と、
    前記第１半導体柱の上部及び下部に形成された不純物拡散層と、
    前記第１及び第２半導体柱の側面を覆うゲート絶縁膜と、
    前記第１及び第２半導体柱にかけわたして形成されるゲート電極と、
    前記第２の半導体柱側において前記ゲート電極に接続されるエピタキシャル成長層と、
    前記エピタキシャル成長層上に形成されるシリサイド層と、
    前記シリサイド層上に形成されるコンタクトプラグからなることを特徴とする半導体装置。
  8. 前記シリサイド層と前記ゲート絶縁膜とのあいだに前記エピタキシャル層があることを特徴とする請求項７に記載の半導体装置。
  9. 前記シリサイド層は、前記エピタキシャル成長層の一部をシリサイド化させて形成されていることを特徴とする請求項７又は８に記載の半導体装置。
  10. 半導体基板上に第１半導体柱及び第２半導体柱を形成する工程と、
    前記第１半導体柱の周囲の前記半導体基板に絶縁膜を形成する工程と、
    前記絶縁膜を介して前記半導体基板に不純物を注入し、前記絶縁膜の下にドレイン拡散層を形成する工程と、
    前記第１及び第２半導体柱の各々の外周面にゲート絶縁膜を形成する工程と、
    前記第１半導体柱と前記第２半導体柱との隙間にポリシリコンを埋めて前記第１及び第２半導体柱の各々の外周面を覆うゲート電極を形成する工程と、
    前記第１半導体柱の上面に不純物を注入してソース拡散層を形成する工程と、
    前記ゲート電極を覆う層間絶縁膜の一部を除去して前記第２半導体柱の表面を覆う当該ゲート電極と重なるようにコンタクトホールを形成する工程と、
    前記コンタクトホールから露出する前記ゲート電極の表面から選択エピタキシャル成長させて、少なくとも前記ゲート電極の上面よりも上方まで埋め込みシリコン層を形成する工程と、
    前記埋め込みシリコン層上にコンタクトプラグを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  11. 前記ソース拡散層を形成する工程が、前記第１半導体柱の上面に選択エピタキシャル成長によってシリコン層を形成し、前記シリコン層に不純物を注入することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記コンタクトプラグを形成後、前記埋め込みシリコン層の一部をシリサイド化してシリサイド層を形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
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