JP4031677B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくはトレンチ構造を有する高耐圧ＭＯＳトランジスタとして機能し得る半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来から高耐圧ＭＯＳトランジスタとして機能する半導体装置が提案されている。このトランジスタは、図６に示すように、シリコン基板２１に素子分離用のアイソレーション領域２２、電界緩和層２３が設けられ、ゲート酸化膜２４を介して電界緩和層２３に一部重なるようにゲート電極２５が形成されており、ゲート電極２５と一定距離を離して、いわゆるオフセット構造のソース／ドレイン領域２６が設けられている。
【０００３】
このような構造の高耐圧ＭＯＳトランジスタでは、高耐圧を確保するため、通常、ゲート長及び電界緩和層がある程度大きく形成されている。
これに対して、高集積化を図るために、例えば特開平４−２５１９８０号公報に、トレンチを使った高耐圧ＭＯＳトランジスタが提案されている。
このトランジスタは、図７（ａ）に示すように、まず、Ｎ型半導体基板４０にトレンチ３０を形成し、トレンチ３０の側面と底面とにＰ-不純物拡散層３１を形成する。
【０００４】
次に、図７（ｂ）に示すように、トレンチ３０の底面をさらに掘り下げてトレンチ３２を形成する。
その後、トレンチ３２の側面と底面との表層に、例えば熱酸化法により酸化膜３３を形成し、トレンチを含む半導体基板４０上全面にＣＶＤ法を用いてポリシリコン膜を形成する。ポリシリコン膜を、フォトリソグラフィ及びエッチング技術によりゲート電極３４にパターニングし、Ｐ-ＬＤＤ用低濃度拡散層３５、ゲート電極３４の側壁にサイドウォール３６、Ｐ型高濃度不純物拡散層３７を通常の製造方法で形成し、図７（ｃ）及び（ｄ）に示すようなＰ型高耐圧ＭＯＳトランジスタを得る。
得られたトランジスタは、トレンチ３２を覆うようにゲート電極３４が形成されており、ゲート電極３４の側壁にはサイドウォール３６、隣接してソース／ドレイン領域となるＰ型高濃度不純物層３７が配置しており、Ｐ型高濃度不純物層３７とトレンチ３２との周囲にはＬＯＣＯＳ法によるアイソレーション領域３８が形成されており、ゲート電極３４とアイソレーション領域３８とが重なる領域にメタル配線とのコンタクト領域３９が形成されている。
【０００５】
このトランジスタによれば、電界緩和層として機能するＰ-不純物拡散層３１がトレンチ３２の側面に形成されるので、トランジスタの占有面積を縮小することができる。
しかし、トレンチ３０を形成した後、さらに掘り下げてトレンチ３２を形成するので工程が複雑となって、製造コストが高くなり、歩留まりを低下させる。
また、ゲート電極３４の側壁にはサイドウォール３６を形成し、アイソレーション領域３８にはゲート電極３４とメタル配線とのコンタクト領域３９を形成する必要があるため、その分、高耐圧ＭＯＳトランジスタの縮小効果が減少する。
【０００６】
本発明は上記課題に鑑みなされたものであり、簡便な製造工程で、高集積化を十分に図ることができる高耐圧ＭＯＳトランジスタとして機能し得る半導体装置の製造方法を提供することを目的とする。
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１及び第２トレンチと、該第１及び第２トレンチに絶縁膜が埋設されて形成された素子分離領域と、前記第１及び第２トレンチに接し、第１及び第２トレンチよりも浅い第３トレンチと、該第３トレンチ内にゲート酸化膜を介して埋め込まれた埋め込みゲート電極と、前記第３トレンチの側面にのみ配置する電界緩和層と、前記第３トレンチの底面に配置するチャネル領域と、前記半導体基板表面であって、埋め込みゲート電極の両側に配置されたソース／ドレイン領域とからなる。
【０００８】
このように、第３トレンチの側壁にのみ電界緩和層を設けることにより、電界緩和の働きを維持したまま、半導体基板表面における電界緩和層の形成面積を小さくでき、微細で、かつ高耐圧の半導体装置を得ることができる。
また、本発明によれば、（ａ）半導体基板に、互いに平行に第１及び第２トレンチを形成し、
（ｂ）前記第１及び第２トレンチ内に絶縁膜を埋め込み、素子分離領域を形成し、
（ｃ）前記第１及び第２トレンチに接し、該第１及び第２トレンチよりも浅い第３トレンチを形成し、
（ｄ）第１導電型の不純物を傾斜注入して前記第３トレンチの側壁のみに電界緩和層を形成し、
（ｅ）前記第３トレンチ内にゲート酸化膜を介して埋め込みゲート電極を形成し、
（ｆ）前記半導体基板表面に第１導電型の不純物を導入してソース／ドレイン領域を形成することからなり、
前記工程（ｄ）の傾斜注入を、第３トレンチと半導体基板表面との縁辺と、傾斜注入されたイオンを半導体基板表面に投影した軌跡とが４５°の角度をもつように、かつ半導体基板表面の法線と注入イオンの軌跡とがなす傾斜角度θと、第３トレンチ幅Ｌと、第３トレンチ深さＤとの関係が
tan θ＞（√２）Ｌ／Ｄ
を満たすように行うことを特徴とする半導体装置の製造方法が提供される。
【０００９】
【発明の実施の形態】
本発明の半導体装置は、主として、半導体基板と、第１及び第２トレンチと、素子分離領域と、第３トレンチと、第３トレンチ内にゲート酸化膜を介して埋め込まれた埋め込みゲート電極と、電界緩和層と、チャネル領域と、ソース／ドレイン領域とからなる。
半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、他の回路及び／又は半導体装置等が形成されていてもよい。
【００１０】
第１及び第２トレンチは、それぞれ特定の方向に延設されており、互いに平行に配置していることが好ましい。トレンチの形状、大きさ等は特に限定されるものではないが、例えば、それぞれ、直方体の形状であることが適当であり、幅は０．５〜２μｍ程度、深さは１〜２μｍ程度、第１及び第２トレンチの間隔は０．５〜１００μｍ程度が適当である。なお、第１及び第２トレンチは、必ずしも同じ形状、同じ大きさ及び深さでなくてもよいが、同じ形状等で形成されていることが好ましい。
素子分離領域は、第１及び第トレンチ内に、絶縁膜が埋設されて形成されている。絶縁膜としては、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等が挙げられる。素子分離領域の表面は、半導体基板表面と面一となるように平坦化されていることが好ましい。
【００１１】
第３トレンチは、第１及び第２トレンチに接して、第１及び第２トレンチ間に配置されており、その深さは第１及び第２トレンチよりも浅く形成されている。例えば、第３トレンチの長さは０．５〜１００μｍ程度、深さＤ（図２（ｃ）参照）は第１及び第２トレンチよりも０．３〜１．０μｍ程度浅く、具体的には、０．３〜０.５μｍ程度、幅Ｌ（図２（ｃ）参照）は０．５〜２μｍ程度であることが適当である。また、第３トレンチは、略直方体又は略立方体の形状であることが好ましく、略直方体であることがより好ましい。さらに、第３トレンチは、第１及び第２トレンチの各側面を、対向する２面とするような略直方体又は略立方体の形状に形成されていることがより好ましい。なお、製造プロセスや基板の結晶方位等により、厳密には直方体や立方体のように各面が直角に交差せず、やや鈍角や鋭角になることもあるが、本発明においては、これらの場合も包含される。また、同じ半導体基板に、複数の半導体装置が形成される場合には、それらの半導体装置を構成する第３トレンチは、必ずしも同じ形状、深さ及び大きさでなくてもよい。
【００１２】
第３トレンチ内には、ゲート酸化膜を介して埋め込みゲート電極が埋め込まれている。ゲート酸化膜は、通常半導体装置のゲート酸化膜として用いられる材料及び膜厚のなかから、適宜選択して形成することができ、埋め込みゲート電極は、導電膜であればどのような材料により形成されていてもよい。埋め込みゲート電極は、半導体基板の表面と面一で形成されていることが好ましい。また、埋め込みゲート電極は、後述するように、第３トレンチの側面に形成された電界緩和層に対してゲート絶縁膜を介して対向しており、さらに、第１及び第２トレンチの中に埋め込まれた絶縁膜に隣接して配置されていることが好ましい。
【００１３】
電界緩和層は、第３トレンチの側壁にのみ形成されている限り、側壁の一部にのみ又は側壁の全面にわたって形成されていてもよい。なかでも、側壁の全面にわたって形成されていることが好ましい。なお、側壁の一部に形成される場合には、その大きさ及び位置は、電界緩和層の機能を十分果たして、高耐圧を確保することができる程度であることが必要である。第３トレンチは、第１及び第２トレンチに接して形成されているため、通常、対向する２側面に電界緩和層が形成されている。電界緩和層は、電界を緩和するための不純物がドーピングされていることが好ましく、例えば、リン又は砒素あるいはボロン又はＢＦ2等が、例えば、１×１０17〜１×１０18ｃｍ-3程度の不純物濃度であることが適当である。
【００１４】
チャネル領域は、第３トレンチの底面において、埋め込みゲート電極と対向する領域に配置しており、電界緩和層が第３トレンチの側壁の一部にのみ形成されている場合には、チャネル領域は、電界緩和層が形成されていない第３トレンチの側壁まで及んでいてもよい。
ソース／ドレイン領域は、半導体基板の表面領域に形成されており、埋め込みゲート電極の両側に配置されている。ソース／ドレイン領域を構成する不純物は、電界緩和層を構成する不純物と同じ導電型であり、例えば、１×１０20 ｃｍ-3程度の不純物濃度であることが適当である。
このような構成により、例えば、耐圧が１０〜３０Ｖ程度、あるいはそれ以上の高耐圧の半導体装置を実現することができる。
【００１５】
本発明の半導体装置は、Ｐ型、Ｎ型、ＣＭＯＳ等いずれの高耐圧ＭＯＳトランジスタとして形成されていてもよい。また、この半導体装置は、液晶ドライバー、プリンタードライバー、電源用ＩＣ等の高耐圧トランジスタとして利用することができ、特に、単一の寸法のゲート長を多用するデバイスに有効である。
また、本発明の半導体装置の製造法方法によれば、まず、工程（ａ）で、半導体基板に、互いに平行に第１及び第２トレンチを形成する。トレンチの形成は、公知のフォトリソグラフィ及びエッチング技術によりトレンチに対応する開口を有するマスクパターンを形成し、このマスクパターンをマスクとして用いて、半導体基板を掘り下げることにより形成することができる。マスクパターンとしては、レジストの他、シリコン酸化膜、シリコン窒化膜等の絶縁膜又はこれらの積層膜により形成してもよい。また、レジストによるマスクパターンを用いて絶縁膜をパターニングし、このパターニングされた絶縁膜をマスクとして用いてもよい。この場合のマスクは、例えば、シリコン窒化膜／シリコン酸化膜の積層膜が適当であり、それぞれ膜厚は５０〜３００ｎｍ程度／５〜２００ｎｍ程度が挙げられる。
なお、工程（ａ）の後、工程（ｂ）の前に、犠牲酸化のために、酸化処理に付して、酸化膜を、例えば、３〜５０ｎｍ程度で形成してもよい。この場合の酸化処理は特に限定されるものではなく、例えば大気中又は酸素雰囲気下で、６００〜１０００℃程度の温度範囲での熱酸化が挙げられる。
【００１６】
次いで、工程（ｂ）において、第１及び第２トレンチ内に絶縁膜を埋め込み、素子分離領域を形成する。絶縁膜は、熱酸化法、プラズマＣＶＤ法等の各種のＣＶＤ法、蒸着法等の種々の方法により、第１及び第２トレンチを含む半導体基板上全面に形成し、第１及び第２トレンチ以外の半導体基板表面に配置される絶縁膜を除去することにより埋め込むことができる。この場合の絶縁膜の膜厚は、第１及び第２トレンチの深さにより適宜調整することができ、例えば、１〜３μｍ程度が挙げられる。絶縁膜の除去は、ＲＩＥ法等のドライエッチング、酸又はアルカリ溶液を用いたウェットエッチング、ＣＭＰ法等の種々の方法で行うことができる。この際、基板表面と絶縁膜との表面とが一致する、つまり平坦化するように絶縁膜を除去することが好ましい。
【００１７】
次に、工程（ｃ）において、第１及び第２トレンチに接し、これら第１及び第２トレンチよりも浅い第３トレンチを形成する。第３トレンチは、上記のように、適当な位置に開口を有するマスクパターンを用いて形成することができる。この場合、半導体基板を構成する材料と、第１及び第２トレンチ内に埋め込まれた絶縁膜との選択比が大きなエッチング条件を選択することが有利である。
なお、工程（ｃ）の後、工程（ｄ）のイオン注入を行う前に、得られた半導体基板をイオン注入から保護するために、酸化処理に付して、犠牲酸化膜を、例えば、１０〜２０ｎｍ程度で形成してもよい。この場合の酸化処理は特に限定されるものではなく、例えば、大気中又は酸素雰囲気下で、６００〜１０００℃程度の温度範囲で行うことができる。
【００１８】
続いて、工程（ｄ）において、第１導電型の不純物を傾斜注入して第３トレンチの側壁のみに電界緩和層を形成する。第１導電型の不純物とは、例えば、リン又は砒素あるいはボロン又はＢＦ2等が挙げられる。
【００１９】
この場合のイオン注入は、第３トレンチの側壁のみに不純物が導入できるような条件を選択して行うことが必要である。
【００２０】
例えば、半導体基板表面に対する法線と注入イオンの軌跡とがなす傾斜角度をθとし、第３トレンチ幅をＬとし、第３トレンチ深さをＤとすると、これらの関係が、
tanθ＞Ｌ／Ｄ （１）
を満たすことにより、第３トレンチの底面にはイオンが注入されずに、側面にのみイオン注入することができる。
【００２１】
また、第３トレンチと半導体基板表面との縁辺と、傾斜注入されたイオンを半導体基板表面に投影した軌跡とが４５°程度の角度をもつように行うことが好ましい（図５（ａ）参照）。これにより、トランジスタの方向が９０度異なるトランジスタの第３トレンチの側面に同時にイオン注入を実現することができる。
このように、４５°の角度からイオン注入する場合には、図５（ｂ）に示すように、半導体基板表面の法線と注入イオンの軌跡とがなす傾斜角度θと、第３トレンチ幅Ｌと、第３トレンチ深さＤとの関係が
tanθ＞（√２）Ｌ／Ｄ （２）
を満たすことが好ましい。つまり、注入イオンの軌跡が第３トレンチの底辺と交差するときに形成される直角三角形ＸＹＺは、辺ＹＺ＝（√２）Ｌ、辺ＸＹ＝Ｄ、角ＹＸＺ＝θとの関係はtanθ ＝（ √２）Ｌ／Ｄとなるため、注入イオンが第３トレンチの底面に到達しないようにするためには、上記式（２）を満たすことが好ましい。
【００２２】
通常、第３トレンチは、上述したように、略直方体又は略立方体で形成されていることが好ましいので、第３トレンチに対して上記式（１）又は（２）を満たすように、少なくとも２方向から２回、イオン注入を行うことで、埋め込みゲート電極を挟む２つの領域について電界緩和層を形成することができる。特に、上記式（２）を満たすイオン注入を行う場合には、第３トレンチの側面の全面に電界緩和層を形成するために、９０°ずつ回転させて、合計４つの方向からイオン注入を行うことが有効である。また、半導体基板を回転させながらイオン注入を行ってもよい。
【００２３】
なお、半導体基板に、第３トレンチが複数個、種々の方向、形状又は深さで形成され、かつ特定の第３トレンチに対する上記式（１）又は（２）を満たすイオン注入によって、他の第３トレンチの底面にイオン注入される場合には、底面にイオン注入されることとなる他の第３トレンチはレジストパターン等によって被覆して、底面にイオン注入されないようにイオン注入することが好ましい。このような場合には、レジストパターン等によって被覆された他の第３トレンチに対しては、個々に、レジストパターン等を利用して底面にイオン注入されないような条件を選択して、複数回、イオン注入することが好ましい。
【００２４】
一般に、θは上記式（１）又は（２）を満たすと、第３トレンチの底面にイオンが注入されないが、その値が大きすぎると電界緩和層の有効長が小さくなり、トランジスタ耐圧が十分確保できなくなる。したがって、第３トレンチの深さＤのばらつきの下限値Dmin、幅Ｌのばらつきの上限値Lmaxに対して、
tanθ＞Ｌmax／Ｄmin （１’）
又は
tanθ＞（√２）Ｌmax／Ｄmin （２’）
を満たすように設定することが好ましい。具体的には、第３トレンチの幅及び深さを上記の範囲とすると、イオン注入は、半導体基板表面に対する法線から２５〜７５°程度の角度傾斜させることが適当である。
このようなイオン注入は、例えば、注入エネルギー５０〜１２０ｋｅＶ程度、ドーズ１０12ｃｍ-2台で行うことが適当である。
さらに、工程（ｅ）において、第３トレンチ内にゲート酸化膜を介して埋め込みゲート電極を形成する。ここでのゲート酸化膜及び埋め込みゲート電極の形成は、通常、当該分野でトレンチ内にゲート酸化膜及び埋め込みゲート電極を形成する方法を利用することができる。なお、先の工程で、第３トレンチ内壁に犠牲酸化膜を形成している場合には、ゲート酸化膜を形成する前に、犠牲酸化膜を除去することが好ましい。この除去は、例えば、ウェットエッチング又はドライエッチング等の公知の方法で行うことができる。
【００２５】
次いで、工程（ｆ）において、半導体基板表面に第１導電型の不純物を導入してソース／ドレイン領域を形成する。ここでの不純物の導入は、イオン注入が適当であり、例えば、適当な領域に開口を有するマスクを用いてあるいは用いずに、埋め込みゲート電極に対して自己整合的に形成する。
その後、層間絶縁膜の形成、コンタクトホールの形成、配線層の形成等、半導体プロセスで通常行われる工程を行って半導体装置を完成することができる。なお、本発明においては、上記各工程の前、中、後に、イオン注入、熱処理、導電膜、絶縁膜、不純物層の形成等の種々の工程を任意に行ってもよい。なお、コンタクトホールは、埋め込みゲート電極、ソース／ドレイン領域上にのみ配置するように、これらの領域よりも小さい径で形成することが好ましい。
【００２６】
以下に、本発明の半導体装置及びその製造方法の実施の形態を図面を用いて詳細に説明する。なお、製造工程に用いる装置や製造条件等は、通常のＭＯＳトランジスタに用いられている装置や条件と基本的に同じであり、特段の場合を除いて、その詳細な記述を省略する。
【００２７】
本発明の半導体装置である高耐圧ＭＯＳトランジスタは、図１（ａ）〜（ｃ）に示したように、シリコン基板１と、シリコン基板１内に互いに平行に形成された第１及び第２トレンチ２、３と、第１及び第２トレンチ２、３に接し、第１及び第２トレンチ２、３よりもやや浅い第３トレンチ５と、第１及び第２トレンチ２、３内にＳｉＯ2膜４が埋め込まれて形成された素子分離領域と、第３トレンチ５内にゲート酸化膜８を介して埋め込まれた埋め込みゲート電極９と、第３トレンチ５の側面にのみ配置する電界緩和層７と、第３トレンチ５の底面に配置するチャネル領域１１と、シリコン基板１表面であって、埋め込みゲート電極９の両側に配置されたソース／ドレイン領域１０とから構成される。
【００２８】
このように、電界緩和層７を第３トレンチ５の側面にのみ配置し、チャネル領域１１を第３トレンチ５の底面に配置しているため、高耐圧ＭＯＳトランジスタを、より小さな占有面積で構成することができる。
このようなトランジスタは、以下の方法により形成することができる。
まず、図２（ａ）に示したように、Ｐ型半導体基板であるシリコン基板１に、初期酸化膜１６を熱酸化により１０〜４５ｎｍ程度の膜厚で、さらにその上に、ＳｉＮ膜１７を熱ＣＶＤ法により８０〜２００ｎｍ程度の膜厚で形成する。その上に、所定形状を有するレジストパターン（図示せず）を形成し、これをマスクとしてドライエッチングによってＳｉＮ膜１７及び初期酸化膜１６を順次パターニングするとともに、ドライエッチングを継続することによりシリコン基板１に、それぞれ深さ１〜２μｍ程度、幅０．５〜２μｍ程度で、互いに平行に延びる第１トレンチ２と第２トレンチ３とを形成する。
【００２９】
次いで、第１及び第２トレンチ２、３の底面及び側面を覆う熱酸化膜（図示せず）を１０ｎｍ程度の膜厚で形成し、第１及び第２トレンチ２、３を含むシリコン基板１上全面に、熱ＣＶＤ法により、１〜３μｍの膜厚でＳｉＯ2膜４を形成し、化学機械研磨（ＣＭＰ）によりＳｉＮ膜１７上に配置するＳｉＯ2膜４を除去し、ＳｉＮ膜１７及び初期酸化膜１６を、それぞれ熱リン酸溶液及びＨＦ水溶液により除去することにより、図２（ｂ）に示すように、ＳｉＯ2膜４を第１及び第２トレンチ２、３に埋め込む。これにより、素子分離領域が形成される。
【００３０】
次に、図２（ｃ）、（ｄ）に示すように、第３トレンチ５を、第１及び第２トレンチ２、３に接するように、０．５〜２μｍの幅Ｌで直方体の形状に形成する。第３トレンチ５の深さＤは０．５〜１．７μm程度とする。
その後、得られたシリコン基板１を９００℃の酸素雰囲気中で酸化し、第３トレンチ内壁に１０〜２０ｎｍ程度の膜厚の犠牲酸化膜（図示せず）を形成する。続いて、図３（ｅ）、（ｆ）に示すように、Ｎ型の不純物イオン、例えばリンを注入エネルギー８０ｋｅＶ、ドーズ５×１０12ｃｍ-2で傾斜注入し、第３トレンチ５側壁にのみＮ型の電界緩和層７を形成する。この際のイオン注入は、図５（ａ）、（ｂ）に示すように、第３トレンチ５の側面とシリコン基板１表面とでなる縁辺Ａと傾斜注入されたイオンをシリコン基板１表面に垂直に投影した軌跡Ｂとが４５°の角度となるように行う。また、上記式（２）から、θ＝２０〜７５°となるように行う。これにより、電界緩和層７は、第３トレンチ５の底面には形成されない。その後、犠牲酸化膜（図示せず）を除去する。
【００３１】
次に、図３（ｇ）、（ｈ）に示すように、得られた第３トレンチ５を含むシリコン基板１の表面に酸化膜を、例えば、膜厚３０〜５０ｎｍ程度で行うことにより、第３トレンチ５の底面、側面及びシリコン基板１表面にゲート酸化膜８を形成する。
次いで、図３（ｉ）、（ｊ）に示すように、ＣＶＤ法により高濃度のＮ型（例えばリン）不純物を３×１０20ｃｍ-3で含むポリシリコン膜を０．３〜１μｍの膜厚で形成し、ポリシリコン膜の表面をエッチングし、第３トレンチ５内に埋め込みゲート電極９を形成する。
続いて、高濃度のＮ型のイオン（例えば砒素）を、注入エネルギー５０ｋｅＶ、ドーズ４×１０15ｃｍ-2で、シリコン基板１の法線方向から注入し、図４（ｋ）、（ｌ）に示すように、第３トレンチ５の両側に、高濃度Ｎ型拡散層からなるソース／ドレイン領域１０を形成する。
その後、図４（ｍ）、（ｎ）に示すように、得られたシリコン基板１上全面に層間絶縁膜１２をＣＶＤ法により形成し、第３トレンチ５上にコンタクト孔１３を、ソース／ドレイン領域１０上にコンタクト孔１４を形成し、メタル配線１５を形成する。これにより、高耐圧ＭＯＳトランジスタを形成することができる。
【００３２】
【発明の効果】
本発明によれば、半導体基板に形成されたトレンチ内に埋め込みゲート電極が形成されているとともに、トレンチの側壁に電界緩和層が配置しているため、電界緩和層の半導体基板上に占める面積をほぼゼロにすることにより、高耐圧を確保しながら、３０〜５０％程度の占有面積の縮小、ひいては半導体装置の微細化を大幅に図ることができる。
しかも、トレンチを形成した後で、電界緩和層の形成のためのイオン注入を、傾斜角度をもたせた特定の条件で行うことにより、複雑な工程を経ることなく、簡便な工程で、高耐圧の半導体装置を製造することができ、製造コストの低減及び歩留まりの向上を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態を説明するための要部の概略平面図（ａ）及び要部の概略断面図（ｂ）、（ｃ）である。
【図２】本発明の半導体装置の製造方法の実施の形態を説明するための要部の概略断面工程図である。
【図３】図２のつづきの概略断面工程図である。
【図４】図３のつづきの概略断面工程図である。
【図５】本発明の半導体装置の製造方法におけるイオン注入の方法を説明するための要部の概略平面図（ａ）及び斜視図（ｂ）である。
【図６】従来の半導体装置を示す概略断面図である。
【図７】従来の別の半導体装置の製造方法を示す要部の概略断面工程図（ａ）から（ｃ）及び平面図（ｄ）である。
【符号の説明】
１ シリコン基板（半導体基板）
２ 第１トレンチ
３ 第２トレンチ
４ ＳｉＯ2膜
５ 第３トレンチ
７ 電界緩和層
８ ゲート酸化膜
９ 埋め込みゲート電極
１０ ソース／ドレイン領域
１１ チャネル領域
１２ 層間絶縁膜
１３、１４ コンタクト孔
１５ メタル配線
１６ 初期酸化膜
１７ ＳｉＮ膜
Ａ 第３トレンチ側面と半導体基板表面とでなる縁辺
Ｂ 傾斜注入されたイオンを半導体基板表面に垂直に投影した軌跡
Ｄ 第３トレンチの深さ
Ｌ 第３トレンチの幅
θ 半導体基板表面に対する法線と注入イオンの軌跡とがなす傾斜角度
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくはトレンチ構造を有する高耐圧ＭＯＳトランジスタとして機能し得る半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来から高耐圧ＭＯＳトランジスタとして機能する半導体装置が提案されている。このトランジスタは、図６に示すように、シリコン基板２１に素子分離用のアイソレーション領域２２、電界緩和層２３が設けられ、ゲート酸化膜２４を介して電界緩和層２３に一部重なるようにゲート電極２５が形成されており、ゲート電極２５と一定距離を離して、いわゆるオフセット構造のソース／ドレイン領域２６が設けられている。
【０００３】
このような構造の高耐圧ＭＯＳトランジスタでは、高耐圧を確保するため、通常、ゲート長及び電界緩和層がある程度大きく形成されている。
これに対して、高集積化を図るために、例えば特開平４−２５１９８０号公報に、トレンチを使った高耐圧ＭＯＳトランジスタが提案されている。
このトランジスタは、図７（ａ）に示すように、まず、Ｎ型半導体基板４０にトレンチ３０を形成し、トレンチ３０の側面と底面とにＰ-不純物拡散層３１を形成する。
【０００４】
次に、図７（ｂ）に示すように、トレンチ３０の底面をさらに掘り下げてトレンチ３２を形成する。
その後、トレンチ３２の側面と底面との表層に、例えば熱酸化法により酸化膜３３を形成し、トレンチを含む半導体基板４０上全面にＣＶＤ法を用いてポリシリコン膜を形成する。ポリシリコン膜を、フォトリソグラフィ及びエッチング技術によりゲート電極３４にパターニングし、Ｐ-ＬＤＤ用低濃度拡散層３５、ゲート電極３４の側壁にサイドウォール３６、Ｐ型高濃度不純物拡散層３７を通常の製造方法で形成し、図７（ｃ）及び（ｄ）に示すようなＰ型高耐圧ＭＯＳトランジスタを得る。
得られたトランジスタは、トレンチ３２を覆うようにゲート電極３４が形成されており、ゲート電極３４の側壁にはサイドウォール３６、隣接してソース／ドレイン領域となるＰ型高濃度不純物層３７が配置しており、Ｐ型高濃度不純物層３７とトレンチ３２との周囲にはＬＯＣＯＳ法によるアイソレーション領域３８が形成されており、ゲート電極３４とアイソレーション領域３８とが重なる領域にメタル配線とのコンタクト領域３９が形成されている。
【０００５】
このトランジスタによれば、電界緩和層として機能するＰ-不純物拡散層３１がトレンチ３２の側面に形成されるので、トランジスタの占有面積を縮小することができる。
しかし、トレンチ３０を形成した後、さらに掘り下げてトレンチ３２を形成するので工程が複雑となって、製造コストが高くなり、歩留まりを低下させる。
また、ゲート電極３４の側壁にはサイドウォール３６を形成し、アイソレーション領域３８にはゲート電極３４とメタル配線とのコンタクト領域３９を形成する必要があるため、その分、高耐圧ＭＯＳトランジスタの縮小効果が減少する。
【０００６】
本発明は上記課題に鑑みなされたものであり、簡便な製造工程で、高集積化を十分に図ることができる高耐圧ＭＯＳトランジスタとして機能し得る半導体装置の製造方法を提供することを目的とする。
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１及び第２トレンチと、該第１及び第２トレンチに絶縁膜が埋設されて形成された素子分離領域と、前記第１及び第２トレンチに接し、第１及び第２トレンチよりも浅い第３トレンチと、該第３トレンチ内にゲート酸化膜を介して埋め込まれた埋め込みゲート電極と、前記第３トレンチの側面にのみ配置する電界緩和層と、前記第３トレンチの底面に配置するチャネル領域と、前記半導体基板表面であって、埋め込みゲート電極の両側に配置されたソース／ドレイン領域とからなる。
【０００８】
このように、第３トレンチの側壁にのみ電界緩和層を設けることにより、電界緩和の働きを維持したまま、半導体基板表面における電界緩和層の形成面積を小さくでき、微細で、かつ高耐圧の半導体装置を得ることができる。
また、本発明によれば、（ａ）半導体基板に、互いに平行に第１及び第２トレンチを形成し、
（ｂ）前記第１及び第２トレンチ内に絶縁膜を埋め込み、素子分離領域を形成し、
（ｃ）前記第１及び第２トレンチに接し、該第１及び第２トレンチよりも浅い第３トレンチを形成し、
（ｄ）第１導電型の不純物を傾斜注入して前記第３トレンチの側壁のみに電界緩和層を形成し、
（ｅ）前記第３トレンチ内にゲート酸化膜を介して埋め込みゲート電極を形成し、
（ｆ）前記半導体基板表面に第１導電型の不純物を導入してソース／ドレイン領域を形成することからなり、
前記工程（ｄ）の傾斜注入を、第３トレンチと半導体基板表面との縁辺と、傾斜注入されたイオンを半導体基板表面に投影した軌跡とが４５°の角度をもつように、かつ半導体基板表面の法線と注入イオンの軌跡とがなす傾斜角度θと、第３トレンチ幅Ｌと、第３トレンチ深さＤとの関係が
tan θ＞（√２）Ｌ／Ｄ
を満たすように行うことを特徴とする半導体装置の製造方法が提供される。
【０００９】
【発明の実施の形態】
本発明の半導体装置は、主として、半導体基板と、第１及び第２トレンチと、素子分離領域と、第３トレンチと、第３トレンチ内にゲート酸化膜を介して埋め込まれた埋め込みゲート電極と、電界緩和層と、チャネル領域と、ソース／ドレイン領域とからなる。
半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、他の回路及び／又は半導体装置等が形成されていてもよい。
【００１０】
第１及び第２トレンチは、それぞれ特定の方向に延設されており、互いに平行に配置していることが好ましい。トレンチの形状、大きさ等は特に限定されるものではないが、例えば、それぞれ、直方体の形状であることが適当であり、幅は０．５〜２μｍ程度、深さは１〜２μｍ程度、第１及び第２トレンチの間隔は０．５〜１００μｍ程度が適当である。なお、第１及び第２トレンチは、必ずしも同じ形状、同じ大きさ及び深さでなくてもよいが、同じ形状等で形成されていることが好ましい。
素子分離領域は、第１及び第トレンチ内に、絶縁膜が埋設されて形成されている。絶縁膜としては、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等が挙げられる。素子分離領域の表面は、半導体基板表面と面一となるように平坦化されていることが好ましい。
【００１１】
第３トレンチは、第１及び第２トレンチに接して、第１及び第２トレンチ間に配置されており、その深さは第１及び第２トレンチよりも浅く形成されている。例えば、第３トレンチの長さは０．５〜１００μｍ程度、深さＤ（図２（ｃ）参照）は第１及び第２トレンチよりも０．３〜１．０μｍ程度浅く、具体的には、０．３〜０.５μｍ程度、幅Ｌ（図２（ｃ）参照）は０．５〜２μｍ程度であることが適当である。また、第３トレンチは、略直方体又は略立方体の形状であることが好ましく、略直方体であることがより好ましい。さらに、第３トレンチは、第１及び第２トレンチの各側面を、対向する２面とするような略直方体又は略立方体の形状に形成されていることがより好ましい。なお、製造プロセスや基板の結晶方位等により、厳密には直方体や立方体のように各面が直角に交差せず、やや鈍角や鋭角になることもあるが、本発明においては、これらの場合も包含される。また、同じ半導体基板に、複数の半導体装置が形成される場合には、それらの半導体装置を構成する第３トレンチは、必ずしも同じ形状、深さ及び大きさでなくてもよい。
【００１２】
第３トレンチ内には、ゲート酸化膜を介して埋め込みゲート電極が埋め込まれている。ゲート酸化膜は、通常半導体装置のゲート酸化膜として用いられる材料及び膜厚のなかから、適宜選択して形成することができ、埋め込みゲート電極は、導電膜であればどのような材料により形成されていてもよい。埋め込みゲート電極は、半導体基板の表面と面一で形成されていることが好ましい。また、埋め込みゲート電極は、後述するように、第３トレンチの側面に形成された電界緩和層に対してゲート絶縁膜を介して対向しており、さらに、第１及び第２トレンチの中に埋め込まれた絶縁膜に隣接して配置されていることが好ましい。
【００１３】
電界緩和層は、第３トレンチの側壁にのみ形成されている限り、側壁の一部にのみ又は側壁の全面にわたって形成されていてもよい。なかでも、側壁の全面にわたって形成されていることが好ましい。なお、側壁の一部に形成される場合には、その大きさ及び位置は、電界緩和層の機能を十分果たして、高耐圧を確保することができる程度であることが必要である。第３トレンチは、第１及び第２トレンチに接して形成されているため、通常、対向する２側面に電界緩和層が形成されている。電界緩和層は、電界を緩和するための不純物がドーピングされていることが好ましく、例えば、リン又は砒素あるいはボロン又はＢＦ2等が、例えば、１×１０17〜１×１０18ｃｍ-3程度の不純物濃度であることが適当である。
【００１４】
チャネル領域は、第３トレンチの底面において、埋め込みゲート電極と対向する領域に配置しており、電界緩和層が第３トレンチの側壁の一部にのみ形成されている場合には、チャネル領域は、電界緩和層が形成されていない第３トレンチの側壁まで及んでいてもよい。
ソース／ドレイン領域は、半導体基板の表面領域に形成されており、埋め込みゲート電極の両側に配置されている。ソース／ドレイン領域を構成する不純物は、電界緩和層を構成する不純物と同じ導電型であり、例えば、１×１０20 ｃｍ-3程度の不純物濃度であることが適当である。
このような構成により、例えば、耐圧が１０〜３０Ｖ程度、あるいはそれ以上の高耐圧の半導体装置を実現することができる。
【００１５】
本発明の半導体装置は、Ｐ型、Ｎ型、ＣＭＯＳ等いずれの高耐圧ＭＯＳトランジスタとして形成されていてもよい。また、この半導体装置は、液晶ドライバー、プリンタードライバー、電源用ＩＣ等の高耐圧トランジスタとして利用することができ、特に、単一の寸法のゲート長を多用するデバイスに有効である。
また、本発明の半導体装置の製造法方法によれば、まず、工程（ａ）で、半導体基板に、互いに平行に第１及び第２トレンチを形成する。トレンチの形成は、公知のフォトリソグラフィ及びエッチング技術によりトレンチに対応する開口を有するマスクパターンを形成し、このマスクパターンをマスクとして用いて、半導体基板を掘り下げることにより形成することができる。マスクパターンとしては、レジストの他、シリコン酸化膜、シリコン窒化膜等の絶縁膜又はこれらの積層膜により形成してもよい。また、レジストによるマスクパターンを用いて絶縁膜をパターニングし、このパターニングされた絶縁膜をマスクとして用いてもよい。この場合のマスクは、例えば、シリコン窒化膜／シリコン酸化膜の積層膜が適当であり、それぞれ膜厚は５０〜３００ｎｍ程度／５〜２００ｎｍ程度が挙げられる。
なお、工程（ａ）の後、工程（ｂ）の前に、犠牲酸化のために、酸化処理に付して、酸化膜を、例えば、３〜５０ｎｍ程度で形成してもよい。この場合の酸化処理は特に限定されるものではなく、例えば大気中又は酸素雰囲気下で、６００〜１０００℃程度の温度範囲での熱酸化が挙げられる。
【００１６】
次いで、工程（ｂ）において、第１及び第２トレンチ内に絶縁膜を埋め込み、素子分離領域を形成する。絶縁膜は、熱酸化法、プラズマＣＶＤ法等の各種のＣＶＤ法、蒸着法等の種々の方法により、第１及び第２トレンチを含む半導体基板上全面に形成し、第１及び第２トレンチ以外の半導体基板表面に配置される絶縁膜を除去することにより埋め込むことができる。この場合の絶縁膜の膜厚は、第１及び第２トレンチの深さにより適宜調整することができ、例えば、１〜３μｍ程度が挙げられる。絶縁膜の除去は、ＲＩＥ法等のドライエッチング、酸又はアルカリ溶液を用いたウェットエッチング、ＣＭＰ法等の種々の方法で行うことができる。この際、基板表面と絶縁膜との表面とが一致する、つまり平坦化するように絶縁膜を除去することが好ましい。
【００１７】
次に、工程（ｃ）において、第１及び第２トレンチに接し、これら第１及び第２トレンチよりも浅い第３トレンチを形成する。第３トレンチは、上記のように、適当な位置に開口を有するマスクパターンを用いて形成することができる。この場合、半導体基板を構成する材料と、第１及び第２トレンチ内に埋め込まれた絶縁膜との選択比が大きなエッチング条件を選択することが有利である。
なお、工程（ｃ）の後、工程（ｄ）のイオン注入を行う前に、得られた半導体基板をイオン注入から保護するために、酸化処理に付して、犠牲酸化膜を、例えば、１０〜２０ｎｍ程度で形成してもよい。この場合の酸化処理は特に限定されるものではなく、例えば、大気中又は酸素雰囲気下で、６００〜１０００℃程度の温度範囲で行うことができる。
【００１８】
続いて、工程（ｄ）において、第１導電型の不純物を傾斜注入して第３トレンチの側壁のみに電界緩和層を形成する。第１導電型の不純物とは、例えば、リン又は砒素あるいはボロン又はＢＦ2等が挙げられる。
【００１９】
この場合のイオン注入は、第３トレンチの側壁のみに不純物が導入できるような条件を選択して行うことが必要である。
【００２０】
例えば、半導体基板表面に対する法線と注入イオンの軌跡とがなす傾斜角度をθとし、第３トレンチ幅をＬとし、第３トレンチ深さをＤとすると、これらの関係が、
tanθ＞Ｌ／Ｄ （１）
を満たすことにより、第３トレンチの底面にはイオンが注入されずに、側面にのみイオン注入することができる。
【００２１】
また、第３トレンチと半導体基板表面との縁辺と、傾斜注入されたイオンを半導体基板表面に投影した軌跡とが４５°程度の角度をもつように行うことが好ましい（図５（ａ）参照）。これにより、トランジスタの方向が９０度異なるトランジスタの第３トレンチの側面に同時にイオン注入を実現することができる。
このように、４５°の角度からイオン注入する場合には、図５（ｂ）に示すように、半導体基板表面の法線と注入イオンの軌跡とがなす傾斜角度θと、第３トレンチ幅Ｌと、第３トレンチ深さＤとの関係が
tanθ＞（√２）Ｌ／Ｄ （２）
を満たすことが好ましい。つまり、注入イオンの軌跡が第３トレンチの底辺と交差するときに形成される直角三角形ＸＹＺは、辺ＹＺ＝（√２）Ｌ、辺ＸＹ＝Ｄ、角ＹＸＺ＝θとの関係はtanθ ＝（ √２）Ｌ／Ｄとなるため、注入イオンが第３トレンチの底面に到達しないようにするためには、上記式（２）を満たすことが好ましい。
【００２２】
通常、第３トレンチは、上述したように、略直方体又は略立方体で形成されていることが好ましいので、第３トレンチに対して上記式（１）又は（２）を満たすように、少なくとも２方向から２回、イオン注入を行うことで、埋め込みゲート電極を挟む２つの領域について電界緩和層を形成することができる。特に、上記式（２）を満たすイオン注入を行う場合には、第３トレンチの側面の全面に電界緩和層を形成するために、９０°ずつ回転させて、合計４つの方向からイオン注入を行うことが有効である。また、半導体基板を回転させながらイオン注入を行ってもよい。
【００２３】
なお、半導体基板に、第３トレンチが複数個、種々の方向、形状又は深さで形成され、かつ特定の第３トレンチに対する上記式（１）又は（２）を満たすイオン注入によって、他の第３トレンチの底面にイオン注入される場合には、底面にイオン注入されることとなる他の第３トレンチはレジストパターン等によって被覆して、底面にイオン注入されないようにイオン注入することが好ましい。このような場合には、レジストパターン等によって被覆された他の第３トレンチに対しては、個々に、レジストパターン等を利用して底面にイオン注入されないような条件を選択して、複数回、イオン注入することが好ましい。
【００２４】
一般に、θは上記式（１）又は（２）を満たすと、第３トレンチの底面にイオンが注入されないが、その値が大きすぎると電界緩和層の有効長が小さくなり、トランジスタ耐圧が十分確保できなくなる。したがって、第３トレンチの深さＤのばらつきの下限値Dmin、幅Ｌのばらつきの上限値Lmaxに対して、
tanθ＞Ｌmax／Ｄmin （１’）
又は
tanθ＞（√２）Ｌmax／Ｄmin （２’）
を満たすように設定することが好ましい。具体的には、第３トレンチの幅及び深さを上記の範囲とすると、イオン注入は、半導体基板表面に対する法線から２５〜７５°程度の角度傾斜させることが適当である。
このようなイオン注入は、例えば、注入エネルギー５０〜１２０ｋｅＶ程度、ドーズ１０12ｃｍ-2台で行うことが適当である。
さらに、工程（ｅ）において、第３トレンチ内にゲート酸化膜を介して埋め込みゲート電極を形成する。ここでのゲート酸化膜及び埋め込みゲート電極の形成は、通常、当該分野でトレンチ内にゲート酸化膜及び埋め込みゲート電極を形成する方法を利用することができる。なお、先の工程で、第３トレンチ内壁に犠牲酸化膜を形成している場合には、ゲート酸化膜を形成する前に、犠牲酸化膜を除去することが好ましい。この除去は、例えば、ウェットエッチング又はドライエッチング等の公知の方法で行うことができる。
【００２５】
次いで、工程（ｆ）において、半導体基板表面に第１導電型の不純物を導入してソース／ドレイン領域を形成する。ここでの不純物の導入は、イオン注入が適当であり、例えば、適当な領域に開口を有するマスクを用いてあるいは用いずに、埋め込みゲート電極に対して自己整合的に形成する。
その後、層間絶縁膜の形成、コンタクトホールの形成、配線層の形成等、半導体プロセスで通常行われる工程を行って半導体装置を完成することができる。なお、本発明においては、上記各工程の前、中、後に、イオン注入、熱処理、導電膜、絶縁膜、不純物層の形成等の種々の工程を任意に行ってもよい。なお、コンタクトホールは、埋め込みゲート電極、ソース／ドレイン領域上にのみ配置するように、これらの領域よりも小さい径で形成することが好ましい。
【００２６】
以下に、本発明の半導体装置及びその製造方法の実施の形態を図面を用いて詳細に説明する。なお、製造工程に用いる装置や製造条件等は、通常のＭＯＳトランジスタに用いられている装置や条件と基本的に同じであり、特段の場合を除いて、その詳細な記述を省略する。
【００２７】
本発明の半導体装置である高耐圧ＭＯＳトランジスタは、図１（ａ）〜（ｃ）に示したように、シリコン基板１と、シリコン基板１内に互いに平行に形成された第１及び第２トレンチ２、３と、第１及び第２トレンチ２、３に接し、第１及び第２トレンチ２、３よりもやや浅い第３トレンチ５と、第１及び第２トレンチ２、３内にＳｉＯ2膜４が埋め込まれて形成された素子分離領域と、第３トレンチ５内にゲート酸化膜８を介して埋め込まれた埋め込みゲート電極９と、第３トレンチ５の側面にのみ配置する電界緩和層７と、第３トレンチ５の底面に配置するチャネル領域１１と、シリコン基板１表面であって、埋め込みゲート電極９の両側に配置されたソース／ドレイン領域１０とから構成される。
【００２８】
このように、電界緩和層７を第３トレンチ５の側面にのみ配置し、チャネル領域１１を第３トレンチ５の底面に配置しているため、高耐圧ＭＯＳトランジスタを、より小さな占有面積で構成することができる。
このようなトランジスタは、以下の方法により形成することができる。
まず、図２（ａ）に示したように、Ｐ型半導体基板であるシリコン基板１に、初期酸化膜１６を熱酸化により１０〜４５ｎｍ程度の膜厚で、さらにその上に、ＳｉＮ膜１７を熱ＣＶＤ法により８０〜２００ｎｍ程度の膜厚で形成する。その上に、所定形状を有するレジストパターン（図示せず）を形成し、これをマスクとしてドライエッチングによってＳｉＮ膜１７及び初期酸化膜１６を順次パターニングするとともに、ドライエッチングを継続することによりシリコン基板１に、それぞれ深さ１〜２μｍ程度、幅０．５〜２μｍ程度で、互いに平行に延びる第１トレンチ２と第２トレンチ３とを形成する。
【００２９】
次いで、第１及び第２トレンチ２、３の底面及び側面を覆う熱酸化膜（図示せず）を１０ｎｍ程度の膜厚で形成し、第１及び第２トレンチ２、３を含むシリコン基板１上全面に、熱ＣＶＤ法により、１〜３μｍの膜厚でＳｉＯ2膜４を形成し、化学機械研磨（ＣＭＰ）によりＳｉＮ膜１７上に配置するＳｉＯ2膜４を除去し、ＳｉＮ膜１７及び初期酸化膜１６を、それぞれ熱リン酸溶液及びＨＦ水溶液により除去することにより、図２（ｂ）に示すように、ＳｉＯ2膜４を第１及び第２トレンチ２、３に埋め込む。これにより、素子分離領域が形成される。
【００３０】
次に、図２（ｃ）、（ｄ）に示すように、第３トレンチ５を、第１及び第２トレンチ２、３に接するように、０．５〜２μｍの幅Ｌで直方体の形状に形成する。第３トレンチ５の深さＤは０．５〜１．７μm程度とする。
その後、得られたシリコン基板１を９００℃の酸素雰囲気中で酸化し、第３トレンチ内壁に１０〜２０ｎｍ程度の膜厚の犠牲酸化膜（図示せず）を形成する。続いて、図３（ｅ）、（ｆ）に示すように、Ｎ型の不純物イオン、例えばリンを注入エネルギー８０ｋｅＶ、ドーズ５×１０12ｃｍ-2で傾斜注入し、第３トレンチ５側壁にのみＮ型の電界緩和層７を形成する。この際のイオン注入は、図５（ａ）、（ｂ）に示すように、第３トレンチ５の側面とシリコン基板１表面とでなる縁辺Ａと傾斜注入されたイオンをシリコン基板１表面に垂直に投影した軌跡Ｂとが４５°の角度となるように行う。また、上記式（２）から、θ＝２０〜７５°となるように行う。これにより、電界緩和層７は、第３トレンチ５の底面には形成されない。その後、犠牲酸化膜（図示せず）を除去する。
【００３１】
次に、図３（ｇ）、（ｈ）に示すように、得られた第３トレンチ５を含むシリコン基板１の表面に酸化膜を、例えば、膜厚３０〜５０ｎｍ程度で行うことにより、第３トレンチ５の底面、側面及びシリコン基板１表面にゲート酸化膜８を形成する。
次いで、図３（ｉ）、（ｊ）に示すように、ＣＶＤ法により高濃度のＮ型（例えばリン）不純物を３×１０20ｃｍ-3で含むポリシリコン膜を０．３〜１μｍの膜厚で形成し、ポリシリコン膜の表面をエッチングし、第３トレンチ５内に埋め込みゲート電極９を形成する。
続いて、高濃度のＮ型のイオン（例えば砒素）を、注入エネルギー５０ｋｅＶ、ドーズ４×１０15ｃｍ-2で、シリコン基板１の法線方向から注入し、図４（ｋ）、（ｌ）に示すように、第３トレンチ５の両側に、高濃度Ｎ型拡散層からなるソース／ドレイン領域１０を形成する。
その後、図４（ｍ）、（ｎ）に示すように、得られたシリコン基板１上全面に層間絶縁膜１２をＣＶＤ法により形成し、第３トレンチ５上にコンタクト孔１３を、ソース／ドレイン領域１０上にコンタクト孔１４を形成し、メタル配線１５を形成する。これにより、高耐圧ＭＯＳトランジスタを形成することができる。
【００３２】
【発明の効果】
本発明によれば、半導体基板に形成されたトレンチ内に埋め込みゲート電極が形成されているとともに、トレンチの側壁に電界緩和層が配置しているため、電界緩和層の半導体基板上に占める面積をほぼゼロにすることにより、高耐圧を確保しながら、３０〜５０％程度の占有面積の縮小、ひいては半導体装置の微細化を大幅に図ることができる。
しかも、トレンチを形成した後で、電界緩和層の形成のためのイオン注入を、傾斜角度をもたせた特定の条件で行うことにより、複雑な工程を経ることなく、簡便な工程で、高耐圧の半導体装置を製造することができ、製造コストの低減及び歩留まりの向上を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態を説明するための要部の概略平面図（ａ）及び要部の概略断面図（ｂ）、（ｃ）である。
【図２】本発明の半導体装置の製造方法の実施の形態を説明するための要部の概略断面工程図である。
【図３】図２のつづきの概略断面工程図である。
【図４】図３のつづきの概略断面工程図である。
【図５】本発明の半導体装置の製造方法におけるイオン注入の方法を説明するための要部の概略平面図（ａ）及び斜視図（ｂ）である。
【図６】従来の半導体装置を示す概略断面図である。
【図７】従来の別の半導体装置の製造方法を示す要部の概略断面工程図（ａ）から（ｃ）及び平面図（ｄ）である。
【符号の説明】
１ シリコン基板（半導体基板）
２ 第１トレンチ
３ 第２トレンチ
４ ＳｉＯ2膜
５ 第３トレンチ
７ 電界緩和層
８ ゲート酸化膜
９ 埋め込みゲート電極
１０ ソース／ドレイン領域
１１ チャネル領域
１２ 層間絶縁膜
１３、１４ コンタクト孔
１５ メタル配線
１６ 初期酸化膜
１７ ＳｉＮ膜
Ａ 第３トレンチ側面と半導体基板表面とでなる縁辺
Ｂ 傾斜注入されたイオンを半導体基板表面に垂直に投影した軌跡
Ｄ 第３トレンチの深さ
Ｌ 第３トレンチの幅
θ 半導体基板表面に対する法線と注入イオンの軌跡とがなす傾斜角度
Claims (3)
- （ａ）半導体基板に、互いに平行に第１及び第２トレンチを形成し、
（ｂ）前記第１及び第２トレンチ内に絶縁膜を埋め込み、素子分離領域を形成し、
（ｃ）前記第１及び第２トレンチに接し、該第１及び第２トレンチよりも浅い第３トレンチを形成し、
（ｄ）第１導電型の不純物を傾斜注入して前記第３トレンチの側壁のみに電界緩和層を形成し、
（ｅ）前記第３トレンチ内にゲート酸化膜を介して埋め込みゲート電極を形成し、
（ｆ）前記半導体基板表面に第１導電型の不純物を導入してソース／ドレイン領域を形成することからなり、
前記工程（ｄ）の傾斜注入を、第３トレンチと半導体基板表面との縁辺と、傾斜注入されたイオンを半導体基板表面に投影した軌跡とが４５°の角度をもつように、かつ半導体基板表面の法線と注入イオンの軌跡とがなす傾斜角度θと、第３トレンチ幅Ｌと、第３トレンチ深さＤとの関係が
tan θ＞（√２）Ｌ／Ｄ
を満たすように行うことを特徴とする半導体装置の製造方法。 - 前記第１及び第２トレンチを互いに平行に配置し、前記第３トレンチを、前記第１及び第２トレンチの各側面を対向する２面とする略直方体又は略立方体形状に形成する請求項１に記載の方法。
- 前記工程（ｄ）の傾斜注入を、前記半導体基板表面の法線を軸として、９０°づつ回転して、４方向から行う請求項１に記載の方法。
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