JP2002299608A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 ショートチャネル特性を改善しゲートエッジ
の信頼性を確保することもしくは有効にショートチャネ
ル効果を抑制しつつ、チャネルストッパーによるしきい
値上昇を抑制することが可能な絶縁膜にゲート電極溝を
形成し此の溝にゲート電極を埋め込むゲート電極構造及
びその製造方法を提供する。 【解決手段】 絶縁膜にゲート電極溝を形成し此の溝に
ゲート電極を埋め込むダマシンゲートトランジスタにお
いて、チャネルを形成するシリコン基板１表面を酸化
し、且つダミーゲートをポリシリコンなどで形成し、そ
の後、このダミーゲート直下のシリコン酸化膜をサイド
エッチングし、このサイドエッチング溝にシリコン窒化
膜（ＳｉＮ）などの側壁絶縁膜を埋め込んでゲート電極
７下に入り込んだ側壁絶縁膜８の突出部８′を形成す
る。チャネル長が短くなってもパンチスルーがし難くな
るようにショートチャネル特性を改善する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、とくに、絶縁膜にゲート電極溝を形成し此の溝にゲ
ート電極を埋め込むダマシンゲートトランジスタのゲー
ト電極構造及びその製造方法に関するものである。
【０００２】
【従来の技術】ゲート電極にメタル材料を用いるトラン
ジスタは、ゲート電極にポリシリコンを用いたトランジ
スタのように、ゲートの空乏化やゲート抵抗による電圧
降下等によるトランジスタ特性の劣化が無いという理由
によって、次世代のトランジスタ技術として有望視され
ている。しかし、Ｗ、ＡｌもしくはＣｕなどと言ったメ
タル材料は、高温の熱工程に耐えられないため通常のト
ランジスタ形成プロセスのようにゲート電極加工後にソ
ース／ドレイン領域形成のための活性化温度を通すこと
ができない。この問題を解決する為に一旦形成したダミ
ーゲートをマスクにして不純物をイオン注入し、これを
活性化することによりソース／ドレイン領域を形成し、
その後、ダミーゲートを除去してから、チャネル領域を
形成するためのイオン注入を行い、さらにゲート絶縁膜
を再形成してからメタル電極を埋め込むダマシンメタル
ゲート又はリプレースメントゲートトランジスタが注目
されている（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔの１９９８版 ｐｐ．７７７−
７８０、ｐｐ．７８５−７８８参照）。
【０００３】しかし、ゲート電極に金属を用いる場合に
は、ポリシリコンのようにイオン注入によって仕事関数
を調整することが難しいためＣＭＯＳトランジスタ用ゲ
ート電極に用いるメタル材料の仕事関数は、シリコンの
バンドギャップの中心付近に位置する仕事関数を持つ、
例えば、ＴｉＮのような材料を選ばざるを得ない。この
ため低消費電力化のための次世代トランジスタに要求さ
れる低電圧／低しきい値を実現することが難しくなる。
そこで、しきい値を下げるためにチャネル表面に半導体
基板と逆導電型の不純物を打ち込む埋め込みチャネル構
造をとる必要がある。ところが、埋め込みチャネル型の
トランジスタは、表面チャネル型のトランジスタのしき
い値調整に用いる不純物と反対導電型の不純物を打ち込
んでいるためソース／ドレイン間のパンチスルーが起こ
り易く、ショートチャネル特性が劣化し易いという特性
を持っている。
【０００４】これに対して図１９（ａ）に示すようにダ
ミーゲート形成後にパンチスルーストッパー用不純物を
斜め方向からイオン注入することによってショートチャ
ネル特性を改善する、いわゆるポケット（Ｐｏｃｋｅ
ｔ）又はハロ（Ｈａｌｏ）構造が提案されている（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔの１９９８版 ｐｐ．７８９−７９２等参照）。
この構造のトランジスタを用いれば、図１９（ｂ）、図
１９（ｃ）に示すようにチャネル長が短い場合には長い
場合に比べてチャネル部分の不純物濃度が高くなり、ソ
ース／ドレイン間のパンチスルーを十分抑えることがで
きる。
【０００５】
【発明が解決しようとする課題】ところが、この構造を
用いると高濃度のソース／ドレイン領域とＨａｌｏ構造
の高濃度領域の接合ができてしまうのでソース／ドレイ
ン領域と半導体基板間の接合容量が増加し、また接合リ
ーク電流が増加してしまうという問題が生じてしまう。
また前述のように、メタルゲートを用いたトランジスタ
は、次世代トランジスタ技術として有望視されている
が、通常のトランジスタ形成プロセスのようにゲート加
工後にソース／ドレイン領域形成の活性化温度を通すこ
とができない。この問題を解決する為に前述のメタル電
極材を埋め込むダマシンメタルゲートが注目されてい
る。しかし、メタル電極の仕事関数がシリコンのミッド
ギャップ付近に存在するためショートチャネル特性の悪
い埋め込みチャネル構造を取らなければならなくなる。
また、一旦形成したダミーゲート及びその下の酸化膜を
除去してゲート絶縁膜を再形成し電極材を埋め込むた
め、ゲートエッジの信頼性に問題が生じる可能性が高
い。本発明は、このような事情によりなされたものであ
り、ショートチャネル特性を改善しゲートエッジの信頼
性を確保することもしくは有効にショートチャネル効果
を抑制しつつ、チャネルストッパーによるしきい値上昇
を抑制することが可能な、絶縁膜にゲート電極溝を形成
し此の溝にゲート電極を埋め込むダマシンゲートトラン
ジスタのゲート電極構造及びその製造方法を提供する。
【０００６】
【課題を解決するための手段】本発明は、絶縁膜にゲー
ト電極溝を形成し此の溝にゲート電極を埋め込むダマシ
ンゲートトランジスタにおいて、チャネルを形成するシ
リコン基板表面を酸化し、且つダミーゲートをポリシリ
コンなどで形成し、その後、このダミーゲート直下のシ
リコン酸化膜をサイドエッチングし、このサイドエッチ
ング溝にシリコン窒化膜（ＳｉＮ）などの側壁絶縁膜を
埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出
部を形成し、次いで、ダミーゲート及びその下の酸化膜
を除去した後にこの側壁絶縁膜が残るようにし、その後
しきい値調整用不純物ドーピングを行うことによってチ
ャネル長が短くなってもパンチスルーがし難くなるよう
にショートチャネル特性を改善しゲートエッジの信頼性
を確保することを特徴としている。また、しきい値調整
用不純物ドーピングとともにパンチスルーストッパー領
域形成用不純物ドーピングを自己整合的にエクステンシ
ョン領域の直下に行うことにより、有効にショートチャ
ネル効果を抑制しつつ、チャネルストッパーによるしき
い値上昇を抑制することを特徴としている。
【０００７】すなわち、本発明の半導体装置は、半導体
基板と、前記半導体基板に互いに離隔して配置され、且
つ対向する部分にエクステンション領域が形成されたソ
ース／ドレイン領域と、前記半導体基板主面上に形成さ
れ、且つ前記エクステンション及びソース／ドレイン領
域間の上に配置されたゲート絶縁膜と、前記ゲート絶縁
膜上に形成されたゲート電極と、前記半導体基板主面上
に形成され、且つ前記ゲート電極側面を被覆するゲート
側壁絶縁膜と、前記半導体基板に形成され、且つ前記ゲ
ート電極下に配置されたチャネル領域とを備え、前記ゲ
ート側壁絶縁膜は、その下部に前記ゲート電極下部の内
側方向に食い込む突出部を有し、前記チャネル領域は、
実質的にこの突出部間のゲート電極下にのみ形成されて
いることを特徴としている。
【０００８】また、本発明の半導体装置は、半導体基板
と、前記半導体基板に互いに離隔して配置され、且つ対
向する部分にエクステンション領域が形成されたソース
／ドレイン領域と、前記半導体基板主面上に形成され、
且つ前記エクステンション及びソース／ドレイン領域間
の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記半導体基板主面上に形
成され、且つ前記ゲート電極側面を被覆するゲート側壁
絶縁膜と、前記半導体基板に形成され、且つ前記ゲート
電極下に配置されたチャネル領域と、前記半導体基板に
形成され、且つ前記ゲート電極下及び前記チャネル領域
下に配置されたパンチスルーストッパー領域とを備え、
前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下
部の内側方向に食い込む突出部を有し、前記パンチスル
ーストッパー領域は、実質的に前記突出部直下に存在す
る不純物ピーク濃度の前記半導体基板主面からの深さが
前記チャネル領域直下の不純物ピーク濃度の前記半導体
基板主面からの深さより浅いことを特徴としている。
【０００９】本発明の半導体装置の製造方法は、半導体
基板上に第１の材料層を形成する工程と、前記第１の材
料層上に第２の材料層を形成し、この第２の材料層をパ
ターニングしてゲート電極形成領域に前記第２の材料層
から構成されたゲート電極と同じ形の第１のパターンを
形成する工程と、前記第１の材料層をパターニングし
て、前記第１のパターンの下の前記第１の材料層を前記
第１のパターンの両端から所定の距離エッチング除去し
て、前記第１のパターンの下に前記第１の材料層から構
成された前記第１のパターンより幅の狭い第２のパター
ンを形成する工程と、前記第１及び第２のパターンをマ
スクにして前記半導体基板に不純物をイオン注入してエ
クステンション領域を形成する工程と、前記第１及び第
２のパターンを被覆するように第１の絶縁膜を前記半導
体基板上に堆積させる工程と、前記第１の絶縁膜を異方
性エッチングによりパターニングして前記第１の絶縁膜
から構成され、底面が前記第１のパターンの底面の下に
延在するように突出した突出部を有する側壁絶縁膜を前
記第２のパターンの両側に形成する工程と、前記半導体
基板に、前記第２のパターン及び前記側壁絶縁膜をマス
クにして、不純物をイオン注入してソース／ドレイン領
域を形成する工程と、前記ソース／ドレイン領域を形成
してから、前記第１及び第２のパターン、前記側壁絶縁
膜を被覆するように第２の絶縁膜を前記半導体基板上に
堆積させる工程と、前記第２の絶縁膜の表面を研磨して
前記第２のパターン表面を露出させる工程と、前記第１
及び第２のパターンを除去して、両側を前記側壁絶縁膜
に囲まれ、且つ前記側壁絶縁膜から突出する前記突出部
が対向しているゲート電極埋め込み用溝を形成する工程
と、前記ゲート電極埋め込み用溝の部分から半導体基板
に不純物をイオン注入して前記ゲート電極埋め込み用溝
の下に不純物領域を形成する工程と、前記ゲート電極埋
め込み用溝の半導体基板表面にゲート絶縁膜を形成する
工程と、前記ゲート電極埋め込み用溝にゲート電極を埋
め込む工程とを具備したことを特徴としている。前記不
純物領域は、前記半導体基板の導電型とは反対導電型の
埋め込み型チャネル領域として用いられる不純物領域で
あるようにしても良い。前記不純物領域は、前記半導体
基板の導電型と同じ導電型のパンチスルーストッパー用
不純物領域であるようにしても良い。前記パンチスルー
ストッパー用不純物領域は、前記突起部直下ではその不
純物ピーク濃度が前記ゲート絶縁膜直下の不純物ピーク
濃度より浅く形成されているようにしても良い。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図５を参照して第１
の実施例を説明する。図１は、完成された半導体装置の
断面図、図２乃至図５は、この半導体装置の製造工程断
面図である。シリコンなど例えばＰ型の半導体基板１
は、ＳＴＩ(Shallow Trench Isolation)などの素子分離
領域２により素子分離された素子領域が形成されてい
る。この実施例では素子領域に、例えば、Ｎ型のＭＯＳ
ＦＥＴが形成される。素子領域には半導体基板１の素子
領域の表面領域に互いに離隔して配置され、且つ対向す
る部分に例えばＮ型のエクステンション領域６が形成さ
れた、例えば、Ｎ型のソース／ドレイン領域３（以下、
この構造をＳＤＥ領域（Source-Drain-Extension）とい
う）が形成されている。ソース／ドレイン領域３間の上
に半導体基板１の表面を被覆するようにシリコンの熱酸
化膜などからなるゲート絶縁膜５が形成されている。
【００１１】また、ゲート絶縁膜５の上にＷ、Ａｌ、Ｃ
ｕ、ＴｉＮ（チタンナイトライド）などの金属もしくは
合金などから構成されたゲート電極７が形成されてい
る。ゲート電極７の両側面にはシリコン窒化膜などから
なる側壁絶縁膜８が形成されている。ゲート電極７の幅
（すなわち、トランジスタの構造上ではいわゆるゲート
長という）は、ゲート絶縁膜５の幅より大きくなってい
る。つまりゲート絶縁膜５は、ゲート電極７のほぼ中央
に配置され、両者が重なったときに、ゲート電極７と半
導体基板１の表面との間にはゲート絶縁膜のない空間が
形成されている。そして、この空間には側壁絶縁膜８が
延在して形成された突出部８′が充填されている。この
突出部８′は、ゲート絶縁膜より厚く形成されている。
ゲート電極７は、その底面の両側辺領域が突出部８′に
載っている構造になっている。この突出部８′は、テラ
ス型スペーサと通称する。エクステンション領域６間に
あってゲート絶縁膜５の下にはエクステンション領域６
に接触していない埋め込みチャネル領域４が形成されて
いる。
【００１２】半導体基板１にはゲート電極７の表面を露
出するようにゲート構造を埋め込んだシリコン酸化膜な
どの層間絶縁膜９がＣＶＤ法などにより形成されてい
る。さらに、ゲート電極７の表面を被覆するように層間
絶縁膜９の上にシリコン酸化膜などの層間絶縁膜１０が
形成されている。層間絶縁膜９、１０を貫通してソース
／ドレイン領域３のそれぞれに電気的に接続されたタン
グステンなどの材料を埋め込んだ接続配線１１、１１′
が形成され、その接続部は、層間絶縁膜１０の表面に露
出している。この実施例の半導体装置は、チャネル領域
のこのような構成により、埋め込みチャネル領域とエク
ステンション領域の間に反転し難い領域ができるのでチ
ャネル長が短くなってもパンチスルーをなし難くするこ
とができる。このように、この実施例ではショートチャ
ネル特性を改善しゲートエッジの信頼性を確保すること
ができる。
【００１３】次に、この実施例の半導体装置の製造工程
を以下に説明する。まず、半導体基板１上にシリコン酸
化膜を構成材料とする素子分離領域２を形成し、続いて
シリコン酸化膜などの絶縁膜１２を形成する。この絶縁
膜１２の膜厚は、後に示すテラス型スペーサ（突出部）
８′の高さを決めるものであり、ゲート絶縁膜よりも厚
く、且つイオン注入でドーピングされる不純物の深さの
差を十分取れる膜厚であれば良い。この絶縁膜１２とし
ては、例えば、５ｎｍから３０ｎｍ厚程度のシリコン熱
酸化膜が望ましい。また、この絶縁膜１２は、後にサイ
ドエッチング溝を形成するときに後述するゲートダミー
パターンを形成する材料と半導体基板とのエッチング選
択比が取れるものであればよく、例えば、シリコン窒化
膜（ＳｉＮ）などを使用しても良い（図２（ａ））。次
に、ゲートダミーパターンを形成する材料、例えばポリ
シリコン膜１３を２００ｎｍ厚程度堆積させる。この材
料も後に示すゲート埋め込み用溝を形成するときに周り
の材料とエッチング選択比が取れる材料で置き換えても
良い（図２（ｂ））。次に、フォトレジスト工程、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程
等を用いてポリシリコン膜１３からゲートダミーパター
ン１４をパターン形成する。このとき、先に形成した絶
縁膜１２の途中または全部を同時にエッチング除去して
しまっても良い（図２（ｃ））。
【００１４】次に、絶縁膜１２をエッチングしてゲート
ダミーパターン１４の直下にサイドエッチング溝１５を
形成する。絶縁膜１２がシリコン酸化物で形成されてい
る場合はふっ酸等の酸化膜エッチング液を用いて横方向
にもエッチングできる等方的エッチングを行う。サイド
エッチング溝１５の横方向の長さは上記エッチング時間
を調整することによって容易に調整することが可能であ
る（図２（ｄ））。次に、ゲートダミーパターン１４を
マスクにエクステンション領域形成用のリンや砒素など
（Ｎ型のＭＯＳＦＥＴの場合）の不純物をイオン注入し
てエクステンション領域６を形成する。この時、イオン
注入のスクリーニング酸化膜としてサイドエッチング溝
１５が埋まってしまわない程度、例えば、サイドエッチ
ング溝１５の高さが１０ｎｍであると２ｎｍ程度の膜厚
の酸化膜を形成しておいても良い（図３（ａ））。
【００１５】次に、ゲートダミーパターン１４に側壁絶
縁膜８を形成する。側壁絶縁膜８を形成する材質は、サ
イドエッチング溝１５を埋め込めるようなもの、例え
ば、ステップカバレッジの良好なＬＰＣＶＤ法によるシ
リコン窒化膜（ＳｉＮ膜）などが適当である。ＳｉＮ膜
等を全面に形成した後、ＲＩＥ(Reactive Ion Etching)
でエッチバックを行い、ゲートダミーパターン１４の横
に側壁絶縁膜８を形成すれば良い。サイドエッチング溝
１５にもＳｉＮ膜が入り込んで側壁絶縁膜８の突出部
（テラス型スペーサともいう）８′を形成する（図３
（ｂ））。次に、ゲートダミーパターン１４及び側壁絶
縁膜８をマスクにしてリン、砒素等（Ｎ型のＭＯＳＦＥ
Ｔの場合）の不純物をイオン注入し高温の活性化を行っ
てソース／ドレイン領域３を形成する（図４（ａ））。
【００１６】次に、シリコン酸化膜などの層間絶縁膜９
を堆積させてから、この表面をＣＭＰ(Chemical Mechan
ical Polishing) 等の技術で平坦化し、ゲートダミーパ
ターン１４の表面を露出させる（図４（ｂ））。次に、
ゲートダミーパターンを選択的に除去してゲート埋め込
み用溝１６を形成する。ゲートダミーパターンがポリシ
リコンで形成されている場合、ＣＦ4 等のエッチングガ
スを用いたＣＤＥ(Chemical Dry Etching)やふっ酸とＨ
ＮＯ3 の混合酸を用いて選択的な除去が可能である。混
合酸を用いた場合は、ふっ酸の比を制御することにより
酸化膜とポリシリコンの選択比を適宜調整することがで
きる。その後、次に、最初に形成した絶縁膜１２を除去
してテラス型スペーサ８′を形成する。この時、側壁絶
縁膜８がシリコン窒化膜で形成されていれば、絶縁膜１
２をふっ酸で除去することができる（図４（ｃ））。
【００１７】次に、Ｎ型のＭＯＳＦＥＴの場合、リン、
砒素などのチャネル領域形成用不純物をイオン注入して
埋め込みチャネル領域４を形成する。この時、イオン注
入の加速エネルギーを調整することによってゲート埋め
込み用溝１６中の特定の領域に存在する半導体基板１の
中にのみ不純物をドーピングすることが可能である。例
えば、ダマシンメタルゲートの埋め込みチャネル領域４
を形成する場合、パンチスルーストッパ−用の不純物を
深く、埋め込みチャネル領域形成用の不純物を浅くイオ
ン注入する（図５（ａ））。次に、ゲート絶縁膜５とゲ
ート電極７を形成する。ゲート絶縁膜５として半導体基
板１を酸化して形成する熱酸化膜を用いる場合は、テラ
ス型スペーサ８′よりも薄くなるようにする。例えば、
テラス型スペーサ８′の段差が保持されるので構わな
い。またダマシンメタルゲート構造の場合、ゲート電極
７は、ＴｉＮとＷの積層構造を形成し、ＣＭＰ等で表面
を平坦化する。同様の工程を用いてゲート電極材にポリ
シリコンを用いて不純物ドーピングを行っても良い（図
５（ｂ））。次に、絶縁膜９上に絶縁膜１０を重ね、さ
らに、これにコンタクト孔を形成してソース／ドレイン
領域３に接合される接続配線１１、１１′を形成する
（図１参照）。
【００１８】この実施例では、サイドエッチング溝にシ
リコン窒化膜などの側壁絶縁膜を埋め込んでゲート電極
下に入り込んだ側壁絶縁膜の突出部を形成し、その後、
ダミーゲート及びその下の酸化膜を除去した後に、この
側壁絶縁膜が残るようにし、さらに、しきい値調整用不
純物ドーピングを行うことによってチャネル長が短くな
ってもパンチスルーが難しくなるようにショートチャネ
ル特性を改善してゲートエッジの信頼性を確保すること
ができる。
【００１９】次に、図６乃至図１０を参照して第２の実
施例を説明する。図６は、半導体装置の断面図、図７乃
至図１０は、図６の半導体装置の製造工程断面図であ
る。シリコンなど例えばＰ型の半導体基板２０１は、Ｓ
ＴＩなどの素子分離領域１０２により素子分離された素
子領域が形成されている。この素子領域には、半導体基
板２０１の素子領域の表面領域に互いに離隔して配置さ
れ、且つ対向する部分に例えばＮ型のエクステンション
領域２０６が形成された例えばＮ型のソース／ドレイン
領域２０３（ＳＤＥ領域）が形成されている。ソース／
ドレイン領域２０３間の上に半導体基板２０１の表面を
被覆するようにシリコンの熱酸化膜などからなるゲート
絶縁膜２０５が形成されている。また、ゲート絶縁膜２
０５の上にＷ、Ａｌ、Ｃｕ、ＴｉＮなどの金属もしくは
合金などから構成されたゲート電極２０７が形成されて
いる。ゲート電極２０７の両側面には側壁絶縁膜２０８
が形成されている。この側壁絶縁膜２０８は、ゲート電
極２０７に接する部分２１５と、その外側を被覆する部
分２１７と、ゲート電極２０７の直下にあり、ゲート絶
縁膜２０５の両側辺領域に形成された突出部２０８′と
から構成されている。突出部２０８′は、ゲート絶縁膜
２０５を加熱して形成されたものであり、ゲート絶縁膜
２０５より厚く構成されている。
【００２０】ゲート電極２０７の幅（ゲート長）は、ゲ
ート絶縁膜２０５（突出部２０８′は含まない）の幅よ
り大きくなっている。つまりゲート絶縁膜２０５は、ゲ
ート電極２０７のほぼ中央に配置され、両者が重なった
ときに、ゲート電極２０７と半導体基板２０１の表面と
の間にはゲート絶縁膜のない空間が形成されている。そ
して、この空間には側壁絶縁膜２０８が延在してなる突
出部２０８′が形成されている。すなわち、ゲート電極
２０７は、その底面の両側辺領域が突出部２０８′に載
っている構造になっている。この突出部２０８′は、テ
ラス型スペーサと通称する。エクステンション領域２０
６間にあってゲート絶縁膜２０５の下にはエクステンシ
ョン領域２０６に接触していない埋め込みチャネル領域
２０４が形成されている。半導体基板２０１にはゲート
電極２０７の表面を露出するようにゲート構造を埋め込
んだシリコン酸化膜などの層間絶縁膜２０９がＣＶＤ法
などにより形成されている。さらに、ゲート電極２０７
の表面を被覆するように層間絶縁膜２０９の上にシリコ
ン酸化膜などの層間絶縁膜２１０が形成されている。層
間絶縁膜２０９、２１０を貫通してソース／ドレイン領
域２０３のそれぞれに電気的に接続されたタングステン
などの材料を埋め込んだ接続配線２１１、２１１′が形
成され、その接続部は、層間絶縁膜２１０の表面に露出
している。
【００２１】この実施例の半導体装置は、チャネル領域
のこのような構成により、埋め込みチャネル領域とエク
ステンション領域の間に反転し難い領域ができるのでチ
ャネル長が短くなってもパンチスルーをなし難くするこ
とができる。このように、この実施例ではショートチャ
ネル特性を改善しゲートエッジの信頼性を確保すること
ができる。
【００２２】次に、この実施例の半導体装置の製造工程
を以下に説明する。図７乃至図１０に製造方法の工程断
面図に示すように、半導体基板（２０１）上にＳＩＴな
どの素子分離領域２０２を形成し、その後素子領域にシ
リコン酸化膜などからなるゲート絶縁膜２０５を形成す
る。次に、ゲートダミーパターンを形成する材料、例え
ば、ポリシリコン膜２１３を２００ｎｍ厚程度半導体基
板２０１上に堆積させる（図７（ａ））。次に、フォト
レジスト形成工程、ＲＩＥ工程等を用いてポリシリコン
膜２１３をパターニングしてゲートダミーパターン２１
４を形成する（図７（ｂ））。次に、半導体基板２０１
及びゲートダミーパターン２１４の表面を熱酸化してゲ
ートダミーパターン２１４の表面に後酸化膜２１５を形
成する。このとき、ゲートダミーパターン２１５底面の
エッジ部分にバーズビークが入れられて、この部分にテ
ラス型スペーサ（突出部）２０８′が形成される（図７
（ｃ））。
【００２３】次に、後酸化膜２１５をＲＩＥによって加
工してゲートダミーパターン２１４の側面とテラス型ス
ペーサ２０８′の部分を残すようにする（図８
（ａ））。その後、ゲートダミーパターン２１４をマス
クとして、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素など
のＮ型不純物をイオン注入してエクステンション領域２
０６を形成する（図８（ｂ））。次に、ゲートダミーパ
ターン２１４にシリコン窒化膜（ＳｉＮ）などの絶縁膜
２１７を形成する。後酸化膜２１５、絶縁膜２１７及び
突出部２０８′は、側壁絶縁膜２０８を構成している。
例えば、シリコン窒化膜等を全面に形成した後、ＲＩＥ
でエッジバックを行い、ゲートダミーパターン２１４の
横に側壁構造を形成するのが方法の１つである。次に、
ゲートダミーパターン２１４及び側壁絶縁膜２０８をマ
スクにして、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素な
どのＮ型不純物をイオン注入し、高温の活性化処理を行
ってエクステンション領域２０６につながるソース／ド
レイン領域２０３が形成される（図８（ｃ））。
【００２４】次に、シリコン酸化膜などの層間絶縁膜２
０９を堆積させ、その表面をＣＭＰ等の技術で平坦化し
て、ゲートダミーパターン２１６の表面を露出させる
（図９（ａ））。次に、ゲートダミーパターン２１４を
選択的にエッチング除去してゲート埋め込み用溝２１６
を形成する（図９（ｂ））。次に、Ａｓ、リンなどのＮ
型不純物をイオン注入して埋め込みチャネル領域２０４
を形成する。この場合、イオン注入の加速エネルギーを
調整することによって、ゲート埋め込み用溝２１６中の
特定の領域の半導体基板２０１中にのみ不純物をドーピ
ングすることが可能である（図１０（ａ））。次に、ゲ
ート埋め込み用溝２１６において、ゲート絶縁膜２０５
の上にゲート電極２０７を形成する。ゲート絶縁膜２０
５は、ゲートダミーパターン２１４の下に形成されてい
た酸化膜２０５をそのまま用いる場合（この実施例の場
合）とイオン注入時のスクリーニング酸化膜を一旦剥離
して再形成する場合があるが、再形成する方がダメー
ジ、汚染等の影響が残り難い。また、ダマシンメタルゲ
ート構造の場合、ゲート電極２０７は、ＴｉＮとＷの積
層構造とし、ＣＭＰ等で表面を平坦化して形成される。
同様の工程を用いてゲート電極材としてポリシリコンを
用いて不純物ドーピングを行っても良い（図１０
（ｂ））。
【００２５】次に、絶縁膜２０９上に絶縁膜２１０を重
ね、さらに、これにコンタクト孔を形成してソース／ド
レイン領域２０３に接合される接続配線２１１、２１
１′を形成してトランジスタを得る（図６参照）。この
実施例を用いれば、第１の実施例と同様の効果を得られ
ると同時に、ゲート絶縁膜を酸化膜で形成する場合にお
いてはゲート絶縁膜のエッジ部分の膜厚を適宜厚くする
ことが可能となり、ゲート耐圧、信頼性の向上が期待で
きる。図１１乃至図１３は、本発明の作用効果を説明す
るための従来及び本発明に用いられる半導体基板の断面
図である。図１１（ａ）に示す従来構造の半導体装置で
は、カウンターイオン注入領域（埋め込みチャネル領
域）がエクステンション領域と接触する為に、同じ導電
型不純物がつながりパンチスルーし易くなる。これに対
して、本発明では、図１１（ｂ）に示すように（図１の
半導体装置に相当する）、チャネルイオン注入を行う溝
１６の端の部分に厚いテラス型スペーサ８′（側壁絶縁
膜８の突出部）が存在することによって、埋め込みチャ
ネルのカウンターイオン注入領域４をエクステンション
領域６から離して形成することが可能になる。
【００２６】以上のような構成により、埋め込みチャネ
ル領域とエクステンション領域との間に反転し難い領域
ができ、チャネル長が短くなっても、パンチスルーし難
くすることができる。また、図１２（ａ）に示すように
従来構造の半導体装置では、エクステンション領域のゲ
ート電極下への横方向拡散部分とゲート電極のオーバー
ラップ容量Ｃ１が大きくなる。これに対して、図１２
（ｂ）に示すように、本発明を用いれば、ゲート電極７
のオーバーラップ部分の絶縁膜（突出部８′）を厚く形
成することが可能になり、オーバーラップ容量Ｃ２を減
らして、トランジスタ特性の向上を図ることができる。
【００２７】また、本発明のプロセスを用いることによ
って、ダマシンゲートトランジスタ形成プロセスにおい
てチャネル形成予定領域両端のテラス型スペーサ（突出
部）８′の高さと横方向の長さを任意に調整することが
できる。つまり、図２（ａ）に示すシリコン酸化膜など
の絶縁膜１２の厚さと図３（ａ）に示すサイドエッチン
グ１５の大きさをエッチング量で調整することによって
テラス型スペーサ（突出部）８′の長さを調整すること
が可能になる。これによって、図１３（ａ）及び図１３
（ｂ）に示すように、同じエネルギーのイオン注入を用
いてもテラス型スペーサ８′が薄い場合には、図１３
（ａ）に示すように、半導体基板１の中に不純物がドー
ピングされ、テラス型スペーサ８′が厚い場合には、図
１３（ｂ）に示すように、テラス型スペーサ８′で遮ら
れて半導体基板１の中に不純物がドーピングされない。
【００２８】また、パンチスルーストッパを形成する場
合において、ｎＭＯＳの埋め込みチャネル不純物１７′
をイオン注入する時に、このテラス型スペーサ（突出
部）８′の膜厚を１０ｎｍとする。この時、パンチスル
ーストッパ領域を形成するためのボロン１７を２０Ｋｅ
Ｖでイオン注入する。この時、図１３（ａ）に示すよう
に、テラス型スペーサ８′の下ではボロンイオン１７が
浅く形成され、テラス型スペーサ８′の無いチャネル領
域下ではボロンイオン１７が深く形成される。また、埋
め込みチャネル領域を形成するための砒素（Ａｓ）１
７′のイオン注入を５ＫｅＶで行う場合、図１３（ｂ）
のように、テラス型スペーサ８′の下では不純物が半導
体基板１の中に入らず、テラス型スペーサ８′の無いチ
ャネル領域では不純物が入った不純物分布を形成するこ
とができる。このような構造（図１に示す埋め込みチャ
ネル領域４を表す）を取ることによって、チャネル領域
表面の端部では半導体基板１と同じ導電型の不純物濃度
が高くて埋め込み領域濃度が低い、チャネル表面の中央
部では半導体基板１と同じ導電型の不純物濃度が低くて
埋込み領域濃度が高いチャネル構造、つまり図１３
（ｃ）に示すように、Ｈａｌｏ構造と同様の効果をエク
ステンション領域又はソース／ドレイン領域と半導体基
板との寄生容量を増加させることなく実現することが可
能になる。
【００２９】この様に、テラス型スペーサ８′の長さを
調整することによってエクステンション領域６と埋め込
みチャネル領域の距離を調整できる。つまり、本発明で
は、チャネルの不純物濃度、分布、目的とするチャネル
長に合わせてパンチスルーの程度を制御することが可能
になり、素子特性の最適化の自由度が広がる。また、ゲ
ートとソースドレイン／エクステンション間のオーバー
ラップ容量やチャネル領域とソースドレイン／エクステ
ンション領域間のジャンクション容量や実効的なゲート
長、横方向のチャネルプロファイル制御性を向上させる
ことが可能になり、チャネル設計の自由度も大きく広が
る。
【００３０】次に、図１４乃至図１８を参照して第４の
実施例を説明する。図１４は、完成された半導体装置の
断面図、図１５乃至図１８は、この半導体装置の製造工
程断面図である。シリコンなど例えばＰ型の半導体基板
４０１は、ＳＴＩなどの素子分離領域４０２により素子
分離された素子領域が形成されている。この素子領域に
は半導体基板４０１の素子領域の表面領域に互いに離隔
して配置され、且つ対向する部分に例えばＮ型のエクス
テンション領域４０６が形成された例えばＮ型のソース
／ドレイン領域４０３（ＳＤＥ領域）が形成されてい
る。ソース／ドレイン領域４０３間の上に半導体基板４
０１の表面を被覆するようにシリコンの熱酸化膜などか
らなるゲート絶縁膜４０５が形成されている。
【００３１】また、ゲート絶縁膜４０５の上にＷ、Ａ
ｌ、Ｃｕ、ＴｉＮなどの金属もしくは合金などから構成
されたゲート電極４０７が形成されている。ゲート電極
４０７の両側面にはシリコン窒化膜などからなる側壁絶
縁膜４０８が形成されている。ゲート電極４０７の幅
（ゲート長）は、ゲート絶縁膜４０５の幅より大きくな
っている。つまりゲート絶縁膜４０５は、ゲート電極４
０７のほぼ中央に配置され、両者が重なったときに、ゲ
ート電極４０７と半導体基板４０１の表面との間にはゲ
ート絶縁膜のない空間が形成されている。そして、この
空間には側壁絶縁膜４０８が延在して形成された突出部
４０８′が充填されている。この突出部４０８′は、ゲ
ート絶縁膜より厚く形成されている。ゲート電極４０７
は、その底面の両側辺領域が突出部４０８′に載ってい
る構造になっている。この突出部４０８′は、テラス型
スペーサという。エクステンション領域４０６間にあっ
てゲート絶縁膜４０５の下にはエクステンション領域４
０６にもゲート絶縁膜４０５にも接触していない埋め込
みチャネル領域４０４が形成されている。また、埋め込
みチャネル領域４０４の下にはパンチスルーストッパー
領域４０４′が形成されている。この領域の突出部４０
８′の下の部分はその濃度ピークが埋め込みチャネル領
域４０４の下の部分の濃度ピークより浅く構成されてい
る。
【００３２】半導体基板４０１にはゲート電極４０７の
表面を露出するようにゲート構造を埋め込んだシリコン
酸化膜などの層間絶縁膜４０９がＣＶＤ法などにより形
成されている。さらに、ゲート電極４０７の表面を被覆
するように層間絶縁膜４０９の上にシリコン酸化膜など
の層間絶縁膜４１０が形成されている。層間絶縁膜４０
９、４１０を貫通してソース／ドレイン領域４０３のそ
れぞれに電気的に接続されたタングステンなどの材料を
埋め込んだ接続配線４１１、４１１′が形成され、その
接続部は、層間絶縁膜４１０の表面に露出している。こ
の実施例の半導体装置は、チャネル領域のこのような構
成により、埋め込みチャネル領域とエクステンション領
域の間に反転し難い領域ができるのでチャネル長が短く
なってもパンチスルーをなし難くすることができる。こ
のように、この実施例ではショートチャネル特性を改善
しゲートエッジの信頼性を確保することができる。ま
た、しきい値調整用不純物ドーピングとともにパンチス
ルーストッパー領域形成用不純物ドーピングを自己整合
的にエクステンション領域の直下に行うことにより、有
効にショートチャネル効果を抑制しつつ、チャネルスト
ッパーによるしきい値上昇を抑制することができる。
【００３３】次に、この実施例の半導体装置の製造工程
を以下に説明する。まず、半導体基板４０１上にシリコ
ン酸化膜を構成材料とする素子分離領域４０２を形成
し、続いて、シリコン酸化膜などの絶縁膜４１２を形成
する。この絶縁膜４１２の膜厚は、後に示すテラス型ス
ペーサ（突出部）４０８′の高さを決めるものであり、
ゲート絶縁膜よりも厚く、且つイオン注入でドーピング
される不純物の深さの差を十分取れる膜厚であれば良
い。この絶縁膜４１２としては、例えば、５ｎｍから３
０ｎｍ厚程度のシリコン熱酸化膜が望ましい。また、こ
の絶縁膜４１２は、後工程においてサイドエッチング溝
を形成するときに後述するゲートダミーパターンを形成
する材料と半導体基板とのエッチング選択比が取れるも
のであればよく、例えば、シリコン窒化膜（ＳｉＮ）な
どを使用しても良い（図１５（ａ））。
【００３４】次に、ゲートダミーパターンを形成する材
料、例えばポリシリコン膜４１３を２００ｎｍ厚程度堆
積させる。この材料も後に示すゲート埋め込み用溝を形
成するときに周りの材料とエッチング選択比が取れる材
料で置き換えても良い（図１５（ｂ））。次に、フォト
レジスト工程、ＲＩＥ工程等を用いてポリシリコン膜４
１３からゲートダミーパターン４１４をパターン形成す
る。このとき、先に形成した絶縁膜４１２の途中または
全部を同時にエッチング除去してしまっても良い（図１
５（ｃ））。次に、絶縁膜４１２をエッチングしてゲー
トダミーパターン４１４の直下にサイドエッチング溝４
１５を形成する。絶縁膜４１２がシリコン酸化物で形成
されている場合はふっ酸等の酸化膜エッチング液を用い
て横方向にもエッチングできる等方的エッチングを行
う。サイドエッチング溝４１５の横方向の長さは上記エ
ッチング時間を調整することによって容易に調整するこ
とが可能である（図１６（ａ））。次に、ゲートダミー
パターン４１４をマスクにエクステンション領域形成用
のリンや砒素など（Ｎ型のＭＯＳＦＥＴの場合）の不純
物をイオン注入してエクステンション領域４０６を形成
する。
【００３５】この時イオン注入のスクリーニング酸化膜
としてサイドエッチング溝４１５が埋まってしまわない
程度、例えば、サイドエッチング溝４１５の高さが１０
ｎｍであると２ｎｍ程度の膜厚の酸化膜を形成しておい
ても良い（図１６（ｂ））。次に、ゲートダミーパター
ン４１４に側壁絶縁膜４０８を形成する。側壁絶縁膜４
０８を形成する材質は、サイドエッチング溝４１５を埋
め込めるようなもの、例えば、ステップカバレッジの良
好なＬＰＣＶＤ法によるシリコン窒化膜（ＳｉＮ膜）な
どが適当である。ＳｉＮ膜等を全面に形成した後、ＲＩ
Ｅでエッチバックを行い、ゲートダミーパターン４１４
の横に側壁絶縁膜４０８を形成すれば良い。サイドエッ
チング溝４１５にもＳｉＮ膜が入り込んで側壁絶縁膜４
０８の突出部（テラス型スペーサ）４０８′を形成され
る（図１６（ｃ））。次に、ゲートダミーパターン４１
４及び側壁絶縁膜４０８をマスクにして、Ｎ型のＭＯＳ
ＦＥＴの場合、リン、砒素等の不純物をイオン注入し高
温の活性化を行ってソース／ドレイン領域４０３を形成
する（図１７（ａ））。
【００３６】次に、シリコン酸化膜などの層間絶縁膜４
０９を堆積させてから、この表面をＣＭＰ等の技術で平
坦化し、ゲートダミーパターン１４の表面を露出させる
（図１７（ｂ））。次に、ゲートダミーパターンを選択
的に除去してゲート埋め込み用溝４１６を形成する。ゲ
ートダミーパターンがポリシリコンで形成されている場
合、ＣＦ4 等のエッチングガスを用いたＣＤＥやふっ酸
とＨＮＯ3 の混合酸を用いて選択的な除去が可能であ
る。混合酸を用いた場合は、ふっ酸の比を制御すること
により酸化膜とポリシリコンの選択比を適宜調整するこ
とができる。その後、次に、最初に形成した絶縁膜４１
２を除去してテラス型スペーサ４０８′を形成する。こ
の時、側壁絶縁膜４０８がシリコン窒化膜で形成されて
いれば、絶縁膜４１２をふっ酸で除去することができる
（図１７（ｃ））。次に、Ｎ型のＭＯＳＦＥＴの場合、
リン、砒素などのチャネル領域形成用不純物をイオン注
入して埋め込みチャネル領域４０４を形成する。この
時、イオン注入の加速エネルギーを調整することによっ
てゲート埋め込み用溝４１６中の特定の領域に存在する
半導体基板４０１の中にのみ不純物をドーピングするこ
とが可能である。また、半導体基板と同じ導電型の不純
物を埋め込みチャネル領域形成用の不純物より深くイオ
ン注入してパンチスルーストッパー領域４０４′を形成
する（図１８（ａ））。
【００３７】次に、ゲート絶縁膜４０５とゲート電極４
０７を形成する。ゲート絶縁膜４０５として半導体基板
４０１を酸化して形成する熱酸化膜を用いる場合は、テ
ラス型スペーサ４０８′よりも薄くなるようにする。例
えば、テラス型スペーサ４０８′の段差が保持されるの
で構わない。またダマシンメタルゲート構造の場合、ゲ
ート電極４０７は、ＴｉＮとＷの積層構造を形成し、Ｃ
ＭＰ等で表面を平坦化する。同様の工程を用いてゲート
電極材にポリシリコンを用いて不純物ドーピングを行っ
ても良い（図１８（ｂ））。次に、絶縁膜４０９上に絶
縁膜４１０を重ね、さらに、これにコンタクト孔を形成
してソース／ドレイン領域４０３に接合される接続配線
４１１、４１１′を形成する（図１４参照）。この実施
例では、サイドエッチング溝にシリコン窒化膜などの側
壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶
縁膜の突出部を形成し、その後、ダミーゲート及びその
下の酸化膜を除去した後に、この側壁絶縁膜が残るよう
にし、さらに、しきい値調整用不純物ドーピングを行う
ことによってチャネル長が短くなってもパンチスルーが
難しくなるようにショートチャネル特性を改善してゲー
トエッジの信頼性を確保することができる。
【００３８】本発明のプロセスを用いることによって、
ダマシンゲートトランジスタ形成プロセスにおいてチャ
ネル形成予定領域両端のテラス型スぺーサ（側壁絶縁膜
の突出部）の高さと横方向の長さを任意に調整すること
ができる。これによって、ゲート電極とソースドレイン
／エクステンション領域間のオーバーラップ容量やチャ
ネル領域とソースドレイン／エクステンション領域間の
ジャンクション容量や実効的なゲート長、横方向のチャ
ネルプロファイル制御性向上等チャネル設計の自由度が
大きく広がる。とくに、一旦形成したダミーゲートをマ
スクにソース／ドレイン領域をイオン注入しソース／ド
レイン領域の活性化後にダミーゲートを除去、チャネル
領域のイオン注入を行い、ゲート絶縁膜を再形成しメタ
ル電極材を埋め込むダマシンメタルゲートプロセスにお
いて、非常に浅い埋め込みチャネル領域をソース／ドレ
イン領域から任意の距離で離して形成することが可能に
なる。また、埋め込みチャネル領域と合わせて用いるパ
ンチスルーストッパ領域として用いられる不純物領域を
ソース／ドレイン領域と自己整合的に離して、ソース／
ドレイン領域端では浅く、チャネル領域の中央部分では
深く形成することが可能になる。これによって、埋め込
みチャネル領域において、ショートチャネル特性の劣化
の少ないトランジスタを形成することが可能になる。
【００３９】また、ゲート電極にポリシリコン又は仕事
関数の異なる２種類のメタル材料を用いて表面チャネル
型トランジスタを形成する場合においては、上記と同様
にパンチスルーストッパ領域をソース／ドレイン領域と
自己整合的に離してソース／ドレイン領域端では浅く、
チャネル領域の中央部分では深く形成することが可能に
なる。また埋め込みチャネル型と表面チャネル型の両方
の場合、ゲート電極とソース／ドレイン領域間の寄生容
量とソース／ドレイン領域と半導体基板間の寄生容量を
抑制することが可能になる。
【００４０】
【発明の効果】本発明は、以上の構成により、ダマシン
ゲートトランジスタ形成プロセスにおいて、チャネル形
成予定領域両端のテラス型スぺーサ（側壁絶縁膜の突出
部）の高さと横方向の長さを任意に調整することがで
き、これによって、ゲート電極とソースドレイン／エク
ステンション領域間のオーバーラップ容量やチャネル領
域とソースドレイン／エクステンション領域間のジャン
クション容量や実効的なゲート長、横方向のチャネルプ
ロファイル制御性向上等チャネル設計の自由度が大きく
広がる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図。
【図２】図１の半導体装置の製造工程断面図。
【図３】図１の半導体装置の製造工程断面図。
【図４】図１の半導体装置の製造工程断面図。
【図５】図１の半導体装置の製造工程断面図。
【図６】本発明の半導体装置の断面図。
【図７】図６の半導体装置の製造工程断面図。
【図８】図６の半導体装置の製造工程断面図。
【図９】図６の半導体装置の製造工程断面図。
【図１０】図６の半導体装置の製造工程断面図。
【図１１】本発明の作用効果を説明するための従来及び
本発明に用いられる半導体基板の断面図。
【図１２】本発明の作用効果を説明するための従来及び
本発明に用いられる半導体基板の断面図。
【図１３】本発明の作用効果を説明するための従来及び
本発明に用いられる半導体基板の断面図。
【図１４】本発明の半導体装置の断面図。
【図１５】図１４の半導体装置の製造工程断面図。
【図１６】図１４の半導体装置の製造工程断面図。
【図１７】図１４の半導体装置の製造工程断面図。
【図１８】図１４の半導体装置の製造工程断面図。
【図１９】従来の半導体装置の構造を説明する半導体基
板の断面図。
【符号の説明】
１、２０１、４０１・・・半導体基板、 ２、２０２、４０２・・・素子分離領域、 ３、２０３、４０３・・・ソース／ドレイン領域、 ４、２０４、４０４・・・埋め込みチャネル領域、 ５、２０５、４０５・・・ゲート絶縁膜、 ６、２０６、４０６・・・エクステンション領域、 ７、２０７、４０７・・・ゲート電極、 ８、２０８、４０８・・・側壁絶縁膜、 ８′、２０８′、４０８′・・・突出部（テラス型スペ
ーサ） ９、１０、２０９、２１０、２１７・・・絶縁膜、 １１、１１′、２１１、２１１′、４１１、４１１′・
・・接続配線、 １２、２１７、４１２・・・絶縁膜、 １３、２１３、４１３・・・ポリシリコン膜、 １４、２１４、４１４・・・ダミーゲートパターン、 １５、４１５・・・サイドエッチング溝、 １６、２１６、４１６・・・ゲート埋め込み用溝、 ２１５・・・後酸化膜、 ４０４′・・・パンチスルー
ストッパー領域。
フロントページの続き Ｆターム(参考） 5F140 AA18 BB06 BC06 BD18 BE01 BE03 BE07 BF04 BF05 BF07 BF11 BF17 BG03 BG04 BG05 BG08 BG09 BG12 BG14 BG26 BG27 BG32 BG40 BG50 BG52 BG53 BH15 BK02 BK05 BK09 BK13 BK21 BK25 CB04 CC03 CC12 CE07

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に互いに離隔して配置され、且つ対向す
    る部分にエクステンション領域が形成されたソース／ド
    レイン領域と、 前記半導体基板主面上に形成され、且つ前記エクステン
    ション及びソース／ドレイン領域間の上に配置されたゲ
    ート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板主面上に形成され、且つ前記ゲート電極
    側面を被覆するゲート側壁絶縁膜と、 前記半導体基板に形成され、且つ前記ゲート電極下に配
    置されたチャネル領域とを備え、 前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下
    部の内側方向に食い込む突出部を有し、前記チャネル領
    域は、実質的にこの突出部間のゲート電極下にのみ形成
    されていることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板と、 前記半導体基板に互いに離隔して配置され、且つ対向す
    る部分にエクステンション領域が形成されたソース／ド
    レイン領域と、 前記半導体基板主面上に形成され、且つ前記エクステン
    ション及びソース／ドレイン領域間の上に配置されたゲ
    ート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板主面上に形成され、且つ前記ゲート電極
    側面を被覆するゲート側壁絶縁膜と、 前記半導体基板に形成され、且つ前記ゲート電極下に配
    置されたチャネル領域と、 前記半導体基板に形成され、且つ前記ゲート電極下及び
    前記チャネル領域下に配置されたパンチスルーストッパ
    ー領域とを備え、 前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下
    部の内側方向に食い込む突出部を有し、前記パンチスル
    ーストッパー領域は、実質的に前記突出部直下に存在す
    る不純物ピーク濃度の前記半導体基板主面からの深さが
    前記チャネル領域直下の不純物ピーク濃度の前記半導体
    基板主面からの深さより浅いことを特徴とする半導体装
    置。
  3. 【請求項３】 半導体基板上に第１の材料層を形成する
    工程と、 前記第１の材料層上に第２の材料層を形成し、この第２
    の材料層をパターニングしてゲート電極形成領域に前記
    第２の材料層から構成されたゲート電極と同じ形の第１
    のパターンを形成する工程と、 前記第１の材料層をパターニングして、前記第１のパタ
    ーンの下の前記第１の材料層を前記第１のパターンの両
    端から所定の距離エッチング除去して、前記第１のパタ
    ーンの下に前記第１の材料層から構成された前記第１の
    パターンより幅の狭い第２のパターンを形成する工程
    と、 前記第１及び第２のパターンをマスクにして前記半導体
    基板に不純物をイオン注入してエクステンション領域を
    形成する工程と、 前記第１及び第２のパターンを被覆するように第１の絶
    縁膜を前記半導体基板上に堆積させる工程と、 前記第１の絶縁膜を異方性エッチングによりパターニン
    グして前記第１の絶縁膜から構成され、底面が前記第１
    のパターンの底面の下に延在するように突出した突出部
    を有する側壁絶縁膜を前記第２のパターンの両側に形成
    する工程と、 前記半導体基板に、前記第２のパターン及び前記側壁絶
    縁膜をマスクにして、不純物をイオン注入してソース／
    ドレイン領域を形成する工程と、 前記ソース／ドレイン領域を形成してから、前記第１及
    び第２のパターン、前記側壁絶縁膜を被覆するように第
    ２の絶縁膜を前記半導体基板上に堆積させる工程と、 前記第２の絶縁膜の表面を研磨して前記第２のパターン
    表面を露出させる工程と、 前記第１及び第２のパターンを除去して、両側を前記側
    壁絶縁膜に囲まれ、且つ前記側壁絶縁膜から突出する前
    記突出部が対向しているゲート電極埋め込み用溝を形成
    する工程と、 前記ゲート電極埋め込み用溝の部分から半導体基板に不
    純物をイオン注入して前記ゲート電極埋め込み用溝の下
    に不純物領域を形成する工程と、 前記ゲート電極埋め込み用溝の半導体基板表面にゲート
    絶縁膜を形成する工程と、 前記ゲート電極埋め込み用溝にゲート電極を埋め込む工
    程とを具備したことを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 前記不純物領域は、前記半導体基板の導
    電型とは反対導電型の埋め込み型チャネル領域として用
    いられる不純物領域であることを特徴とする請求項３に
    記載の半導体装置の製造方法。
  5. 【請求項５】 前記不純物領域は、前記半導体基板の導
    電型と同じ導電型のパンチスルーストッパー用不純物領
    域であることを特徴とする請求項３又は請求項４に記載
    の半導体装置の製造方法。
  6. 【請求項６】 前記パンチスルーストッパー用不純物領
    域は、前記突起部直下ではその不純物ピーク濃度が前記
    ゲート絶縁膜直下の不純物ピーク濃度より浅く形成され
    ていることを特徴とする請求項５に記載の半導体装置の
    製造方法。
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