CN108713254B - 用于减小电容和电阻的晶体管栅极沟槽工程 - Google Patents

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Abstract

公开了用于晶体管栅极沟槽工程的技术以减小电容和电阻。可以在晶体管栅极的任一侧上形成侧壁间隔体，有时称为栅极间隔体或更一般的间隔体，以帮助降低栅极‑源极/漏极电容。这样的间隔体可以在从间隔体之间去除虚设栅极材料之后界定栅极沟槽，以在例如替换栅极工艺期间形成栅极沟槽区域。在一些情况下，为了减小栅极沟槽区内部的电阻，可以进行蚀刻以形成多层栅极或栅极电极，其中该多层栅极包括第一金属和第一金属上方的第二金属，其中第二金属包括比第一金属更低的电阻率性质。在一些情况下，为了减小晶体管栅极沟槽内部的电容，可以执行技术以在栅极沟槽侧壁上形成低k电介质材料。

Description

用于减小电容和电阻的晶体管栅极沟槽工程
背景技术
半导体器件是利用半导体材料的电子性质的电子部件，仅举几例，半导体材料例如是硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、砷化镓(GaAs)和砷化铟镓(InGaAs)。场效应晶体管(FET)是包括三个端子：栅极、源极和漏极的一种半导体器件。FET使用由栅极施加的电场以控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流到漏极。一些FET具有第四端子(被称为主体或衬底)，其可以用于对晶体管进行偏置。金属氧化物半导体FET(MOSFET)被配置有栅极和晶体管主体之间的绝缘体，并且MOSFET通常用于放大或切换电子信号。在一些情况下，MOSFET包括位于栅极的任一侧上的侧壁间隔体(或所谓的栅极间隔体)，其能够帮助确定沟道长度并能够帮助例如替换栅极工艺。互补MOS(CMOS)结构典型地使用p型MOSFET(p-MOS)和n型MOSFET(n-MOS)的组合来实施逻辑门和其它数字电路。
鳍式FET是围绕半导体材料的薄带(通常被称为鳍状物)构建的晶体管。该晶体管包括标准FET节点，包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿鳍状物的两个侧壁/在两个侧壁内(垂直于衬底表面的侧)以及沿鳍状物的顶部(平行于衬底表面的侧)延伸。因为这样的配置的导电沟道实质上沿着鳍状物的三个不同外部平面区域而存在，所以这样的鳍式FET设计有时被称为三栅极晶体管。三栅极晶体管是非平面晶体管配置的一个示例，并且其它类型的非平面配置也是可用的，例如所谓的双栅极晶体管配置，其中导电沟道原则上仅沿鳍状物的两个侧壁(而不沿鳍状物的顶部)存在。另一种非平面晶体管配置是栅极全环绕配置，其类似于基于鳍状物的晶体管被配置，但并非栅极在三个部分(从而，有三个有效栅极)上的鳍状物沟道区，而是使用一个或多个纳米线(或纳米带)，并且栅极材料通常围绕每条纳米线。
附图说明
图1A-1F示出了根据本公开的一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻的方法获得的。要注意，图1A-1F中提供的图示沿着与栅极正交的方向，例示了例如使用电子显微镜可以获得的截面图。
图2A-2D示出了根据本公开的一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电容的方法获得的。要注意，图2A-2D中提供的图示沿着与栅极正交的方向，例示了例如使用电子显微镜可以获得的截面图。
图3A-3D示出了根据本公开的一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻和电容的方法获得的。要注意，图3A-3D中提供的图示沿着与栅极正交的方向，例示了例如使用电子显微镜可以获得的截面图。
图4示出了根据本公开的一些实施例的包括多个尺度标识符的图3D的示例性集成电路结构。
图5A-5D示出了根据本公开的一些实施例的图4的示例性集成电路结构中指示的正方形部分A-A的示例性放大图。
图6示出了根据本公开一些实施例的包括栅极沟槽工程以减小电阻和电容的示例性非平面晶体管架构。
图7示出了根据一些实施例的利用使用本文所公开的技术形成的集成电路结构或器件来实施的计算系统。
通过结合本文描述的附图阅读以下具体实施方式，将更好地理解这些实施例的这些和其它特征。在附图中，在各图中示出的每个相同或接近相同的部件都可以由相似附图标记表示。为了清晰起见，每幅图中可以并非标记每个部件。此外，将要认识到，附图未必是按比例绘制的或意在将所述实施例限制到图示的具体配置。例如，尽管一些图一般性指出了直线、直角和平滑表面，但所公开技术的实际实现可以具有不那么完美的直线和直角，给定制造工艺的现实局限，一些特征可以具有表面拓扑或因其它原因而不平滑。简而言之，提供附图仅仅是为了展示示例性结构。
具体实施方式
在制造半导体晶体管中存在众多并非无关紧要的挑战，尤其是在行业尝试跟上摩尔定律的步伐时。例如，晶体管栅极沟槽内部的电阻和电容问题带来了挑战，尤其是在栅极沟槽缩放持续时。与这样的栅极沟槽电阻和电容相关的挑战可能会不利地影响晶体管性能。按照本公开将要认识到，可以使用栅极沟槽工程解决这样的挑战，以保持晶体管器件的高性能，例如，对于CMOS器件而言，尤其是晶体管器件(及其特征)持续减小尺寸时。
于是，本文为晶体管栅极沟槽工程提供了技术以减小电容和电阻。可以在晶体管栅极的任一侧上形成侧壁间隔体，有时称为栅极间隔体或更一般的间隔体，以帮助消除或降低栅极-源极和栅极-漏极的泄露电流。这样的间隔体也可以用于在从间隔体之间去除虚设栅极材料之后界定栅极沟槽，以形成栅极沟槽区域。在本公开的一些实施例中，为了减小栅极沟槽区域内部的电阻，可以执行本文提供的技术以在间隔体之间形成多层栅极或栅极电极。多层栅极包括第一金属和第一金属上方的第二金属，其中第二金属包括比第一金属更低的电阻率性质。在一些实施例中，为了减小晶体管栅极沟槽内部的电容，可以执行本文提供的技术以在间隔体之间的栅极沟槽侧壁上形成低k电介质材料。在一些实施例中，为了减小间隔体之间晶体管栅极沟槽内部的电阻和电容两者，可以执行本文提供的技术，既形成包括第一金属和包括比第一金属电阻率更低的第二金属的多层栅极，又在栅极沟槽侧壁上形成低k电介质材料。在一些实施例中，可以使用一个或多个定向蚀刻工艺实现该技术，以部分去除栅极沟槽位置处的材料，考虑本公开将明了这一点。在一些这样的实施例中，定向蚀刻工艺可以导致倾斜或斜面材料界面轮廓，如本文更详细所述那样。此外，在一些实施例中，定向蚀刻工艺可以从栅极沟槽区域的侧壁去除具有较高电阻率的栅极金属材料，从而能够用具有较低电阻率的栅极金属材料替换先前被占据的区域，由此降低栅极沟槽位置处的总体电阻。
使用工具可以检测到本文提供的技术和结构的使用，举几个适当的示例分析工具，例如：电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)，以及反射电子显微镜(REM)；组分映射；x射线晶体学或衍射(XRD)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SEVIS)；原子探针成像或层析成像；本地电极原子探针(LEAP)技术；3D层析成像；或高分辨率物理或化学分析。具体而言，在一些实施例中，这样的工具可以表示具有如本文所述配置的栅极结构的集成电路或晶体管器件。例如，在一些实施例中，这样的结构可以包括多层栅极，多层栅极包括第一栅极金属和第一栅极金属上方的第二栅极金属，第二栅极金属具有比第一栅极金属更低的电阻率。在一些这样的实施例中，两种金属之间的电阻率差异可以是例如至少2、5、10、15、20、25、30、35、40、50、60、70、80、90或100nΩm(在20℃下)，或某个其它更适当的阈值差异，如考虑本公开将认识到的那样。在一些实施例中，如前所述，由于所使用的定向蚀刻工艺，栅极沟槽区域中形成的材料特征的一个或多个可以具有轮廓修改。在一些这样的实施例中，界面轮廓修改存在于不同材料特征之间的界面处，并可以在晶体管结构中采用这样的成像/分析技术来检测，如本文将更详细所述。在一些实施例中，例如，可以通过测量所实现的益处来检测本文提供的各种栅极结构，益处例如是栅极沟槽区域中电阻和/或电容的改善和/或由于栅极沟槽区域中电阻和/或电容减小而导出的晶体管性能的改善。按照本公开众多配置和变型将显而易见。
架构和方法
图1A-1F示出了根据本公开一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻的方法获得的。图2A-2D示出了根据本公开一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电容的方法获得的。图3A-3D示出了根据本公开一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻和电容的方法获得的。图1A-1F、2A-2D和3A-3D中提供的图示沿着与栅极正交的方向，例示了例如使用SEM或TEM可以获得的截面图。要注意，尽管主要在形成具有平面配置的晶体管的语境中绘示了集成电路结构，该本公开并非意在受限于此。例如，在一些实施例中，可以使用本文描述的技术形成具有非平面配置的晶体管，例如鳍式配置(例如，鳍式FET)、双栅极配置、三栅极配置和/或栅极环绕配置(例如，包括一个或多个纳米线或纳米带)，如将要参考图6更详细所述。此外，在一些实施例中，该技术可以用于形成p型和/或n型晶体管器件，略举几例，例如，p型MOSFET(p-MOS)、n型MOSFET(n-MOS)、p型隧道FET(p-TFET)或n型TFET(n-TFET)。此外，在一些实施例中，可以使用该技术使例如互补MOS(CMOS)或互补TFET(CTFET)中包括的p型和n型晶体管的任一个或两者受益。此外，在一些实施例中，可以将该技术用于尺度变化的器件，例如，具有微米范围或纳米范围中临界尺寸的晶体管器件(例如，形成于32、22、14、10、7或5nm工艺节点或更高节点的晶体管)。
图1A示出了根据实施例的在进行源极/漏极处理之后以及在打开栅极区域以形成图示的示例所得结构之后的示例性集成电路结构。如图所示，该示例性结构包括衬底110、位于衬底110中和上方的源极/漏极区130、位于源极/漏极区130上的源极/漏极接触132以及源极/漏极接触132和栅极沟槽122之间的间隔体120(换言之，与源极/漏极接触132相邻，还与栅极沟槽122相邻)。基于图1A可以理解，在一些实施例中，该结构可以具有虚设栅极叠置体，之后去除之，以在图示的结构中形成栅极沟槽122。在一些这样的实施例中，形成虚设栅极叠置体例如可以包括虚设栅极氧化物/电介质沉积、虚设栅极电极(例如，多晶Si)沉积以及构图硬掩模沉积。根据所形成的虚设栅极，这样的沉积工艺可以包括任何适当的沉积技术，例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和/或任何其它适当的沉积工艺。额外的处理可以包括对虚设栅极材料构图以形成例如图示的栅极沟槽122的形状。基于本公开还可以理解，虚设栅极被用作牺牲结构，这样可能允许形成其它部件，例如间隔体120。此外，虚设栅极材料(更具体而言，虚设栅极氧化物/电介质)可能已经在处理期间，例如在源极/漏极区处理期间保护了目标为晶体管沟道区(例如，栅极沟槽122下方的表面)的区域。在一些情况下，栅极沟槽区域122可以被视为例如间隔体120之间的区域。要注意，例如，为了描述容易，该技术是使用栅极最后工艺流中图1A-1F、2A-2D和3A-3D的示例性结构例示的，从而在已经进行源极/漏极处理之后，去除虚设栅极以形成栅极沟槽122(并允许形成如本文所述的栅极叠置体)。然而，在一些实施例中，可以在栅极第一工艺流中执行本文描述的技术，从而在例如形成本文所述的栅极叠置体之后，或在晶体管制造工艺流的任何其它适当阶段处执行源极/漏极处理。在任何这样的实施例中，所得的晶体管结构(例如，图1F、2D和3D中所示)会相同或相似。
在一些实施例中，衬底110可以包括：根据最终用途或目标应用，包括IV族材料的体衬底，例如硅(Si)、锗(Ge)、SiGe、锗锡(GeSn)或碳化硅(SiC)和/或至少一种III-V族材料和/或II-VI族材料和/或蓝宝石和/或任何其它适当材料，绝缘体上X(XOI)结构，其中X是上述材料之一(例如，IV族和/或III-V族和/或蓝宝石)，绝缘体材料是氧化物材料或电介质材料或某种其它电绝缘材料；或者某种其它适当的多层结构，其中顶层包括前述材料之一(例如，IV族和/或III-V族和/或II-VI族和/或蓝宝石)。注意，本文使用的IV族材料包括至少一种IV族元素(例如，碳、硅、锗、锡、铅)，略举数例，例如Si、Ge、SiGe、GeSn或SiC。要注意，本文使用的II-VI族材料包括至少一种II族元素(例如，锌、镉、汞)和至少一种VI族元素(例如，氧、硫、硒、碲、钋)，略举数例，例如氧化锌(ZnO)、硫化锌(ZnS)、硒化镉(CdSe)、碲化镉锌(CdZnTe)、碲化汞镉(HgCdTe)。要注意，本文中使用的III-V族材料包括至少一种III族元素(例如，铝、镓、铟、硼、铊)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，略举几例，例如氮化镓(GaN)、砷化镓(GaAs)、氮化铟镓(InGaN)和砷化铟镓(InGaAs)。尽管为了例示容易，在本示例中衬底110被示为具有类似于其它特征的厚度(垂直方向的尺度)，但在一些情况下，衬底110可以比其它特征厚得多，例如，厚度在例如50到950微米范围中。在一些实施例中，根据最终用途或目标应用，衬底110可以用于一个或多个集成电路(IC)器件，例如，各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种传感器或任何其它适当的半导体或IC器件。因此，在一些实施例中，本文描述的晶体管结构可以包括在片上系统(SoC)应用中，考虑本公开将明了这一点。
如前所述，在一些实施例中，可以使用虚设栅极叠置体形成间隔体120。在一些实施例中，间隔体120的材料可以包括诸如绝缘体材料、电介质材料、氧化物(例如，氧化硅材料)和/或氮化物(例如，氮化硅材料)的任何适当材料。在一些实施例中，可以通过例如使用一种或多种湿法和/或干法蚀刻工艺，移除虚设栅极叠置体来形成栅极沟槽122。例如，在一些实施例中，可以形成虚设栅极叠置体和/或间隔体120的形状和/或尺寸以获得期望的栅极叠置体尺寸和/或形状。要注意，在图1A的示例性结构中，间隔体120被示为具有比相邻栅极沟槽122和源极/漏极接触132的宽度更窄的宽度(水平方向的尺度)；然而，本公开并非意在受限于此。还要注意，间隔体120被示于图示结构的外侧，这样的间隔体120可以用于将正在形成的晶体管器件与例如同一芯片或衬底110上的相邻器件(可以同时形成)进行电隔离。
在这一示例性实施例中可以看出，可能已经利用例如外延沉积工艺，例如略举数例，CVD、金属有机化学气相沉积(MOCVD)或分子束外延(MBE)，通过蚀刻掉衬底110的一部分并沉积(或生长或再生长)源极/漏极区材料130，形成了源极/漏极区130。在一些实施例中，根据最终用途或目标应用，源极/漏极可以完全在衬底中、由衬底材料产生(例如，包括掺杂)、在衬底上方或其任意组合。在一些实施例中，根据最终用途或目标应用，源极/漏极区130可以包括任何适当的材料和适当的掺杂剂。例如，在衬底110包括硅且晶体管器件是p型MOSFET的实施例中，源极/漏极区130可以都包括p型掺杂硅(例如，其中硼是p型掺杂剂)，这样的材料可以来自或不来自衬底材料。在另一个示例性实施例中，在衬底110包括硅且晶体管器件是n型MOSFET的实施例中，源极/漏极区可以都包括n型掺杂硅(例如，其中磷是n型掺杂剂)，这样的材料可以来自或不来自衬底材料。在一些实施例中，根据最终用途或目标应用，可以使用任何适当的源极/漏极130材料和任选的掺杂方案。例如，在TFET配置中，源极和漏极区130可以是相反类型的掺杂(例如，源极为p型，漏极为n型掺杂)，沟道区掺杂最少或不掺杂(例如，本征或i型半导体材料)。
在一些实施例中，源极/漏极区130材料可以源自衬底110，并可以包括或不包括掺杂(例如，经由植入)，或者源极/漏极区130材料可以使用替换材料形成，其可以包括或不包括去除衬底的一部分以形成源极/漏极沟槽，用于沉积/生长替换源极/漏极区130。在一些实施例中，源极/漏极区130可以包括两个或更多材料层的多层结构。在一些实施例中，源极/漏极区130可以包括在区域130的至少一部分中使一种或多种材料梯度变化(例如，增大和/或减小)。例如，在一些实施例中，根据最终用途或目标应用，可以在沉积主要源极/漏极材料之前沉积钝化材料，以有助于源极/漏极材料和衬底材料之间的界面质量。此外，在一些实施例中，根据最终用途或目标应用，例如，可以在源极/漏极区材料顶部形成接触改善材料，以辅助形成与源极/漏极接触132的接触。在一些实施例中，可以在执行切蚀(EUC)工艺之后生长源极/漏极外延区域。在一些这样的实施例中，源极/漏极区可以在间隔体120下方延伸，并甚至可以在栅极区下方延伸(例如，在图1A中的栅极沟槽122下方)，例如，这样的延伸部分可以称为源极/漏极尖端或扩展。例如，在图1A的实施例所示的结构中，源极/漏极区部分在间隔体120下方延伸(例如，它们大约延伸到间隔体120下方的一半距离)。本文描述的技术并非意在受限于任何具体源极/漏极配置。
在一些实施例中，可以使用任何适当的技术形成源极/漏极接触132，例如，使用任何适当的沉积工艺(例如，CVD、ALD或PVD)。在一些实施例中，源极/漏极接触132可以包括任何适当的材料，例如，导电金属或合金(例如，铝、钨、银、镍铂或镍铝)。在一些实施例中，根据最终用途或目标应用，源极/漏极接触132可以包括电阻减小金属和接触插塞金属，或者仅包括接触插塞。示例性接触电阻减小金属包括银、镍、铝、钛、金、金-锗、镍-铂或镍铝和/或其它这样的电阻减小金属或合金。根据最终用途或目标应用，接触插塞金属可以包括，例如，铝、银、镍、铂、钛或钨，或其合金。但可以使用任何适当的导电接触金属或合金。在一些实施例中，如果需要，源极/漏极接触区132中可以存在额外的层，例如粘附层(例如，氮化钛)和/或衬垫或势垒层(例如，氮化钛)。在一些实施例中，例如，可以使用合金化、硅化或锗化工艺(例如，通常，沉积接触金属之后进行退火)来进行源极/漏极接触132的金属化。在一些实施例中，硬掩模和/或电介质材料或其它适当材料可以位于源极/漏极接触材料132上和上方，例如，以在后续处理期间保护源极/漏极接触区132。在一些这样的实施例中，源极/漏极接触材料132上和上方的硬掩模和/或电介质材料可以帮助确保接触区的顶表面保持不受本文所述栅极沟槽处理的损伤。
图1B示出了根据实施例的已经在图1A的结构上沉积栅极电介质材料140之后的示例性结构。在一些实施例中，可以使用任何适当的技术形成栅极电介质材料140，例如，使用任何适当的沉积工艺(例如，CVD、ALD或PVD)。在这一示例性实施例中可以看出，栅极电介质材料140的沉积获得图1A的结构上方的保形层，使得材料跟踪结构的拓扑(包括栅极沟槽122的侧壁)。然而，在一些实施例中，可以通过另一种方式，例如仅在栅极沟槽位置中沉积材料。进一步要指出，在一些实施例中，沉积栅极电介质材料140可能已经填充或基本填充栅极沟槽122，并且在执行蚀刻工艺之后可能已经形成了图1B的结构，以重新形成栅极沟槽122。在一些实施例中，根据最终用途或目标应用，栅极电介质材料140可以包括二氧化硅和/或高k电介质材料。高k栅极电介质材料的示例包括，例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氮化铝、氧化铅钪钽和铌酸铅锌。例如，在一些实施例中，可以对栅极电介质层140执行退火工艺，以在使用高k材料时改善其质量。在一些实施例中，栅极电介质层140可以包括两种或更多种材料层的多层结构。在一些实施例中，栅极电介质层140可以包括在栅极电介质层140的至少一部分中使一种或多种材料梯度变化(例如，增大和/或减小)。
图1C示出了根据实施例的在已经去除了图1B的结构的栅极电介质材料140的一些之后的示例性结构。在一些实施例中，可以使用任何适当的湿法和/或干法蚀刻技术部分地去除栅极电介质层140，如图1C的所得结构中所示。例如，在一些这样的实施例中，可以使用一次或多次适当的定向蚀刻工艺以形成图示的栅极电介质140结构，其中栅极沟槽122侧壁上的栅极电介质材料140的剩余部分包括将参考图5A-5D更详细描述的轮廓142。在使用定向蚀刻工艺的实施例中，该工艺可以包括各向异性湿法蚀刻技术，其包括适当的蚀刻剂。在一些这样的实施例中，蚀刻剂可以选择性地以比例如位于别处的集成电路结构上的暴露材料至少2、3、4、5、10、15、20、25或50倍快或每个其它适当中等阈值量的速率去除栅极电介质材料140。
图1D示出了根据实施例的已经在图1C的结构上沉积栅极金属材料152之后的示例性结构。在一些实施例中，可以使用任何适当的技术形成第一栅极金属材料152，例如，使用任何适当的沉积工艺(例如，CVD、ALD或PVD)。图1E示出了根据实施例的在已经去除了图1D的结构的第一栅极金属材料152的一些之后的示例性结构。在一些实施例中，可以使用任何适当的湿法和/或干法蚀刻技术部分地去除第一栅极金属材料152，如图1E的所得结构中所示。例如，在一些这样的实施例中，可以使用一次或多次适当的定向蚀刻工艺形成图示的第一栅极金属152，其中如图所示，第一栅极金属材料152的剩余部分在栅极电介质层140的部分上和之间。在使用定向蚀刻工艺的实施例中，该工艺可以包括各向异性湿法蚀刻，其包括适当蚀刻剂。在一些这样的实施例中，蚀刻剂可以选择性地以比例如位于别处的集成电路结构上的暴露材料至少2、3、4、5、10、15、20、25或50倍快或每个其它适当中等阈值量的速率去除第一栅极金属材料152。图1F示出了根据实施例的已经在图1E的结构的栅极沟槽122的剩余部分上形成第二栅极金属材料154之后的示例性结构。在一些实施例中，可以使用任何适当的技术形成第二栅极金属材料154，例如，使用任何适当的淀积工艺(例如，CVD、ALD或PVD)。在图1F中可以看出，在这一示例性实施例中，第二栅极金属材料145从图1E的结构填充栅极沟槽122的剩余部分。在一些实施例中，可以结合本文所述的技术，例如，在沉积第二栅极金属材料154之后，使用平面化和/或抛光工艺以形成图1F的结构。在一些这样的实施例中，为从栅极沟槽122侧壁去除第一栅极材料152而执行的蚀刻的结果是(可以通过比较图1D和1E看出)，第二金属栅极材料154占据栅极沟槽区域122中更大的面积。例如，如果已经在图1D的结构上沉积了第二金属栅极材料(可能在使用平面化工艺从S/D接触132的顶部去除第一栅极金属材料152之后)，那么第一金属栅极材料152会仍然在栅极沟槽区域的侧壁上并会位于第二栅极材料154和相邻间隔体120之间。此外，第一金属栅极材料152会比例如，图1F的结构中所示占据更多栅极沟槽面积(并显著多于栅极沟槽面积)。然而，为了形成图1E的结构而执行的蚀刻的结果是，第一栅极金属材料152不在栅极沟槽区域122的侧壁上，且不在第二栅极金属材料154和相邻间隔体120之间，如图1F中所示。
在一些实施例中，第一栅极金属材料152可以包括任何适当的金属和/或金属合金材料，略举数例，例如，基于钛(Ti)、铝(Al)、镍(Ni)和/或铂(Pt)的化合物。仅举数例，用于第一栅极金属材料152的其它示例性材料可以包括钨(W)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。在一些实施例中，第二栅极金属材料154可以包括任何适当的金属或金属合金材料，略举数例，例如，钴(Co)、铜(Cu)、金(Au)、银(Ag)、钨(W)或铝(Al)。在一些实施例中，金属栅极层152、154的任一个或两个都可以包括两种或更多种材料层的多层结构。在一些实施例中，金属栅极层152、154的任一个或两个都可以包括在层的至少一部分中使一种或多种材料梯度变化(例如，增大和/或减小)。在一些实施例中，栅极叠置体可以包括除图1F的示例性结构中包括的那些(它们是栅极电介质层140、第一金属栅极层152和第二金属栅极层154)之外的层。例如，在一些这样的实施例中，可以在栅极叠置体中包括一个或多个逸出功材料层，以提高例如层140和152和/或层152和154之间的界面质量。此外，可以存在这样的逸出功材料层以改善栅极叠置体中的电性质。
在一些实施例中，参考本公开将认识到，第一栅极材料152可以具有大于20、25、30、35、40、45、50、60、70、80、90或100nΩm(在20℃下)或每个其它适当最小阈值的电阻率。在一些实施例中，参考本公开将认识到，第二栅极材料154可以具有小于50、45、40、35、30、25或20ηΩ-m(在20℃下)或某个其它适当最大阈值的电阻率。在一些实施例中，如参考本公开将认识到，第二栅极金属材料154可以具有比第一栅极金属材料152较低的电阻率，使得第一栅极金属材料152和第二栅极金属材料154的电阻率之间的差异至少为2、5、10、15、20、25、30、35、40、50、60、70、80、90或100nΩm(在20℃下)或某个其它适当的阈值差异。在一些实施例中，如参考本公开将认识到，第二栅极金属材料154可以具有比第一栅极金属材料152较低的电阻率，使得第一栅极金属材料152的电阻率和第二栅极金属材料154的电阻率的比值至少为1.25、1.5、1.75、2、2.5、3、3.5、4、4.5或5，或某个其它适当的阈值比值。基于本公开可以理解，可以使用例如组分映射确定晶体管栅极叠置体结构中的材料，然后在已知这些材料之后，可以从任何适当的来源查看这些材料的电阻率性质(因为这样的性质是已知量)。如前所述，可以使用较低的第二栅极金属材料来减小例如晶体管栅极沟槽内部的电阻。在一些实施例中，可能有益的是，第一栅极金属材料152位于栅极电介质材料140上并比第二栅极金属材料更接近晶体管沟道区112，因为第一栅极金属材料152与例如第二栅极金属材料相比可能具有用于控制载流子通过沟道区112流动的更好性质。在一些实施例中，可能有益的是，第二栅极金属材料154位于第一栅极金属材料152上方，因为第二栅极金属材料154可以比第一栅极金属材料152具有更低电阻率，由此使其成为例如与电连接到栅极叠置体的栅极接触金属或互连形成接触的更好候选者(因为材料154会比材料152提供更低电阻)。
仅仅出于例示的目的，下表提供了针对第一栅极金属材料152和第二栅极金属材料154的多个不同示例组合，连同针对每种材料以nΩm(在20℃下)为单位的对应电阻率值。要注意，该表中提供的电阻率值可以与别处的电阻率值稍微不同(例如，在20℃下加减5nΩm)，因为不同的材料性质来源可以提供不同的值。
Figure GDA0003315393440000121
基于本公开可以理解，根据一些实施例，为了从栅极沟槽区域122去除第一栅极金属152的部分(例如，栅极沟槽区域侧壁上的第一栅极金属材料152，通过比较图1D和1E可以看出)而执行的蚀刻导致第二栅极金属材料154然后占据栅极沟槽区域122中更大的面积。基于本公开还可以理解，在一些这样的实施例中，因为第二栅极金属材料154比第一栅极金属材料152具有更低电阻率，由于被具有较低电阻率性质的金属材料(具体而言，第二栅极金属材料154)占据的栅极沟槽区域122的增大，栅极沟槽区域122中的总电阻减小。可以实现这样的益处，同时保持例如栅极叠置体中具有较高电阻率层152的电气益处。基于本公开还可以理解，包括形成多层栅极电极但不采用本文参考图1E所述蚀刻技术的工艺流将不会有伴随更低电阻率金属占据栅极沟槽区域中更大面积而来的电阻减小的益处。在一些实施例中，参考本公开将认识到，本文所述的技术可能获得栅极沟槽区域122(间隔体120之间的区域)，其面积包括至少50、60、70、80、85、90或95％或某个其它适当最小阈值百分比被第二栅极金属材料154占据。
图2A-2D示出了根据本公开一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电容的方法获得的。图2A示出了根据实施例的如图1C中所示且如本文所述的相同结构。因此，所有前面的相关公开都同样地适用于图2A的结构。图2B示出了根据实施例的已经在图2A的结构上沉积低k电介质材料160之后的示例性结构。在一些实施例中，可以使用任何适当的技术形成低k电介质材料160，例如，使用任何适当的沉积工艺(例如，CVD、ALD、PVD或旋涂工艺)。可以看出，低k电介质材料160形成于图2A的结构中栅极沟槽122的侧壁的暴露部分上。图2C示出了根据实施例的在已经去除了图2B的结构的低k电介质材料160的一些之后的示例性结构。在一些实施例中，可以使用任何适当的湿法和/或干法蚀刻技术部分地去除第一栅极金属材料160，如图2C的所得结构中所示。例如，在一些这样的实施例中，可以使用一次或多次适当的定向蚀刻工艺以形成图示的低k电介质160，其中低k电介质材料160的其余部分在栅极沟槽122侧壁位置处的间隔体材料120上和栅极电介质材料140上方。在使用定向蚀刻工艺的实施例中，该工艺可以包括各向异性湿法蚀刻，其包括适当蚀刻剂。在一些这样的实施例中，蚀刻剂可以选择性地以比例如位于别处的集成电路结构上的暴露材料至少2、3、4、5、10、15、20、25或50倍快或每个其它适当中等阈值量的速率去除低k电介质材料160。
在一些实施例中，低k电介质材料160可以是具有小于二氧化硅的介电常数k的任何适当的材料。换言之，因为二氧化硅具有大约3.9的介电常数k，低k电介质材料是具有小于3.9的介电常数k值的电介质材料。参考本公开将认识到，示例性适当的低k电介质材料可以包括掺碳氧化物(例如，掺碳二氧化硅)、掺氟氧化物(例如，掺氟二氧化硅)、掺氢氧化物(例如，掺氢二氧化硅)、多孔二氧化硅、多孔掺碳二氧化硅、旋涂有机聚合物电介质(例如，聚酸亚胺、聚降冰片烯、苯并环丁烯和聚四氟乙烯)、旋涂硅基聚合电介质(例如，氢倍半硅氧烷和甲基倍半硅氧烷)、气相沉积的聚对二甲苯、高度多孔氧化物(例如，干凝胶和气凝胶)和/或任何其它适当的低k电介质材料。在一些实施例中，参考本公开将认识到，低k电介质材料160可以具有小于3.9、3.7、3.5、3.3、3.0、2.5或2.0或某个其它适当最大阈值的介电常数k。
图2D示出了根据实施例的已经在图2C的结构的栅极沟槽122中沉积栅极金属152之后的示例性结构。在一些实施例中，可以使用任何适当的技术形成栅极金属152，例如，使用任何适当的沉积工艺(例如，CVD、ALD或PVD)。在一些实施例中，沉积栅极金属152之后可以接着是平面化和/或抛光工艺，以形成图2D所示的示例性结构。针对第一栅极金属材料152的前面相关公开同样适用于图2D的结构中的栅极金属材料152。换言之，在一些实施例中，栅极金属材料152可以包括任何适当的金属和/或金属合金材料，略举数例，例如，基于钛(Ti)、铝(Al)、镍(Ni)和/或铂(Pt)的化合物。仅举数例，用于第一栅极金属材料152的其它示例性材料可以包括钨(W)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。要注意，因为图2D的栅极叠置体仅包括一种栅极金属材料(材料152)，所以它不能受益于本文结合具有比栅极叠置体中第一栅极金属材料具有更低电阻率的第二金属栅极材料而描述的栅极沟槽电阻的减小。例如，如图2D的结构中所示，低k电介质材料140在栅极金属152和间隔体120之间，并且可以帮助降低来自栅极沟槽位置的寄生电容。基于本公开可以理解，低k电介质材料160获得了与类似结构相比具有减小的寄生电容的结构，在类似结构中，由高k电介质材料(例如，材料140)或栅极金属材料(例如，栅极金属材料152或154)替代低k电介质材料160。将参考图4描述包括低k电介质材料140的栅极沟槽配置的多种变型。
图3A-3D示出了根据本公开一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻和电容的方法获得的。参考本公开将明了，根据一些实施例，参考图3A-3D所示所述的技术将参考图1A-1F所示所述的电阻减小技术与参考图2A-2D所示所述的电容减小技术组合。因此，前面参考图1A-1F和2A-2D的相关公开同样适用于图3A-3D的示例性结构。图3A示出了根据实施例的图2C所示和本文所述的相同结构。图3B示出了根据实施例的已经在图3A的结构上沉积第一栅极金属材料152之后的示例性结构。图3C示出了根据实施例的在已经去除了图3B的结构的第一栅极金属材料152的一些之后的示例性结构。图3D示出了根据实施例的已经在图3C的结构的栅极沟槽122的剩余部分上形成第二栅极金属材料154之后的示例性结构。如图3D所示，示例性结构中的栅极沟槽位置包括第二栅极金属材料154(可以比第一栅极金属材料152具有更低电阻率并由此提供减小的电阻)和栅极沟槽侧壁上的低k电介质材料160(与在该位置包括高k电介质材料或栅极材料的结构相比，可以提供减小的寄生电容)两者。可以执行额外的处理以完成一个或多个晶体管器件的形成，例如，执行后段工艺互连。
图4示出了根据一些实施例的包括多个尺度标识符的图3D的示例性集成电路结构。提供图4有助于描述图3D的结构特征的不同尺寸。例如，在这一示例性实施例中，栅极电介质层140的厚度T1被示出，并且是金属栅极材料(在本示例情况下，第一金属栅极材料152)和沟道区112之间的尺度。在一些实施例中，根椐最终用途或目标应用，栅极电介质层140的厚度T1可以在0.1和100nm(例如，0.5到5nm)之间或某个其它适当值。此外，在这一示例实施例中，第一金属栅极材料152的厚度T2被示出，并且是第二金属栅极材料154和栅极电介质层140之间的尺度。在一些实施例中，根椐最终用途或目标应用，第一金属栅极层152的厚度T2可以在0.1和100nm(例如，0.2到5nm)之间或某个其它适当值。此外，在这一示例性实施例中，低k电介质材料160的宽度W被示出，并且是每个间隔体和金属栅极材料(在本示例情况下，第二金属栅极材料154)之间的尺度。在一些实施例中，根椐最终用途或目标应用，低k电介质160的宽度W可以在0.1和100nm(例如，0.5到5nm)之间或某个其它适当值。要注意，宽度W也与每个间隔体120和栅极金属材料152或154之间的栅极电介质材料140的尺度相同。还要指出，在这一示例性实施例中，对于栅极电介质材料140而言，厚度T1与宽度W相同；然而，本公开并非意在受此限制。
此外，可以看出，在这一示例性实施例中，栅极电介质层材料140的最大高度H1被示出，并且是与每个间隔体120相邻的材料侧的高度或垂直尺度。换言之，栅极电介质层材料140的高度延伸到每个间隔体120以上高度H1。还可以看出，间隔体120的高度被指示为高度H2。在一些实施例中，高度H1可以等于厚度T1，使得栅极电介质层材料140具有充分一致的高度或厚度T1。在一些实施例中，高度H1大于厚度T1可能是有益的，使得在执行蚀刻以在栅极沟槽中形成材料期间，栅极电介质材料140不会凹陷过多。例如，如果栅极电介质材料140凹陷过多，它可能会过薄，无法作为栅极电介质层正常工作，和/或材料140的部分可能穿透到沟道区112的材料。在一些实施例中，参考本公开可以认识到，栅极电介质材料140延伸到间隔体120上方的高度H1可以被表示为与每个间隔体120的总高度H2的比值，每个间隔体的总高度H2与高度H1的这样的比值可以至少(H2:H1)为1、1.25、1.5、1.75、2、2.25、2.5、2.75、3、4或5或某个其它适当的比值阈值。在一些实施例中，栅极电介质材料140可以仅向每个间隔体120上延伸一半或更少，使得H1小于或等于一半的H2。换言之，栅极电介质材料140可以延伸到栅极沟槽区域的中间或更低。可以理解，在存在低k电介质材料时，可以看出，低k电介质材料可以从每个间隔体120的顶部向下延伸并沿每个间隔体延伸到高度H2-H1。
图5A-5D示出了根据一些实施例的图4的示例性集成电路结构中指示的正方形部分A-A的示例性放大图。除了栅极电介质材料140和低k电介质材料160之间的界面142、144、146和148的轮廓之外，可以看出，在图5A-5D中，在每个结构中每样都是相同的。基于本公开可以理解，作为用于形成栅极电介质材料特征140的蚀刻工艺(例如用于形成图1C的结构的定向蚀刻工艺)的结果，可以形成界面142、144、146和148的形状或轮廓。此外，图1C的示例性结构中指示的边缘轮廓142与图4和5A中所示界面142的轮廓相同。如图所示，图5A包括与图4的示例性结构相同的界面轮廓142。图5B-5D的界面轮廓144、146和148分别示出了可以出现的示例变化。要注意，尽管界面轮廓142被示为在图4的示例性结构中的金属栅极的两侧都相同(例如，相同的高度H1、尺寸和形状)，但在其它实施例中，并非需要是这种情况，本公开并非意在受限于此。还要指出在图5A-5D中，侧或边缘141被示出并且是栅极电介质材料140最接近相邻间隔体材料120的侧，侧或边缘143被示出并且是栅极电介质材料140最接近金属栅极(具体而言，在这些示例情况下，为第二金属栅极材料154)的侧。
图5A示出了，在本示例性实施例中，界面轮廓142是直线，具有倾角Z。尽管界面轮廓142的倾角Z在本示例性实施例中为45°，但在其它实施例中，参考本公开将认识到，倾角Z可以介于0和80°之间。要注意，在本示例情况中，倾角Z是从如图所示沿从栅极金属154到间隔体120的方向中的水平线测量的。换言之，在一些实施例中，界面轮廓142可以具有从相邻间隔体120向金属栅极(具体而言，在图5A的示例性结构中，为第二金属栅极层154)，朝向沟道区112的向下斜坡。如前所述，图5B-5D中的界面轮廓144、146和148分别示出了栅极电介质材料140和低k电介质材料160(在存在的情况)之间的界面轮廓可能发生的变化。如图所示，这样的变化包括与界面轮廓142相比更弯曲的界面轮廓。在不存在低k电介质材料的实施例中，界面142、144、146和148会介于栅极电介质材料140和金属栅极材料之间，例如图1F中所示。在图5A-5D所示的所有示例性结构中，间隔体材料120、栅极电介质材料140、低k电介质材料160和金属栅极材料(在这些示例情况中，材料154)全部共享至少一个公共水平面，其用虚线P来表示。换言之，在这样的实施例中，在栅极电介质材料140和低k电介质材料160(其位于每个间隔体120和金属栅极之间)之间存在材料重叠。基于本公开可以理解，在一些实施例中，由于执行定向蚀刻以形成图1C的示例性结构(其中轮廓142可能发生变化144、146和148)，四个材料特征共享至少一个公共水平面。
图6示出了根据本公开一些实施例的包括栅极沟槽工程以减小电阻和电容的示例性非平面晶体管架构。参考本文已经描述的特征(例如，衬底110、间隔体120、源极/漏极130、栅极电介质140等)的先前相关公开同样适用于图6的集成电路结构。然而，在图6的示例性实施例中可以看出，该晶体管结构包括鳍式沟道区114和纳米线沟道区116，以例示可以使用本文所述的技术的两个示例性非平面晶体管配置。注意，本示例性实施例中的结构还包括鳍式源极/漏极区130和131，其中源极/漏极区130包括源自衬底110材料的材料，源极/漏极区131包括替换材料。还要指出，浅沟槽隔离(STI)区172被示于本示例性实施例中的该组鳍状物之间，并可以存在以辅助例如鳍状物的电隔离。进一步要指出，层间电介质(ILD)材料174被示为形成于该结构的部分上方，在本示例性实施例中，可以用于帮助电隔离和/或保护晶体管的各个特征。根椐最终用途或目标应用，在一些实施例中，可以使用任何适当的技术形成STI和ILD材料，STI和ILD材料可以包括诸如绝缘体、电介质、氧化物和/或氮化物材料的任何适当的材料。如图所示，该示例性结构包括两个鳍状物，可能是利用任何适当技术形成的，例如构图和蚀刻衬底110以形成期望数量的鳍状物，以及任选地蚀刻并去除鳍状物以利用不同材料的鳍状物替换它们(例如，可能已经进行操作以形成用于源极/漏极区131的替换鳍状物)。在一些实施例中，可以利用外延源极/漏极材料移除和替换鳍状物的源极/漏极区。无论是否替换源极/漏极区130和131，在一些实施例中，根据最终用途或目标应用，该区域都可以包括任何适当的掺杂方案。
基于本公开可以理解，图6的示例性结构中的栅极沟槽区包括图3D中所示的配置(在本示例性实施例中，包括栅极电介质140、低k电介质160、第一栅极金属152和第二栅极金属154)。在一些实施例中，栅极沟槽区可以不包括间隔体和栅极材料之间的低k电介质层160(例如，如图1F所示的示例性实施例中的情况那样)。在一些实施例中，栅极沟槽区可以不包括第二栅极金属154(例如，如图2D所示的示例性实施例中的情况那样)。在这一示例性实施例中，在右鳍状物上，栅极叠置体形成于鳍式沟道区114的三个部分上，以生成鳍状物或鳍式FET晶体管配置。这样的鳍式配置有时称为三栅极或三维(3D)配置，因为这样的鳍式配置的导电沟道实质上沿鳍状物的三个不同的外部基本平面区域存在(从而有三个有效栅极)。在一些实施例中，可以使用本文所述的技术实现其它类型的非平面晶体管配置，例如双栅极配置，其中导电沟道例如主要仅沿鳍状物的两个侧壁(不沿鳍状物的顶部)存在。另一种非平面晶体管配置为栅极环绕(GAA)配置，其配置类似于基于鳍状物的配置，但并非是栅极在三个部分上的鳍式沟道区，而是使用一个或多个纳米线(或纳米带)，且栅极材料大致环绕每个纳米线，例如图6中所示的两个纳米线116。在一些实施例中，可以通过在鳍状物的沟道区中包括牺牲材料并在暴露沟道区时(例如，在替换栅极或替换金属栅极(RMG)工艺期间)，在形成栅极叠置体之前蚀刻掉牺牲材料来实现这样的纳米线配置。在一些实施例中，可以使用非平面配置以实现各种益处，例如增大载流子迁移率或增加对沟道区中电荷的有效控制。
在图6的示例性实施例中可以看出，为了例示容易，两个鳍状物的宽度Fw和高度Fh被示为相同。在一些实施例中，根据最终用途或目标应用，可以形成鳍状物以具有例如，30到100nm范围中的宽度Fw，或任何其它适当宽度。在一些实施例中，根据最终用途或目标应用，可以形成鳍状物以具有例如，5到100nm范围中的高度Fh，或任何其它适当高度。在一些实施例中，根据最终用途或目标应用，鳍状物可以被形成为具有期望的适当高度Fh与宽度Fw之比(Fh:Fw)，例如大约1.5：1,2:1,3:1,4:1,5:1或任何其它适当的Fh:Fw比。在一些这样的实施例中，可能已经使用高宽比捕获(ART)方案形成例如高宽比(Fh:Fw)至少为4：1的鳍状物。要注意，尽管图6的示例性结构中的两个鳍状物被示为具有相同的宽度Fw和高度Fh，但本公开并非意在受限于此。例如，在一些实施例中，根据最终用途或目标应用，形成于同一衬底或管芯上的鳍状物可以被形成为具有变化的宽度和/或高度。还要指出，根据最终用途或目标应用，尽管在图4的示例性结构中示出了两个鳍状物，但在集成电路制造工艺期间可以形成任意数量的鳍状物，例如1、3、5、10、100、数千、数百万或更多个。按照本公开，多个变型和配置将显而易见。
示例性系统
图7示出了根据一些实施例的利用使用本文所公开的技术形成的集成电路结构或器件来实施的计算系统1000。可以看出，计算系统1000容纳着主板1002。主板1002可以包括若干部件，包括，但不限于处理器1004和至少一个通信芯片1006，其每个都可以物理和电耦合到主板1002或通过其它方式集成于其中。将要认识到，主板1002可以是例如任何印刷电路板，无论是主板、安装于主板上的子板或仅仅系统1000的板等。
根椐其应用，计算系统1000可以包括可以物理以及电耦合或不耦合到主板1002的一个或多个其它部件。这些其它部件可以包括，但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、诸如触摸屏显示器、触摸屏控制器的显示器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储设备(例如，硬盘驱动器)、光盘(CD)、数字多功能盘(DVD)等。计算系统1000中包括的任何部件可以包括利用根据示例性实施例公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或者通过其它方式集成于其中)。
通信芯片1006实现了无线通信，以用于将数据传输计算系统1000和从计算系统1000传输数据。术语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施若干无线标准或协议的任何标准或协议，包括，但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙、其衍生物，以及任何被指定为3G、4G、5G和更高代的其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙之类的短距离无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等长距离无线通信。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，其是利用通过本文各处所述的公开技术形成的一个或多个集成电路结构或器件实现的。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片1006还可以包括封装于半导体芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括一个或多个利用本文各处所述的公开技术形成的集成电路结构或器件。按照本公开将会明了，注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有独立的通信芯片)。进一步要指出，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任意数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有多个集成于其中的功能。
在各种实施方式中，计算设备1000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频录像机或处理数据或采用利用本文各处所述的公开技术形成的一个或多个集成电路结构或器件的任何其它电子设备。
另外的示例性实施例
以下示例涉及其它实施例，从其可以明了众多排列和配置。
示例1为一种晶体管，包括：包括栅极电介质和金属栅极的栅极叠置体，该栅极电介质包括高k电介质材料，该金属栅极包括具有第一电阻率的第一金属层和具有小于第一电阻率的第二电阻率的第二金属层，其中该第二金属层在第一金属层上方；与栅极叠置体的两侧相邻的间隔体，其中第一金属层不在第二金属层和任一间隔体之间；栅极叠置体下方的沟道区，其中栅极电介质在沟道区和金属栅极之间；以及与沟道区相邻的源极和漏极(S/D)区。
示例2包括示例1的主题，其中，所述高k电介质材料也在金属栅极和间隔体的至少一个之间，且其中高k电介质材料最接近所述至少一个间隔体的侧比高k电介质材料最接近金属栅极的侧更高。
示例3包括示例2的主题，其中，该高k电介质材料最接近间隔体的侧向上延伸不超过至少一个间隔体的一半。
示例4包括示例1-3中的任一项所述的主题，其中，沟道区包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例5包括示例1-4中的任一项所述的主题，还包括间隔体的至少一个和金属栅极之间的低k电介质材料。
示例6包括示例5的主题，其中，该至少一个间隔体、高k电介质材料、低k电介质材料和金属栅极全部共享至少一个公共水平面。
示例7包括示例5-6中的任一项所述的主题，其中，低k电介质材料和高k电介质材料之间的界面具有从至少一个间隔体到金属栅极朝向沟道区的向下斜坡。
示例8包括示例1-7中的任一项所述的主题，其中，第一金属层包括钛(Ti)、铝(Al)、镍(Ni)、铂(Pt)、钨(W)和钽(Ta)中的至少一种。
示例9包括示例1-8中的任一项所述的主题，其中，第二金属层包括钴(Co)、铜(Cu)、金(Au)、银(Ag)、铝(Al)和钨(W)中的至少一种。
示例10包括示例1-9中的任一项所述的主题，其中，第二电阻率在20℃下比第一电阻率至少小10nΩm。
示例11包括示例1-10中的任一项所述的主题，其中，第一金属层在栅极电介质和第二金属层之间具有0.5到5nm的厚度。
示例12包括示例1-11中的任一项所述的主题，其中，栅极电介质在第一金属层和沟道区之间具有0.5到5nm的厚度。
示例13包括示例1-12中的任一项所述的主题，其中，晶体管是p型和n型晶体管中的一种。
示例14包括示例1-13中的任一项所述的主题，其中，晶体管具有平面配置。
示例15包括示例1-13中的任一项所述的主题，其中，晶体管具有非平面配置。
示例16包括示例1-15中的任一项所述的主题，其中，晶体管是金属氧化物半导体FET(MOSFET)和隧道FET(TFET)的其中之一。
示例17是一种计算系统，包括示例1-16的任一项所述的主题。
示例18是一种晶体管，包括：包括栅极电介质和金属栅极的栅极叠置体，栅极电介质包括高k电介质材料；与栅极叠置体的两侧都相邻的间隔体；栅极叠置体下方的沟道区，其中栅极电介质在沟道区和金属栅极之间；与沟道区相邻的源极和漏极(S/D)区；以及间隔体和金属栅极之间的低k电介质材料，其中间隔、栅极电介质、低k电介质材料和金属栅极全部共享至少一个公共水平面。
示例19包括示例18的主题，其中，所述高k电介质材料也在金属栅极和间隔体的至少一个之间，且其中高k电介质材料最接近间隔体的侧比高k电介质材料最接近金属栅极的侧更高。
示例20包括示例19的主题，其中，该高k电介质材料最接近间隔体的侧向上延伸不超过至少一个间隔体的一半。
示例21包括示例18-20中的任一项所述的主题，其中，沟道区包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例22包括示例18-21中的任一项所述的主题，金属栅极包括具有第一电阻率的第一金属层和具有小于第一电阻率的第二电阻率的第二金属层，其中，第二金属层在第一金属层的上方，并且其中，第一金属层不在第二金属层和任一间隔体之间。
示例23包括示例22所述的主题，其中，第二电阻率在20℃下比第一电阻率至少小10nΩm。
示例24包括示例22-23中的任一项所述的主题，其中，第一金属层在栅极电介质和第二金属层之间具有0.5到5nm的厚度。
示例25包括示例22-24中的任一项所述的主题，其中，第一金属层包括钛(Ti)、铝(Al)、镍(Ni)、铂(Pt)、钨(W)和钽(Ta)中的至少一种。
示例26包括示例22-25中的任一项所述的主题，其中，第二金属层包括钴(Co)、铜(Cu)、金(Au)、银(Ag)、铝(Al)和钨(W)中的至少一种。
示例27包括示例18-26中的任一项所述的主题，其中，低k电介质材料和高k电介质材料之间的界面具有从至少一个间隔体到金属栅极朝向沟道区的向下斜坡。
示例28包括示例27的主题，其中，向下的斜坡从水平至少有45度。
示例29包括示例18-28中的任一项所述的主题，其中，栅极电介质在第一金属层和沟道区之间具有0.5到5nm的厚度。
示例30包括示例18-29中的任一项所述的主题，其中，晶体管是p型和n型晶体管中的一种。
示例31包括示例18-30中的任一项所述的主题，其中，晶体管具有平面配置。
示例32包括示例18-30中的任一项所述的主题，其中，晶体管具有非平面配置。
示例33包括示例18-32中的任一项所述的主题，其中，晶体管是金属氧化物半导体FET(MOSFET)和隧道FET(TFET)之一。
示例34是一种计算系统，包括示例18-33的任一项所述的主题。
示例35是一种形成晶体管的方法，该方法包括：在衬底上方形成虚设栅极叠置体；形成与虚设栅极叠置体两侧相邻的间隔体；去除虚设栅极叠置体以形成间隔体之间的栅极沟槽区；在栅极沟槽区中形成高k电介质材料的层；在栅极沟槽区中形成第一栅极金属材料的层，第一栅极金属材料具有第一电阻率；从栅极沟槽区的侧壁去除第一栅极金属材料；以及在栅极沟槽区中形成第二栅极金属材料的层；该第二栅极金属材料具有小于第一电阻率的第二电阻率。
示例36包括示例35所述的主题，其中，在栅极沟槽区中形成高k电介质材料的层包括在栅极沟槽区中沉积高k电介质材料，以及执行定向蚀刻工艺以部分去除高k电介质材料以暴露栅极沟槽的侧壁。
示例37包括示例35-36中的任一项所述的主题，其中，栅极沟槽区包括底部和侧壁，并且其中，在栅极沟槽区的底部和侧壁上形成该层高k电介质材料。
示例38包括示例35-37中的任一项所述的主题，其中，从栅极沟槽区的侧壁去除第一栅极金属材料包括执行定向蚀刻工艺。
示例39包括示例35-38中的任一项所述的主题，其中，第二电阻率在20℃下比第一电阻率至少小10nΩm。
示例40包括示例35-39中的任一个所述的主题，还包括在栅极沟槽区中形成低k电介质材料的层。
示例41包括示例40的主题，其中，在形成栅极电介质材料之后且形成第一栅极金属材料之前，在栅极沟槽区域中形成该层低k电介质材料。
示例42包括示例40-41中任一个所述的主题，其中该层低k电介质材料形成于栅极沟槽区的侧壁和间隔体上。
示例43包括示例35-42中的任一项所述的主题，其中，衬底包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例44包括示例35-43中的任一项所述的主题，其中，第一栅极金属材料包括钛(Ti)、铝(Al)、镍(Ni)、铂(Pt)、钨(W)和钽(Ta)中的至少一种。
示例45包括示例35-44中的任一项所述的主题，其中，第二栅极金属材料包括钴(Co)、铜(Cu)、金(Au)、银(Ag)、铝(Al)和钨(W)中的至少一种。
出于例示和描述的目的给出了示例性实施例的前述描述。并非旨在为详尽的或将本公开限制于所公开的精确形式。根据本公开，很多修改形式和变型形式都是可能的。本公开的范围意在不受本具体实施方式限制，而受附于其后的权利要求的限制。将来提交的要求享有本申请优先权的申请可以通过不同方式主张所公开的主题权利，并一般可以包括如前文公开或本文以其它方式展示的一个或多个限制的任意集合。

Claims (25)

1.一种晶体管，包括：
栅极叠置体，其包括栅极电介质和金属栅极，所述栅极电介质包括高k电介质材料，所述金属栅极包括具有第一电阻率的第一金属层和具有小于所述第一电阻率的第二电阻率的第二金属层，其中，所述第二金属层位于所述第一金属层上方；
间隔体，其与所述栅极叠置体的两侧相邻，其中，所述第一金属层不在所述间隔体中的任一个和所述第二金属层之间；
沟道区，其位于所述栅极叠置体下方，其中，所述栅极电介质位于所述沟道区和所述金属栅极之间；以及
源极和漏极(S/D)区，其与所述沟道区相邻，
其中，所述高k电介质材料的最接近所述间隔体的侧高于所述高k电介质材料的最接近所述金属栅极的侧。
2.根据权利要求1所述的晶体管，其中，所述高k电介质材料也在所述间隔体中的至少一个间隔体和所述金属栅极之间。
3.根据权利要求2所述的晶体管，其中，所述高k电介质材料的最接近所述间隔体的侧向上延伸不超过所述至少一个间隔体的一半。
4.根据权利要求1所述的晶体管，其中，所述沟道区包括IV族半导体材料和III-V族半导体材料中的至少一种。
5.根据权利要求1所述的晶体管，还包括处于所述间隔体中的至少一个间隔体和所述金属栅极之间的低k电介质材料。
6.根据权利要求5所述的晶体管，其中，所述至少一个间隔体、所述高k电介质材料、所述低k电介质材料和所述金属栅极全部共享至少一个公共水平面。
7.根据权利要求5所述的晶体管，其中，所述低k电介质材料和所述高k电介质材料之间的界面具有从所述至少一个间隔体到所述金属栅极的朝向所述沟道区的向下斜坡。
8.根据权利要求1所述的晶体管，其中，所述第一金属层包括钛(Ti)、铝(Al)、镍(Ni)、铂(Pt)、钨(W)和钽(Ta)中的至少一种。
9.根据权利要求1所述的晶体管，其中，所述第二金属层包括钴(Co)、铜(Cu)、金(Au)、银(Ag)、铝(Al)和钨(W)中的至少一种。
10.根据权利要求1所述的晶体管，其中，所述第二电阻率在20℃下比所述第一电阻率小至少10nΩm。
11.根据权利要求1所述的晶体管，其中，所述第一金属层在所述栅极电介质和所述第二金属层之间具有0.5到5nm的厚度。
12.根据权利要求1所述的晶体管，其中，所述栅极电介质在所述第一金属层和所述沟道区之间具有0.5到5nm的厚度。
13.根据权利要求1所述的晶体管，其中，所述晶体管是p型晶体管和n型晶体管中的一种。
14.根据权利要求1所述的晶体管，其中，所述晶体管具有平面配置。
15.根据权利要求1所述的晶体管，其中，所述晶体管具有非平面配置。
16.根据权利要求1所述的晶体管，其中，所述晶体管是金属氧化物半导体FET(MOSFET)和隧道FET(TFET)的其中之一。
17.一种计算系统，包括根据权利要求1-16中的任一项所述的晶体管。
18.一种晶体管，包括：
栅极叠置体，其包括栅极电介质和金属栅极，所述栅极电介质包括高k电介质材料；
间隔体，其与所述栅极叠置体的两侧相邻；
沟道区，其位于所述栅极叠置体下方，其中，所述栅极电介质在所述沟道区和所述金属栅极之间；
源极和漏极(S/D)区，其与所述沟道区相邻；以及
低k电介质材料，其位于所述间隔体和所述金属栅极之间，其中，所述间隔体、所述栅极电介质、所述低k电介质材料和所述金属栅极全部共享至少一个公共水平面，
其中，所述高k电介质材料的最接近所述间隔体的侧高于所述高k电介质材料的最接近所述金属栅极的侧。
19.根据权利要求18所述的晶体管，所述金属栅极包括具有第一电阻率的第一金属层和具有小于所述第一电阻率的第二电阻率的第二金属层，其中，所述第二金属层位于所述第一金属层上方，并且其中，所述第一金属层不在所述间隔体中的任一个和所述第二金属层之间。
20.根据权利要求19所述的晶体管，其中，所述第二电阻率在20℃下比所述第一电阻率小至少10nΩm。
21.根据权利要求18-20中的任一项所述的晶体管，其中，所述高k电介质材料也在所述间隔体中的至少一个间隔体和所述金属栅极之间。
22.一种形成晶体管的方法，所述方法包括：
在衬底上方形成虚设栅极叠置体；
形成与所述虚设栅极叠置体的两侧相邻的间隔体；
去除所述虚设栅极叠置体以在所述间隔体之间形成栅极沟槽区；
在所述栅极沟槽区中形成高k电介质材料的层；
在所述栅极沟槽区中形成第一栅极金属材料的层，所述第一栅极金属材料具有第一电阻率；
从所述栅极沟槽区的侧壁去除所述第一栅极金属材料；以及
在所述栅极沟槽区中形成第二栅极金属材料的层；所述第二栅极金属材料具有小于所述第一电阻率的第二电阻率，
其中，所述高k电介质材料的最接近所述间隔体的侧高于所述高k电介质材料的最接近金属栅极的侧。
23.根据权利要求22所述的方法，其中，在所述栅极沟槽区中形成所述高k电介质材料的层包括：在所述栅极沟槽区中沉积所述高k电介质材料，以及执行定向蚀刻工艺以部分去除所述高k电介质材料以暴露所述栅极沟槽的侧壁。
24.根据权利要求22所述的方法，其中，从所述栅极沟槽区的侧壁去除所述第一栅极金属材料包括执行定向蚀刻工艺。
25.根据权利要求22-24中的任一项所述的方法，还包括在所述栅极沟槽区中形成低k电介质材料的层。
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