JP3940565B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、とくに、絶縁膜にゲート電極溝を形成し此の溝にゲート電極を埋め込むダマシンゲートトランジスタのゲート電極構造及びその製造方法に関するものである。
【0002】
【従来の技術】
ゲート電極にメタル材料を用いるトランジスタは、ゲート電極にポリシリコンを用いたトランジスタのように、ゲートの空乏化やゲート抵抗による電圧降下等によるトランジスタ特性の劣化が無いという理由によって、次世代のトランジスタ技術として有望視されている。しかし、W、AlもしくはCuなどと言ったメタル材料は、高温の熱工程に耐えられないため通常のトランジスタ形成プロセスのようにゲート電極加工後にソース/ドレイン領域形成のための活性化温度を通すことができない。この問題を解決する為に一旦形成したダミーゲートをマスクにして不純物をイオン注入し、これを活性化することによりソース/ドレイン領域を形成し、その後、ダミーゲートを除去してから、チャネル領域を形成するためのイオン注入を行い、さらにゲート絶縁膜を再形成してからメタル電極を埋め込むダマシンメタルゲート又はリプレースメントゲートトランジスタが注目されている(International Electron Devices Meeting Technical Digestの1998版 pp.777−780、pp.785−788参照)。
【0003】
しかし、ゲート電極に金属を用いる場合には、ポリシリコンのようにイオン注入によって仕事関数を調整することが難しいためCMOSトランジスタ用ゲート電極に用いるメタル材料の仕事関数は、シリコンのバンドギャップの中心付近に位置する仕事関数を持つ、例えば、TiNのような材料を選ばざるを得ない。このため低消費電力化のための次世代トランジスタに要求される低電圧/低しきい値を実現することが難しくなる。
そこで、しきい値を下げるためにチャネル表面に半導体基板と逆導電型の不純物を打ち込む埋め込みチャネル構造をとる必要がある。
ところが、埋め込みチャネル型のトランジスタは、表面チャネル型のトランジスタのしきい値調整に用いる不純物と反対導電型の不純物を打ち込んでいるためソース/ドレイン間のパンチスルーが起こり易く、ショートチャネル特性が劣化し易いという特性を持っている。
【0004】
これに対して図19(a)に示すようにダミーゲート形成後にパンチスルーストッパー用不純物を斜め方向からイオン注入することによってショートチャネル特性を改善する、いわゆるポケット(Pocket)又はハロ(Halo)構造が提案されている(International Electron Devices Meeting Technical Digestの1998版 pp.789−792等参照)。
この構造のトランジスタを用いれば、図19(b)、図19(c)に示すようにチャネル長が短い場合には長い場合に比べてチャネル部分の不純物濃度が高くなり、ソース/ドレイン間のパンチスルーを十分抑えることができる。
【0005】
【発明が解決しようとする課題】
ところが、この構造を用いると高濃度のソース/ドレイン領域とHalo構造の高濃度領域の接合ができてしまうのでソース/ドレイン領域と半導体基板間の接合容量が増加し、また接合リーク電流が増加してしまうという問題が生じてしまう。また前述のように、メタルゲートを用いたトランジスタは、次世代トランジスタ技術として有望視されているが、通常のトランジスタ形成プロセスのようにゲート加工後にソース/ドレイン領域形成の活性化温度を通すことができない。この問題を解決する為に前述のメタル電極材を埋め込むダマシンメタルゲートが注目されている。しかし、メタル電極の仕事関数がシリコンのミッドギャップ付近に存在するためショートチャネル特性の悪い埋め込みチャネル構造を取らなければならなくなる。
また、一旦形成したダミーゲート及びその下の酸化膜を除去してゲート絶縁膜を再形成し電極材を埋め込むため、ゲートエッジの信頼性に問題が生じる可能性が高い。
本発明は、このような事情によりなされたものであり、ショートチャネル特性を改善しゲートエッジの信頼性を確保することもしくは有効にショートチャネル効果を抑制しつつ、チャネルストッパーによるしきい値上昇を抑制することが可能な、絶縁膜にゲート電極溝を形成し此の溝にゲート電極を埋め込むダマシンゲートトランジスタのゲート電極構造及びその製造方法を提供する。
【0006】
【課題を解決するための手段】
本発明は、絶縁膜にゲート電極溝を形成し此の溝にゲート電極を埋め込むダマシンゲートトランジスタにおいて、チャネルを形成するシリコン基板表面を酸化し、且つダミーゲートをポリシリコンなどで形成し、その後、このダミーゲート直下のシリコン酸化膜をサイドエッチングし、このサイドエッチング溝にシリコン窒化膜(SiN)などの側壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出部を形成し、次いで、ダミーゲート及びその下の酸化膜を除去した後にこの側壁絶縁膜が残るようにし、その後しきい値調整用不純物ドーピングを行うことによってチャネル長が短くなってもパンチスルーがし難くなるようにショートチャネル特性を改善しゲートエッジの信頼性を確保することを特徴としている。また、しきい値調整用不純物ドーピングとともにパンチスルーストッパー領域形成用不純物ドーピングを自己整合的にエクステンション領域の直下に行うことにより、有効にショートチャネル効果を抑制しつつ、チャネルストッパーによるしきい値上昇を抑制することを特徴としている。
【0008】
本発明の半導体装置は、半導体基板と、前記半導体基板に互いに離隔して配置され、且つ対向する部分に前記半導体基板の導電型とは反対導電型エクステンション領域が形成された前記半導体基板の導電型とは反対導電型ソース/ドレイン領域と、前記半導体基板主面上に形成され、且つ前記エクステンション及びソース/ドレイン領域間の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板主面上に形成され、且つ前記ゲート電極側面を被覆するゲート側壁絶縁膜と、前記半導体基板に形成され、且つ前記ゲート電極下に配置された前記半導体基板の導電型とは同じ導電型チャネル領域と、前記半導体基板に形成され、且つ前記ゲート電極下及び前記チャネル領域下に配置された前記半導体基板の導電型とは同じ導電型パンチスルーストッパー領域と、前記ゲート電極下及び前記チャネル領域下に配置され、且つ前記パンチスルーストッパー領域上に配置された前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域とを備え、前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下部の内側方向に食い込み、前記ゲート絶縁膜より厚い突出部を有し、前記パンチスルーストッパー領域は、前記突出部直下に存在する不純物ピーク濃度の前記半導体基板主面からの深さが前記チャネル領域直下の不純物ピーク濃度の前記半導体基板主面からの深さより浅いことを特徴としている。
【0009】
本発明の半導体装置の製造方法は、半導体基板上に第1の材料層を形成する工程と、前記第1の材料層上に第2の材料層を形成し、この第2の材料層をパターニングしてゲート電極形成領域に前記第2の材料層から構成されたゲート電極と同じ形の第1のパターンを形成する工程と、前記第1の材料層をパターニングして、前記第1のパターンの下の前記第1の材料層を前記第1のパターンの両端から所定の距離エッチング除去して、前記第1のパターンの下に前記第1の材料層から構成された前記第1のパターンより幅の狭い第2のパターンを形成する工程と、前記第1及び第2のパターンをマスクにして前記半導体基板に不純物をイオン注入して前記半導体基板の導電型とは反対導電型エクステンション領域を形成する工程と、前記第1及び第2のパターンを被覆するように第1の絶縁膜を前記半導体基板上に堆積させる工程と、前記第1の絶縁膜を異方性エッチングによりパターニングして前記第1の絶縁膜から構成され、底面が前記第1のパターンの底面の下に延在するように突出した突出部を有する側壁絶縁膜を前記第2のパターンの両側に形成する工程と、前記半導体基板に、前記第2のパターン及び前記側壁絶縁膜をマスクにして、不純物をイオン注入して前記半導体基板の導電型とは反対導電型ソース/ドレイン領域を形成する工程と、前記ソース/ドレイン領域を形成してから、前記第1及び第2のパターン、前記側壁絶縁膜を被覆するように第2の絶縁膜を前記半導体基板上に堆積させる工程と、前記第2の絶縁膜の表面を研磨して前記第のパターン表面を露出させる工程と、前記第1及び第2のパターンを除去して、両側を前記側壁絶縁膜に囲まれ、且つ前記側壁絶縁膜から突出する前記突出部が対向しているゲート電極埋め込み用溝を形成する工程と、前記ゲート電極埋め込み用溝の部分から半導体基板に不純物をイオン注入して前記ゲート電極埋め込み用溝の下に前記半導体基板の導電型と同じ導電型パンチスルーストッパー領域及び前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域を形成する工程と、前記ゲート電極埋め込み用溝の半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート電極埋め込み用溝にゲート電極を埋め込む工程とを具備したことを特徴としている。前記パンチスルーストッパー領域は、前記突起部直下ではその不純物ピーク濃度が前記ゲート絶縁膜直下の不純物ピーク濃度より浅く形成されているようにしても良い。
【0010】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図1乃至図5を参照して第1の実施例を説明する。
図1は、完成された半導体装置の断面図、図2乃至図5は、この半導体装置の製造工程断面図である。シリコンなど例えばP型の半導体基板1は、STI(Shallow Trench Isolation)などの素子分離領域2により素子分離された素子領域が形成されている。この実施例では素子領域に、例えば、N型のMOSFETが形成される。素子領域には半導体基板1の素子領域の表面領域に互いに離隔して配置され、且つ対向する部分に例えばN型のエクステンション領域6が形成された、例えば、N型のソース/ドレイン領域3(以下、この構造をSDE領域(Source-Drain-Extension)という)が形成されている。ソース/ドレイン領域3間の上に半導体基板1の表面を被覆するようにシリコンの熱酸化膜などからなるゲート絶縁膜5が形成されている。
【0011】
また、ゲート絶縁膜5の上にW、Al、Cu、TiN(チタンナイトライド)などの金属もしくは合金などから構成されたゲート電極7が形成されている。ゲート電極7の両側面にはシリコン窒化膜などからなる側壁絶縁膜8が形成されている。ゲート電極7の幅(すなわち、トランジスタの構造上ではいわゆるゲート長という)は、ゲート絶縁膜5の幅より大きくなっている。つまりゲート絶縁膜5は、ゲート電極7のほぼ中央に配置され、両者が重なったときに、ゲート電極7と半導体基板1の表面との間にはゲート絶縁膜のない空間が形成されている。そして、この空間には側壁絶縁膜8が延在して形成された突出部8′が充填されている。この突出部8′は、ゲート絶縁膜より厚く形成されている。ゲート電極7は、その底面の両側辺領域が突出部8′に載っている構造になっている。この突出部8′は、テラス型スペーサと通称する。エクステンション領域6間にあってゲート絶縁膜5の下にはエクステンション領域6に接触していない埋め込みチャネル領域4が形成されている。
【0012】
半導体基板1にはゲート電極7の表面を露出するようにゲート構造を埋め込んだシリコン酸化膜などの層間絶縁膜9がCVD法などにより形成されている。さらに、ゲート電極7の表面を被覆するように層間絶縁膜9の上にシリコン酸化膜などの層間絶縁膜10が形成されている。層間絶縁膜9、10を貫通してソース/ドレイン領域3のそれぞれに電気的に接続されたタングステンなどの材料を埋め込んだ接続配線11、11′が形成され、その接続部は、層間絶縁膜10の表面に露出している。
この実施例の半導体装置は、チャネル領域のこのような構成により、埋め込みチャネル領域とエクステンション領域の間に反転し難い領域ができるのでチャネル長が短くなってもパンチスルーをなし難くすることができる。このように、この実施例ではショートチャネル特性を改善しゲートエッジの信頼性を確保することができる。
【0013】
次に、この実施例の半導体装置の製造工程を以下に説明する。
まず、半導体基板1上にシリコン酸化膜を構成材料とする素子分離領域2を形成し、続いてシリコン酸化膜などの絶縁膜12を形成する。この絶縁膜12の膜厚は、後に示すテラス型スペーサ(突出部)8′の高さを決めるものであり、ゲート絶縁膜よりも厚く、且つイオン注入でドーピングされる不純物の深さの差を十分取れる膜厚であれば良い。この絶縁膜12としては、例えば、5nmから30nm厚程度のシリコン熱酸化膜が望ましい。また、この絶縁膜12は、後にサイドエッチング溝を形成するときに後述するゲートダミーパターンを形成する材料と半導体基板とのエッチング選択比が取れるものであればよく、例えば、シリコン窒化膜(SiN)などを使用しても良い(図2(a))。次に、ゲートダミーパターンを形成する材料、例えばポリシリコン膜13を200nm厚程度堆積させる。この材料も後に示すゲート埋め込み用溝を形成するときに周りの材料とエッチング選択比が取れる材料で置き換えても良い(図2(b))。次に、フォトレジスト工程、RIE(Reactive Ion Etching)工程等を用いてポリシリコン膜13からゲートダミーパターン14をパターン形成する。このとき、先に形成した絶縁膜12の途中または全部を同時にエッチング除去してしまっても良い(図2(c))。
【0014】
次に、絶縁膜12をエッチングしてゲートダミーパターン14の直下にサイドエッチング溝15を形成する。絶縁膜12がシリコン酸化物で形成されている場合はふっ酸等の酸化膜エッチング液を用いて横方向にもエッチングできる等方的エッチングを行う。サイドエッチング溝15の横方向の長さは上記エッチング時間を調整することによって容易に調整することが可能である(図2(d))。次に、ゲートダミーパターン14をマスクにエクステンション領域形成用のリンや砒素など(N型のMOSFETの場合)の不純物をイオン注入してエクステンション領域6を形成する。この時、イオン注入のスクリーニング酸化膜としてサイドエッチング溝15が埋まってしまわない程度、例えば、サイドエッチング溝15の高さが10nmであると2nm程度の膜厚の酸化膜を形成しておいても良い(図3(a))。
【0015】
次に、ゲートダミーパターン14に側壁絶縁膜8を形成する。側壁絶縁膜8を形成する材質は、サイドエッチング溝15を埋め込めるようなもの、例えば、ステップカバレッジの良好なLPCVD法によるシリコン窒化膜(SiN膜)などが適当である。SiN膜等を全面に形成した後、RIE(Reactive Ion Etching)でエッチバックを行い、ゲートダミーパターン14の横に側壁絶縁膜8を形成すれば良い。サイドエッチング溝15にもSiN膜が入り込んで側壁絶縁膜8の突出部(テラス型スペーサともいう)8′を形成する(図3(b))。次に、ゲートダミーパターン14及び側壁絶縁膜8をマスクにしてリン、砒素等(N型のMOSFETの場合)の不純物をイオン注入し高温の活性化を行ってソース/ドレイン領域3を形成する(図4(a))。
【0016】
次に、シリコン酸化膜などの層間絶縁膜9を堆積させてから、この表面をCMP(Chemical Mechanical Polishing) 等の技術で平坦化し、ゲートダミーパターン14の表面を露出させる(図4(b))。次に、ゲートダミーパターンを選択的に除去してゲート埋め込み用溝16を形成する。ゲートダミーパターンがポリシリコンで形成されている場合、CF4 等のエッチングガスを用いたCDE(Chemical Dry Etching)やふっ酸とHNO3 の混合酸を用いて選択的な除去が可能である。混合酸を用いた場合は、ふっ酸の比を制御することにより酸化膜とポリシリコンの選択比を適宜調整することができる。その後、次に、最初に形成した絶縁膜12を除去してテラス型スペーサ8′を形成する。この時、側壁絶縁膜8がシリコン窒化膜で形成されていれば、絶縁膜12をふっ酸で除去することができる(図4(c))。
【0017】
次に、N型のMOSFETの場合、リン、砒素などのチャネル領域形成用不純物をイオン注入して埋め込みチャネル領域4を形成する。この時、イオン注入の加速エネルギーを調整することによってゲート埋め込み用溝16中の特定の領域に存在する半導体基板1の中にのみ不純物をドーピングすることが可能である。例えば、ダマシンメタルゲートの埋め込みチャネル領域4を形成する場合、パンチスルーストッパ−用の不純物を深く、埋め込みチャネル領域形成用の不純物を浅くイオン注入する(図5(a))。次に、ゲート絶縁膜5とゲート電極7を形成する。ゲート絶縁膜5として半導体基板1を酸化して形成する熱酸化膜を用いる場合は、テラス型スペーサ8′よりも薄くなるようにする。例えば、テラス型スペーサ8′の段差が保持されるので構わない。またダマシンメタルゲート構造の場合、ゲート電極7は、TiNとWの積層構造を形成し、CMP等で表面を平坦化する。同様の工程を用いてゲート電極材にポリシリコンを用いて不純物ドーピングを行っても良い(図5(b))。次に、絶縁膜9上に絶縁膜10を重ね、さらに、これにコンタクト孔を形成してソース/ドレイン領域3に接合される接続配線11、11′を形成する(図1参照)。
【0018】
この実施例では、サイドエッチング溝にシリコン窒化膜などの側壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出部を形成し、その後、ダミーゲート及びその下の酸化膜を除去した後に、この側壁絶縁膜が残るようにし、さらに、しきい値調整用不純物ドーピングを行うことによってチャネル長が短くなってもパンチスルーが難しくなるようにショートチャネル特性を改善してゲートエッジの信頼性を確保することができる。
【0019】
次に、図6乃至図10を参照して第2の実施例を説明する。
図6は、半導体装置の断面図、図7乃至図10は、図6の半導体装置の製造工程断面図である。シリコンなど例えばP型の半導体基板201は、STIなどの素子分離領域102により素子分離された素子領域が形成されている。この素子領域には、半導体基板201の素子領域の表面領域に互いに離隔して配置され、且つ対向する部分に例えばN型のエクステンション領域206が形成された例えばN型のソース/ドレイン領域203(SDE領域)が形成されている。ソース/ドレイン領域203間の上に半導体基板201の表面を被覆するようにシリコンの熱酸化膜などからなるゲート絶縁膜205が形成されている。
また、ゲート絶縁膜205の上にW、Al、Cu、TiNなどの金属もしくは合金などから構成されたゲート電極207が形成されている。ゲート電極207の両側面には側壁絶縁膜208が形成されている。この側壁絶縁膜208は、ゲート電極207に接する部分215と、その外側を被覆する部分217と、ゲート電極207の直下にあり、ゲート絶縁膜205の両側辺領域に形成された突出部208′とから構成されている。突出部208′は、ゲート絶縁膜205を加熱して形成されたものであり、ゲート絶縁膜205より厚く構成されている。
【0020】
ゲート電極207の幅(ゲート長)は、ゲート絶縁膜205(突出部208′は含まない)の幅より大きくなっている。つまりゲート絶縁膜205は、ゲート電極207のほぼ中央に配置され、両者が重なったときに、ゲート電極207と半導体基板201の表面との間にはゲート絶縁膜のない空間が形成されている。そして、この空間には側壁絶縁膜208が延在してなる突出部208′が形成されている。すなわち、ゲート電極207は、その底面の両側辺領域が突出部208′に載っている構造になっている。この突出部208′は、テラス型スペーサと通称する。エクステンション領域206間にあってゲート絶縁膜205の下にはエクステンション領域206に接触していない埋め込みチャネル領域204が形成されている。
半導体基板201にはゲート電極207の表面を露出するようにゲート構造を埋め込んだシリコン酸化膜などの層間絶縁膜209がCVD法などにより形成されている。さらに、ゲート電極207の表面を被覆するように層間絶縁膜209の上にシリコン酸化膜などの層間絶縁膜210が形成されている。層間絶縁膜209、210を貫通してソース/ドレイン領域203のそれぞれに電気的に接続されたタングステンなどの材料を埋め込んだ接続配線211、211′が形成され、その接続部は、層間絶縁膜210の表面に露出している。
【0021】
この実施例の半導体装置は、チャネル領域のこのような構成により、埋め込みチャネル領域とエクステンション領域の間に反転し難い領域ができるのでチャネル長が短くなってもパンチスルーをなし難くすることができる。このように、この実施例ではショートチャネル特性を改善しゲートエッジの信頼性を確保することができる。
【0022】
次に、この実施例の半導体装置の製造工程を以下に説明する。
図7乃至図10に製造方法の工程断面図に示すように、半導体基板(201)上にSITなどの素子分離領域202を形成し、その後素子領域にシリコン酸化膜などからなるゲート絶縁膜205を形成する。次に、ゲートダミーパターンを形成する材料、例えば、ポリシリコン膜213を200nm厚程度半導体基板201上に堆積させる(図7(a))。次に、フォトレジスト形成工程、RIE工程等を用いてポリシリコン膜213をパターニングしてゲートダミーパターン214を形成する(図7(b))。次に、半導体基板201及びゲートダミーパターン214の表面を熱酸化してゲートダミーパターン214の表面に後酸化膜215を形成する。このとき、ゲートダミーパターン215底面のエッジ部分にバーズビークが入れられて、この部分にテラス型スペーサ(突出部)208′が形成される(図7(c))。
【0023】
次に、後酸化膜215をRIEによって加工してゲートダミーパターン214の側面とテラス型スペーサ208′の部分を残すようにする(図8(a))。その後、ゲートダミーパターン214をマスクとして、N型のMOSFETの場合、リン、砒素などのN型不純物をイオン注入してエクステンション領域206を形成する(図8(b))。次に、ゲートダミーパターン214にシリコン窒化膜(SiN)などの絶縁膜217を形成する。後酸化膜215、絶縁膜217及び突出部208′は、側壁絶縁膜208を構成している。例えば、シリコン窒化膜等を全面に形成した後、RIEでエッジバックを行い、ゲートダミーパターン214の横に側壁構造を形成するのが方法の1つである。次に、ゲートダミーパターン214及び側壁絶縁膜208をマスクにして、N型のMOSFETの場合、リン、砒素などのN型不純物をイオン注入し、高温の活性化処理を行ってエクステンション領域206につながるソース/ドレイン領域203が形成される(図8(c))。
【0024】
次に、シリコン酸化膜などの層間絶縁膜209を堆積させ、その表面をCMP等の技術で平坦化して、ゲートダミーパターン216の表面を露出させる(図9(a))。次に、ゲートダミーパターン214を選択的にエッチング除去してゲート埋め込み用溝216を形成する(図9(b))。次に、As、リンなどのN型不純物をイオン注入して埋め込みチャネル領域204を形成する。この場合、イオン注入の加速エネルギーを調整することによって、ゲート埋め込み用溝216中の特定の領域の半導体基板201中にのみ不純物をドーピングすることが可能である(図10(a))。
次に、ゲート埋め込み用溝216において、ゲート絶縁膜205の上にゲート電極207を形成する。ゲート絶縁膜205は、ゲートダミーパターン214の下に形成されていた酸化膜205をそのまま用いる場合(この実施例の場合)とイオン注入時のスクリーニング酸化膜を一旦剥離して再形成する場合があるが、再形成する方がダメージ、汚染等の影響が残り難い。また、ダマシンメタルゲート構造の場合、ゲート電極207は、TiNとWの積層構造とし、CMP等で表面を平坦化して形成される。同様の工程を用いてゲート電極材としてポリシリコンを用いて不純物ドーピングを行っても良い(図10(b))。
【0025】
次に、絶縁膜209上に絶縁膜210を重ね、さらに、これにコンタクト孔を形成してソース/ドレイン領域203に接合される接続配線211、211′を形成してトランジスタを得る(図6参照)。
この実施例を用いれば、第1の実施例と同様の効果を得られると同時に、ゲート絶縁膜を酸化膜で形成する場合においてはゲート絶縁膜のエッジ部分の膜厚を適宜厚くすることが可能となり、ゲート耐圧、信頼性の向上が期待できる。
図11乃至図13は、本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図である。図11(a)に示す従来構造の半導体装置では、カウンターイオン注入領域(埋め込みチャネル領域)がエクステンション領域と接触する為に、同じ導電型不純物がつながりパンチスルーし易くなる。これに対して、本発明では、図11(b)に示すように(図1の半導体装置に相当する)、チャネルイオン注入を行う溝16の端の部分に厚いテラス型スペーサ8′(側壁絶縁膜8の突出部)が存在することによって、埋め込みチャネルのカウンターイオン注入領域4をエクステンション領域6から離して形成することが可能になる。
【0026】
以上のような構成により、埋め込みチャネル領域とエクステンション領域との間に反転し難い領域ができ、チャネル長が短くなっても、パンチスルーし難くすることができる。
また、図12(a)に示すように従来構造の半導体装置では、エクステンション領域のゲート電極下への横方向拡散部分とゲート電極のオーバーラップ容量C1が大きくなる。これに対して、図12(b)に示すように、本発明を用いれば、ゲート電極7のオーバーラップ部分の絶縁膜(突出部8′)を厚く形成することが可能になり、オーバーラップ容量C2を減らして、トランジスタ特性の向上を図ることができる。
【0027】
また、本発明のプロセスを用いることによって、ダマシンゲートトランジスタ形成プロセスにおいてチャネル形成予定領域両端のテラス型スペーサ(突出部)8′の高さと横方向の長さを任意に調整することができる。つまり、図2(a)に示すシリコン酸化膜などの絶縁膜12の厚さと図3(a)に示すサイドエッチング15の大きさをエッチング量で調整することによってテラス型スペーサ(突出部)8′の長さを調整することが可能になる。これによって、図13(a)及び図13(b)に示すように、同じエネルギーのイオン注入を用いてもテラス型スペーサ8′が薄い場合には、図13(a)に示すように、半導体基板1の中に不純物がドーピングされ、テラス型スペーサ8′が厚い場合には、図13(b)に示すように、テラス型スペーサ8′で遮られて半導体基板1の中に不純物がドーピングされない。
【0028】
また、パンチスルーストッパを形成する場合において、nMOSの埋め込みチャネル不純物17′をイオン注入する時に、このテラス型スペーサ(突出部)8′の膜厚を10nmとする。この時、パンチスルーストッパ領域を形成するためのボロン17を20KeVでイオン注入する。この時、図13(a)に示すように、テラス型スペーサ8′の下ではボロンイオン17が浅く形成され、テラス型スペーサ8′の無いチャネル領域下ではボロンイオン17が深く形成される。
また、埋め込みチャネル領域を形成するための砒素(As)17′のイオン注入を5KeVで行う場合、図13(b)のように、テラス型スペーサ8′の下では不純物が半導体基板1の中に入らず、テラス型スペーサ8′の無いチャネル領域では不純物が入った不純物分布を形成することができる。このような構造(図1に示す埋め込みチャネル領域4を表す)を取ることによって、チャネル領域表面の端部では半導体基板1と同じ導電型の不純物濃度が高くて埋め込み領域濃度が低い、チャネル表面の中央部では半導体基板1と同じ導電型の不純物濃度が低くて埋込み領域濃度が高いチャネル構造、つまり図13(c)に示すように、Halo構造と同様の効果をエクステンション領域又はソース/ドレイン領域と半導体基板との寄生容量を増加させることなく実現することが可能になる。
【0029】
この様に、テラス型スペーサ8′の長さを調整することによってエクステンション領域6と埋め込みチャネル領域の距離を調整できる。つまり、本発明では、チャネルの不純物濃度、分布、目的とするチャネル長に合わせてパンチスルーの程度を制御することが可能になり、素子特性の最適化の自由度が広がる。
また、ゲートとソースドレイン/エクステンション間のオーバーラップ容量やチャネル領域とソースドレイン/エクステンション領域間のジャンクション容量や実効的なゲート長、横方向のチャネルプロファイル制御性を向上させることが可能になり、チャネル設計の自由度も大きく広がる。
【0030】
次に、図14乃至図18を参照して第4の実施例を説明する。
図14は、完成された半導体装置の断面図、図15乃至図18は、この半導体装置の製造工程断面図である。シリコンなど例えばP型の半導体基板401は、STIなどの素子分離領域402により素子分離された素子領域が形成されている。この素子領域には半導体基板401の素子領域の表面領域に互いに離隔して配置され、且つ対向する部分に例えばN型のエクステンション領域406が形成された例えばN型のソース/ドレイン領域403(SDE領域)が形成されている。ソース/ドレイン領域403間の上に半導体基板401の表面を被覆するようにシリコンの熱酸化膜などからなるゲート絶縁膜405が形成されている。
【0031】
また、ゲート絶縁膜405の上にW、Al、Cu、TiNなどの金属もしくは合金などから構成されたゲート電極407が形成されている。ゲート電極407の両側面にはシリコン窒化膜などからなる側壁絶縁膜408が形成されている。ゲート電極407の幅(ゲート長)は、ゲート絶縁膜405の幅より大きくなっている。つまりゲート絶縁膜405は、ゲート電極407のほぼ中央に配置され、両者が重なったときに、ゲート電極407と半導体基板401の表面との間にはゲート絶縁膜のない空間が形成されている。そして、この空間には側壁絶縁膜408が延在して形成された突出部408′が充填されている。この突出部408′は、ゲート絶縁膜より厚く形成されている。ゲート電極407は、その底面の両側辺領域が突出部408′に載っている構造になっている。この突出部408′は、テラス型スペーサという。エクステンション領域406間にあってゲート絶縁膜405の下にはエクステンション領域406にもゲート絶縁膜405にも接触していない埋め込みチャネル領域404が形成されている。また、埋め込みチャネル領域404の下にはパンチスルーストッパー領域404′が形成されている。この領域の突出部408′の下の部分はその濃度ピークが埋め込みチャネル領域404の下の部分の濃度ピークより浅く構成されている。
【0032】
半導体基板401にはゲート電極407の表面を露出するようにゲート構造を埋め込んだシリコン酸化膜などの層間絶縁膜409がCVD法などにより形成されている。さらに、ゲート電極407の表面を被覆するように層間絶縁膜409の上にシリコン酸化膜などの層間絶縁膜410が形成されている。層間絶縁膜409、410を貫通してソース/ドレイン領域403のそれぞれに電気的に接続されたタングステンなどの材料を埋め込んだ接続配線411、411′が形成され、その接続部は、層間絶縁膜410の表面に露出している。
この実施例の半導体装置は、チャネル領域のこのような構成により、埋め込みチャネル領域とエクステンション領域の間に反転し難い領域ができるのでチャネル長が短くなってもパンチスルーをなし難くすることができる。このように、この実施例ではショートチャネル特性を改善しゲートエッジの信頼性を確保することができる。また、しきい値調整用不純物ドーピングとともにパンチスルーストッパー領域形成用不純物ドーピングを自己整合的にエクステンション領域の直下に行うことにより、有効にショートチャネル効果を抑制しつつ、チャネルストッパーによるしきい値上昇を抑制することができる。
【0033】
次に、この実施例の半導体装置の製造工程を以下に説明する。
まず、半導体基板401上にシリコン酸化膜を構成材料とする素子分離領域402を形成し、続いて、シリコン酸化膜などの絶縁膜412を形成する。この絶縁膜412の膜厚は、後に示すテラス型スペーサ(突出部)408′の高さを決めるものであり、ゲート絶縁膜よりも厚く、且つイオン注入でドーピングされる不純物の深さの差を十分取れる膜厚であれば良い。この絶縁膜412としては、例えば、5nmから30nm厚程度のシリコン熱酸化膜が望ましい。また、この絶縁膜412は、後工程においてサイドエッチング溝を形成するときに後述するゲートダミーパターンを形成する材料と半導体基板とのエッチング選択比が取れるものであればよく、例えば、シリコン窒化膜(SiN)などを使用しても良い(図15(a))。
【0034】
次に、ゲートダミーパターンを形成する材料、例えばポリシリコン膜413を200nm厚程度堆積させる。この材料も後に示すゲート埋め込み用溝を形成するときに周りの材料とエッチング選択比が取れる材料で置き換えても良い(図15(b))。次に、フォトレジスト工程、RIE工程等を用いてポリシリコン膜413からゲートダミーパターン414をパターン形成する。このとき、先に形成した絶縁膜412の途中または全部を同時にエッチング除去してしまっても良い(図15(c))。次に、絶縁膜412をエッチングしてゲートダミーパターン414の直下にサイドエッチング溝415を形成する。絶縁膜412がシリコン酸化物で形成されている場合はふっ酸等の酸化膜エッチング液を用いて横方向にもエッチングできる等方的エッチングを行う。サイドエッチング溝415の横方向の長さは上記エッチング時間を調整することによって容易に調整することが可能である(図16(a))。次に、ゲートダミーパターン414をマスクにエクステンション領域形成用のリンや砒素など(N型のMOSFETの場合)の不純物をイオン注入してエクステンション領域406を形成する。
【0035】
この時イオン注入のスクリーニング酸化膜としてサイドエッチング溝415が埋まってしまわない程度、例えば、サイドエッチング溝415の高さが10nmであると2nm程度の膜厚の酸化膜を形成しておいても良い(図16(b))。次に、ゲートダミーパターン414に側壁絶縁膜408を形成する。側壁絶縁膜408を形成する材質は、サイドエッチング溝415を埋め込めるようなもの、例えば、ステップカバレッジの良好なLPCVD法によるシリコン窒化膜(SiN膜)などが適当である。SiN膜等を全面に形成した後、RIEでエッチバックを行い、ゲートダミーパターン414の横に側壁絶縁膜408を形成すれば良い。サイドエッチング溝415にもSiN膜が入り込んで側壁絶縁膜408の突出部(テラス型スペーサ)408′を形成される(図16(c))。次に、ゲートダミーパターン414及び側壁絶縁膜408をマスクにして、N型のMOSFETの場合、リン、砒素等の不純物をイオン注入し高温の活性化を行ってソース/ドレイン領域403を形成する(図17(a))。
【0036】
次に、シリコン酸化膜などの層間絶縁膜409を堆積させてから、この表面をCMP等の技術で平坦化し、ゲートダミーパターン14の表面を露出させる(図17(b))。次に、ゲートダミーパターンを選択的に除去してゲート埋め込み用溝416を形成する。ゲートダミーパターンがポリシリコンで形成されている場合、CF4 等のエッチングガスを用いたCDEやふっ酸とHNO3 の混合酸を用いて選択的な除去が可能である。混合酸を用いた場合は、ふっ酸の比を制御することにより酸化膜とポリシリコンの選択比を適宜調整することができる。その後、次に、最初に形成した絶縁膜412を除去してテラス型スペーサ408′を形成する。この時、側壁絶縁膜408がシリコン窒化膜で形成されていれば、絶縁膜412をふっ酸で除去することができる(図17(c))。
次に、N型のMOSFETの場合、リン、砒素などのチャネル領域形成用不純物をイオン注入して埋め込みチャネル領域404を形成する。この時、イオン注入の加速エネルギーを調整することによってゲート埋め込み用溝416中の特定の領域に存在する半導体基板401の中にのみ不純物をドーピングすることが可能である。また、半導体基板と同じ導電型の不純物を埋め込みチャネル領域形成用の不純物より深くイオン注入してパンチスルーストッパー領域404′を形成する(図18(a))。
【0037】
次に、ゲート絶縁膜405とゲート電極407を形成する。ゲート絶縁膜405として半導体基板401を酸化して形成する熱酸化膜を用いる場合は、テラス型スペーサ408′よりも薄くなるようにする。例えば、テラス型スペーサ408′の段差が保持されるので構わない。またダマシンメタルゲート構造の場合、ゲート電極407は、TiNとWの積層構造を形成し、CMP等で表面を平坦化する。同様の工程を用いてゲート電極材にポリシリコンを用いて不純物ドーピングを行っても良い(図18(b))。
次に、絶縁膜409上に絶縁膜410を重ね、さらに、これにコンタクト孔を形成してソース/ドレイン領域403に接合される接続配線411、411′を形成する(図14参照)。
この実施例では、サイドエッチング溝にシリコン窒化膜などの側壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出部を形成し、その後、ダミーゲート及びその下の酸化膜を除去した後に、この側壁絶縁膜が残るようにし、さらに、しきい値調整用不純物ドーピングを行うことによってチャネル長が短くなってもパンチスルーが難しくなるようにショートチャネル特性を改善してゲートエッジの信頼性を確保することができる。
【0038】
本発明のプロセスを用いることによって、ダマシンゲートトランジスタ形成プロセスにおいてチャネル形成予定領域両端のテラス型スぺーサ(側壁絶縁膜の突出部)の高さと横方向の長さを任意に調整することができる。これによって、ゲート電極とソースドレイン/エクステンション領域間のオーバーラップ容量やチャネル領域とソースドレイン/エクステンション領域間のジャンクション容量や実効的なゲート長、横方向のチャネルプロファイル制御性向上等チャネル設計の自由度が大きく広がる。
とくに、一旦形成したダミーゲートをマスクにソース/ドレイン領域をイオン注入しソース/ドレイン領域の活性化後にダミーゲートを除去、チャネル領域のイオン注入を行い、ゲート絶縁膜を再形成しメタル電極材を埋め込むダマシンメタルゲートプロセスにおいて、非常に浅い埋め込みチャネル領域をソース/ドレイン領域から任意の距離で離して形成することが可能になる。また、埋め込みチャネル領域と合わせて用いるパンチスルーストッパ領域として用いられる不純物領域をソース/ドレイン領域と自己整合的に離して、ソース/ドレイン領域端では浅く、チャネル領域の中央部分では深く形成することが可能になる。これによって、埋め込みチャネル領域において、ショートチャネル特性の劣化の少ないトランジスタを形成することが可能になる。
【0039】
また、ゲート電極にポリシリコン又は仕事関数の異なる2種類のメタル材料を用いて表面チャネル型トランジスタを形成する場合においては、上記と同様にパンチスルーストッパ領域をソース/ドレイン領域と自己整合的に離してソース/ドレイン領域端では浅く、チャネル領域の中央部分では深く形成することが可能になる。
また埋め込みチャネル型と表面チャネル型の両方の場合、ゲート電極とソース/ドレイン領域間の寄生容量とソース/ドレイン領域と半導体基板間の寄生容量を抑制することが可能になる。
【0040】
【発明の効果】
本発明は、以上の構成により、ダマシンゲートトランジスタ形成プロセスにおいて、チャネル形成予定領域両端のテラス型スぺーサ(側壁絶縁膜の突出部)の高さと横方向の長さを任意に調整することができ、これによって、ゲート電極とソースドレイン/エクステンション領域間のオーバーラップ容量やチャネル領域とソースドレイン/エクステンション領域間のジャンクション容量や実効的なゲート長、横方向のチャネルプロファイル制御性向上等チャネル設計の自由度が大きく広がる。
【図面の簡単な説明】
【図1】本発明の半導体装置の断面図。
【図2】図1の半導体装置の製造工程断面図。
【図3】図1の半導体装置の製造工程断面図。
【図4】図1の半導体装置の製造工程断面図。
【図5】図1の半導体装置の製造工程断面図。
【図6】本発明の半導体装置の断面図。
【図7】図6の半導体装置の製造工程断面図。
【図8】図6の半導体装置の製造工程断面図。
【図9】図6の半導体装置の製造工程断面図。
【図10】図6の半導体装置の製造工程断面図。
【図11】本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図。
【図12】本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図。
【図13】本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図。
【図14】本発明の半導体装置の断面図。
【図15】図14の半導体装置の製造工程断面図。
【図16】図14の半導体装置の製造工程断面図。
【図17】図14の半導体装置の製造工程断面図。
【図18】図14の半導体装置の製造工程断面図。
【図19】従来の半導体装置の構造を説明する半導体基板の断面図。
【符号の説明】
1、201、401・・・半導体基板、
2、202、402・・・素子分離領域、
3、203、403・・・ソース/ドレイン領域、
4、204、404・・・埋め込みチャネル領域、
5、205、405・・・ゲート絶縁膜、
6、206、406・・・エクステンション領域、
7、207、407・・・ゲート電極、
8、208、408・・・側壁絶縁膜、
8′、208′、408′・・・突出部(テラス型スペーサ)
9、10、209、210、217・・・絶縁膜、
11、11′、211、211′、411、411′・・・接続配線、
12、217、412・・・絶縁膜、
13、213、413・・・ポリシリコン膜、
14、214、414・・・ダミーゲートパターン、
15、415・・・サイドエッチング溝、
16、216、416・・・ゲート埋め込み用溝、
215・・・後酸化膜、 404′・・・パンチスルーストッパー領域。

Claims (3)

  1. 半導体基板と、前記半導体基板に互いに離隔して配置され、且つ対向する部分に前記半導体基板の導電型とは反対導電型エクステンション領域が形成された前記半導体基板の導電型とは反対導電型ソース/ドレイン領域と、前記半導体基板主面上に形成され、且つ前記エクステンション及びソース/ドレイン領域間の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板主面上に形成され、且つ前記ゲート電極側面を被覆するゲート側壁絶縁膜と、前記半導体基板に形成され、且つ前記ゲート電極下に配置された前記半導体基板の導電型とは同じ導電型チャネル領域と、前記半導体基板に形成され、且つ前記ゲート電極下及び前記チャネル領域下に配置された前記半導体基板の導電型とは同じ導電型パンチスルーストッパー領域と、前記ゲート電極下及び前記チャネル領域下に配置され、且つ前記パンチスルーストッパー領域上に配置された前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域とを備え、前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下部の内側方向に食い込み、前記ゲート絶縁膜より厚い突出部を有し、前記パンチスルーストッパー領域は、前記突出部直下に存在する不純物ピーク濃度の前記半導体基板主面からの深さが前記チャネル領域直下の不純物ピーク濃度の前記半導体基板主面からの深さより浅いことを特徴とする半導体装置。
  2. 半導体基板上に第1の材料層を形成する工程と、前記第1の材料層上に第2の材料層を形成し、この第2の材料層をパターニングしてゲート電極形成領域に前記第2の材料層から構成されたゲート電極と同じ形の第1のパターンを形成する工程と、前記第1の材料層をパターニングして、前記第1のパターンの下の前記第1の材料層を前記第1のパターンの両端から所定の距離エッチング除去して、前記第1のパターンの下に前記第1の材料層から構成された前記第1のパターンより幅の狭い第2のパターンを形成する工程と、前記第1及び第2のパターンをマスクにして前記半導体基板に不純物をイオン注入して前記半導体基板の導電型とは反対導電型エクステンション領域を形成する工程と、前記第1及び第2のパターンを被覆するように第1の絶縁膜を前記半導体基板上に堆積させる工程と、前記第1の絶縁膜を異方性エッチングによりパターニングして前記第1の絶縁膜から構成され、底面が前記第1のパターンの底面の下に延在するように突出した突出部を有する側壁絶縁膜を前記第2のパターンの両側に形成する工程と、前記半導体基板に、前記第2のパターン及び前記側壁絶縁膜をマスクにして、不純物をイオン注入して前記半導体基板の導電型とは反対導電型ソース/ドレイン領域を形成する工程と、前記ソース/ドレイン領域を形成してから、前記第1及び第2のパターン、前記側壁絶縁膜を被覆するように第2の絶縁膜を前記半導体基板上に堆積させる工程と、前記第2の絶縁膜の表面を研磨して前記第のパターン表面を露出させる工程と、前記第1及び第2のパターンを除去して、両側を前記側壁絶縁膜に囲まれ、且つ前記側壁絶縁膜から突出する前記突出部が対向しているゲート電極埋め込み用溝を形成する工程と、前記ゲート電極埋め込み用溝の部分から半導体基板に不純物をイオン注入して前記ゲート電極埋め込み用溝の下に前記半導体基板の導電型と同じ導電型パンチスルーストッパー領域及び前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域を形成する工程と、前記ゲート電極埋め込み用溝の半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート電極埋め込み用溝にゲート電極を埋め込む工程とを具備したことを特徴とする半導体装置の製造方法。
  3. 前記パンチスルーストッパー領域は、前記突起部直下ではその不純物ピーク濃度が前記ゲート絶縁膜直下の不純物ピーク濃度より浅く形成されていることを特徴とする請求項に記載の半導体装置の製造方法。
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