TWI780039B - 用於使用犧牲第iv族材料層形成包括第iii-v族材料奈米線的電晶體之技術 - Google Patents

用於使用犧牲第iv族材料層形成包括第iii-v族材料奈米線的電晶體之技術 Download PDF

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錢德拉 S. 摩哈帕崔
葛林 A. 葛拉斯
阿納德 S. 摩西
卡希克 詹布納森
威利 瑞奇馬迪
吉伯特 戴威
泰希爾 迦尼
傑克 T. 喀瓦里洛斯
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美商英特爾公司
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Abstract

本發明揭示用於使用犧牲第IV族半導體材料層形成包括一或多個第III-V族半導體材料奈米線的電晶體結構之技術。在一些狀況下，該電晶體可包括環繞全閘極(GAA)組態。在一些狀況下，該等技術可包括形成替代鰭片堆疊，該替代鰭片堆疊包括形成於第IV族材料緩衝層(諸如矽、鍺、或矽鍺)上的第III-V族材料層(諸如，砷化銦鎵、砷化銦或銻化銦)，使得該第IV族緩衝層稍後可使用選擇性蝕刻製程移除該第IV族材料緩衝層以留下該第III-V族材料以供用作電晶體通道中之奈米線。在一些此類狀況下，該第III-V族材料層可以假晶方式生長至下層第IV族材料，以便不形成錯配差排。該等技術可用來形成包括任何數目之奈米線的電晶體。

Description

用於使用犧牲第IV族材料層形成包括第III-V族材料奈米線的電晶體之技術
本發明係有關於用於使用犧牲第IV族材料層形成包括第III-V族材料奈米線的電晶體之技術。
發明背景
半導體裝置為利用半導體材料之電子性質的電子組件，該等半導體材料諸如矽(Si)、鍺(Ge)及砷化鎵(GaAs)，僅列舉一些實例。場效電晶體(FET)為包括以下三個端子的半導體裝置：閘極、源極及汲極。FET使用藉由閘極施加的電場來控制電荷載體(例如，電子或電洞)藉以自源極流動至汲極的通道之電導率。一些FET具有被稱為主體或基板的第四端子，該第四端子可用來對電晶體加偏壓。金氧半導體FET(MOSFET)經組配為具有介於電晶體之閘極與主體之間的絕緣體，且MOSFET通常用於放大或切換電子信號。在一些狀況下，MOSFET包括側壁或處於閘極之任一側上之所謂的閘極間隔件，該側壁或該等所 謂的閘極間隔件可幫助決定通道長度且例如可幫助替換閘極製程。互補MOS(CMOS)結構通常使用p型MOSFET(p-MOS)及n型MOSFET(n-MOS)來實行邏輯閘極及其他數位電路。
finFET為圍繞半導體材料之薄條(一般地稱為鰭片)構建的電晶體。電晶體包括標準FET節點，包括閘極、閘極介電質、源極區及汲極區。裝置之導電通道存在於鰭片之鄰近於閘極介電質的外部分上。具體而言，電流沿鰭片之兩個側壁/在鰭片之兩個側壁(垂直於基板表面的側)內並且沿鰭片之頂部(平行於基板表面的側)流動。因為此類組態之導電通道實質上沿鰭片之三個不同的外平面區存在，所以此finFET設計有時稱為三閘極電晶體。三閘極電晶體為非平面電晶體組態之一實例，且其他類型之非平面組態亦為可利用的，諸如所謂的雙閘極電晶體組態，其中導電通道主要僅沿鰭片之兩個側壁(且不沿鰭片之頂部)存在。另一非平面電晶體組態為環繞全閘極(gate-all-around)組態，該環繞全閘極組態與基於鰭片之電晶體類似地組配，但不是鰭片式通道區，其中閘極在三個部分上(且因此，存在三個有效閘極)，使用一或多個奈米線(或奈米帶)且閘極材料大體上包圍每一奈米線。
依據本發明之一實施例，係特地提出一種積體電路，包含：一基板；以及一電晶體，包括：一通道，其形成於該基板上方且包括一或多個奈米線，每一奈米線 包含第III-V族半導體材料；以及一閘極堆疊，其大體上圍繞每一奈米線，該閘極堆疊包括閘極介電質材料及閘極材料；一溝槽狀特徵，其位於該一或多個奈米線下方且延伸至該基板之一部分中，其中閘極介電質材料及閘極材料處於該包括延伸至該基板中之部分的溝槽狀特徵中。
A:平面
H1~H4、Fh:高度
H5、H6:有效鰭片高度
Fw:寬度
20:結構
30:積體電路結構
100:基板
101:頂部表面/上表面
102、104:鰭片
103、105:鰭片溝槽
107、109:底部
109':彎曲刻面
109":平坦底部
110:淺溝槽隔離(STI)/STI材料/STI平面
112:絕緣體材料
115:溝槽
122:成核層
124:第IV族緩衝層/下層緩衝層
126:第III-V族材料層/奈米線/奈米帶/GAA通道區
126':III-V材料層/GAA通道區
128:第IV族帽層/帽層
128':第IV族材料帽層
132:閘極介電質/虛擬閘極介電質材料/虛擬閘極介電質
134:閘極/虛擬閘極材料/虛擬閘極
136:閘極間隔件材料/間隔件
138、178:硬遮罩
140:通道區
153、155:溝槽狀特徵
160、162:源極區
161、163:汲極區
164、165:替代鰭片
172:薄閘極介電質層/薄閘極介電質材料
174:閘極材料
176:閘極觸點材料
180:孔隙
1000:計算系統
1002:母板
1004:處理器
1006:通訊晶片
圖1A至圖1L'例示根據本揭示案之一些實施例的由經組配來形成包括至少一第III-V族半導體材料奈米線通道的電晶體之方法產生的示例性積體電路結構。應注意，圖1I至圖1L為根據一些實施例的沿圖1H之平面A截取的橫截面圖。亦應注意，圖1C'及圖1C"例示根據一些實施例的可形成的示例性替代性溝槽底部形狀。進一步應注意，圖1D'、圖1F'、圖1J'、圖1K'及圖1L'經提供來例示根據一些實施例的可用來形成包括兩個第III-V族半導體材料奈米線的電晶體之示例性結構。
圖2為根據本揭示案之一實施例的例示圖1L之示例性結構之一部分且包括一些變化的掃描穿透電子顯微鏡(STEM)影像。例如，一此變化為孔隙存在於奈米線與基板之間。
圖3例示根據本揭示案之一些實施例的包括環繞全閘極電晶體組態的積體電路，該等環繞全閘極電晶體組態包括第III-V族材料奈米線。
圖4例示根據本揭示案之一些實施例的圖3之包括於與包括圖1E之替代材料鰭片堆疊的結構相同之 晶粒上的結構。
圖5例示根據本揭示案之一些實施例的以使用本文所揭示之技術形成的積體電路結構或裝置實行的計算系統。
藉由閱讀與本文所描述之諸圖一起進行的以下詳細描述，將較好地理解本實施例之此等及其他特徵。在圖式中，各圖中例示的每一相同或幾乎相同組件可藉由類似數字表示。出於清晰性之目的，可並未在每一圖中標記每一組件。此外，如將瞭解的，諸圖未必按比例繪製或意欲將所描述之實施例限制於所示之特定組態。例如，雖然一些圖通常指示直線、直角及平滑表面，但所揭示技術之實際實行可小於理想直線或直角，且一些特徵可具有表面形貌學或以其他方式為非平滑的，考慮製造製程之真實世界限制。簡而言之，諸圖僅提供來展示示例性結構。
較佳實施例之詳細說明
本發明揭示用於使用犧牲第IV族半導體材料形成包括一或多個第III-V族半導體材料奈米線的電晶體結構之技術。在一些狀況下，電晶體可包括環繞全閘極(GAA)組態且結構可使用GAA製造製程加以形成。在一些狀況下，技術可包括形成替代鰭片堆疊，該替代鰭片堆疊包括形成於第IV族緩衝層(諸如矽、鍺或矽鍺)上的第III-V族材料層(諸如，砷化銦鎵、砷化銦或銻化銦)，使得稍後可使用選 擇性蝕刻製程移除第IV族緩衝層以留下第III-V族材料以供用作電晶體通道中之奈米線。在一些此類狀況下，第III-V族材料層可以假晶方式生長至下層第IV族材料，使得該第III-V族材料層符合下層第IV族材料而不形成錯配差排。在一些狀況下，犧牲第IV族材料帽層亦可經形成在第III-V族材料層上方，以例如幫助保護第III-V族材料層(因為該第III-V族材料層以在電晶體通道中使用作為目標)。此外，在以形成多於一個第III-V族材料奈米線為目標之狀況下，犧牲第IV族帽層可經形成在每一第III-V族層上方，以達成包括二或更多個奈米線的結構。許多組態及變化將根據本揭示案為顯而易見的。
一般概述
控制穿過電晶體之子鰭片或子通道區的源極至汲極洩漏而不使電晶體效能降級為主要挑戰。此尤其為對包括第III-V族半導體材料的電晶體之挑戰。用來解決子鰭片或子通道洩漏的技術包括形成具有環繞全閘極(GAA)組態之電晶體，其中電晶體在通道區中包括一或多個奈米線(或奈米帶)。然而，由於例如影響電晶體特性中之次臨界斜率的通道界面之清潔度或表面品質，以及各種其他非平凡問題，用於形成具有GAA組態的第III-V族半導體材料電晶體之技術可為困難的。
因此，且根據本揭示案之一或多個實施例，提供用於使用犧牲第IV族材料形成包括一或多個第III-V族材料奈米線的電晶體結構之技術。本文中「第IV族材料」 之使用包括至少一第IV族元素(例如，矽、鍺、碳、錫、鉛)，諸如Si、Ge、矽鍺(SiGe)、碳化矽(SiC)等。本文中「第III-V族材料」之使用包括至少一第III族元素(例如，鋁、鎵、銦、硼、鉈)及至少一第V族元素(例如，氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)等。在一些實施例中，技術可包括形成替代鰭片堆疊，該替代鰭片堆疊包括第IV族緩衝層上之第III-V族材料層，使得稍後可使用選擇性蝕刻製程移出第IV族緩衝層，以留下第III-V族材料以供用作電晶體通道中之奈米線。在一些此類實施例中，第III-V族材料層可以假晶方式生長至下層第IV族材料。換言之，在一些此類實施例中，第III-V族通道材料可生長得足夠薄(例如，小於臨界厚度，超過該臨界厚度引入差排)，使得該第III-V族通道材料符合下層第IV族(子鰭片)材料而不形成錯配差排。因此，在一些此類實施例中，通道材料可對可適應錯配應變的第IV族緩衝層(犧牲材料)保持拉緊。此外，在一些此類實施例中，由於假晶磊晶生長，第III-V族通道材料與第IV族子鰭片材料之間的晶格失配可為不重要的，從而允許第III-V族主動通道層在第IV族材料上之生長。
在一些實施例中，電晶體可包括環繞全閘極(GAA)組態，且結構可使用GAA製造製程加以形成，如將根據本揭示案為顯而易見的。在一些實施例中，犧牲第IV族材料帽層亦可經形成在第III-V族材料層上方，以例如幫助保護第III-V族材料層(因為該第III-V族材料層以在電 晶體通道中使用作為目標)。此外，在以形成多於一個第III-V族材料奈米線為目標之一些實施例中，犧牲第IV族材料帽層可經形成在每一第III-V族層上方，以達成包括二或更多個奈米線的結構。在一些實施例中，第IV族材料成核層可經形成在第IV族緩衝層下方，以例如潤濕鰭片溝槽之底部且/或充當種晶材料。在一些實施例中，替代鰭片異質磊晶堆疊(例如，包括子鰭片或子通道材料及通道材料)可原位生長，使得例如可最小化或消除空氣斷開/平面化之不利效應。在一些此類實施例中，較清潔的(例如，較好的表面品質)通道界面可導致電晶體特性之改良次臨界斜率。
許多效益將根據本揭示案為顯而易見的。例如，在一些實施例中，技術經由子鰭片(或子通道)減少或完全消除源極/汲極洩漏。此外，在一些實施例中，GAA電晶體組態之使用可提高有效的閘極控制，此可經由短通道效應幫助抑制洩漏(例如，尤其在III-V材料通道之情境下)。在一些實施例中，技術由於第IV族材料與第III-V族材料之間的良好蝕刻選擇性而為有益的。換言之，在一些此類實施例中，可以相較於第III-V族材料之移除的較快速率(例如，至少快1.5-1000倍)選擇性地移除第IV族材料(諸如Ge)的蝕刻劑為可利用的(例如，包括過氧化物化學的蝕刻劑)(且在一些狀況下，例如，III-V材料使用此類蝕刻劑之移除可完全不發生或可為輕微的)。在一些實施例中，本文所描述之技術可使用於CMOS整合方案中，該CMOS整合方案在同一磊晶材料堆疊中包括第IV族材料(諸如Ge) 及第III-V族材料。在一些實施例中，本文所描述之技術可導致較好的短通道控制、較高效能及無(或最小)斷開狀態洩漏。在一些實施例中，第III-V族通道材料在第IV族子鰭片材料上之原位生長與例如凹入及再生長方法相比可幫助取得較好的次臨界斜率。在一些實施例中，本文所描述之技術可由於例如較短通道的電晶體裝置之結果而允許前進至未來/較低技術節點。
本文所提供的技術及結構之使用可為使用工具可偵測的，該等工具諸如掃描/穿透電子顯微術(SEM/TEM)、組成映射、x射線結晶學或繞射(XRD)、二次離子質譜法(SIMS)、飛行時間SIMS(ToF-SIMS)、原子探針成像或斷層掃描、局部電極原子探針(LEAP)技術、3D斷層掃描、高解析度物理或化學分析，僅列舉若干適合的示例性分析工具。特定而言，在一些實施例中，此類工具可指示以至少一第III-V族材料奈米線組配的結構或裝置，且此至少一奈米線可位於電晶體之通道區中。在一些此類實施例中，電晶體可包括GAA組態，使得閘極堆疊材料大體上圍繞至少一奈米線包覆(例如，圍繞奈米線之外表面之至少50%、60%、70%、80%、90%或95%包覆)。在一些實施例中，技術可形成包括通道區的電晶體，該通道區包括至少一奈米線，其中該至少一奈米線形成在基板上方。此外，在一些此類實施例中，溝槽狀特徵可經形成於基板中且位於至少一奈米線下方，且閘極堆疊材料(例如，閘極介電質及閘極)可延伸至基板中之溝槽狀特徵中，如將 根據本揭示案為顯而易見的。在一些實施例中，技術可留下用來形成第III-V族材料奈米線的替代鰭片結構之殘留物，且此類殘留物可位於同一基板/晶粒/晶片上。在一些此類實施例中，殘留物可包括形成於共用基板/晶粒/晶片(與使用本文所描述之技術形成的電晶體共用)上、形成於共用基板/晶粒/晶片中及/或形成共用基板/晶粒/晶片上方的鰭片式結構，其中該鰭片式結構仍包括一或多個犧牲第IV族材料層，諸如緩衝層、帽層及/或成核層，如本文所描述。在一些實施例中，可藉由量測自使用本文所描述之技術達成的效益來偵測積體電路結構，該等效益諸如例如短通道電晶體效能改良及/或斷開狀態漏泄電流之消除(或減少)。許多組態及變化將根據本揭示案為顯而易見的。
方法論及架構
圖1A至圖1L'例示根據本揭示案之一些實施例的由經組配來形成包括至少一第III-V族半導體材料奈米線通道的電晶體之方法產生的示例性積體電路結構。因此，在一些此類實施例中，電晶體可具有例如環繞全閘極組態。應注意，圖1I至圖1L為根據一些實施例的沿圖1H之平面A截取的橫截面圖。亦應注意，圖1C'及圖1C"例示根據一些實施例的可形成的示例性替代性溝槽底部形狀。進一步應注意，圖1D'、圖1F'、圖1J'、圖1K'及圖1L'經提供來例示根據一些實施例的可用來形成包括兩個第III-V族半導體材料奈米線的電晶體之示例性結構。在一些實施例中，技術可用來形成p型及/或n型電晶體裝置，諸如p型 MOSFET(p-MOS)、n型MOSFET(n-MOS)、p型隧道FET(p-TFET)，或n型TFET(n-TFET)。此外，在一些實施例中，技術可用來有益於例如包括在互補MOS(CMOS)或互補TFET(CTFET)裝置中的p型電晶體及n型電晶體中任一者或兩者。仍此外，在一些實施例中，技術可與不同規模之裝置一起使用，該等裝置諸如具有在微米範圍內或在毫微米範圍內之關鍵尺寸的電晶體裝置(例如，在32nm、22nm、14nm、10nm、7nm，或5nm製程節點，或超出以上各項處形成的電晶體)。
圖1A例示根據一實施例的包括具有由基板100形成的鰭片102及104之基板100的示例性結構。在一些實施例中，鰭片102及104可使用諸如例如一或多個圖案化及刻蝕製程之任何適合技術加以形成。在一些狀況下，形成鰭片102及104之製程可稱為例如淺溝槽凹入。在此示例性實施例中，鰭片102及104由基板100形成，但在其他實施例中，鰭片可形成於100上(例如，使用任何適合沉積/生長及圖案化技術)。在此示例性實施例中，圖1A亦展示形成於鰭片102及104之間的溝槽115。在一些實施例中，鰭片可經形成以具有不同寬度Fw及高度Fh。例如，在縱橫比捕捉(ART)方案中，鰭片可經形成以具有特定高寬比，使得當該等鰭片稍後經移除或凹入時，所形成的所得溝槽允許經沉積以在側表面上終止的替代材料中之缺陷，因為材料垂直地生長，諸如非晶/介電質側壁，其中側壁為相對於生長區域之大小充分高的，以便如果不捕捉缺陷中 之全部則捕捉缺陷中之大部分。在此示例性狀況下，鰭片之高寬比(h：w)可大於1，諸如例如大於1.5、2或3，或任何其他適合的最小比。應注意，儘管僅兩個鰭片展示於圖1A之示例性結構中以用於例示性目的，但可形成任何數目之鰭片，諸如一個、五個、十個、數百個、數千個、數百萬個等，取決於最終用途或目標應用。
在一些實施例中，基板100可包括：塊體基板，其包括第IV族材料或化合物諸如矽(Si)、鍺(Ge)、碳化矽(SiC)或矽鍺(SiGe)及/或至少一第III-V族化合物及/或藍寶石及/或任何其他適合材料，取決於最終用途或目標應用；絕緣體上X(XOI)結構，其中X為上述材料(例如，第IV族及/或第III-V族及/或藍寶石)中之一個，且絕緣體材料為氧化物材料或介電材料或一些其他電氣絕緣材料；或一些其他適合的多層結構，其中頂部層包括上述材料(例如，第IV族及/或第III-V族及/或藍寶石)中之一個。回想起，本文中第IV族材料之使用包括至少一第IV族元素(例如，矽、鍺、碳、錫、鉛)，諸如Si、Ge、SiGe、SiC等。亦回憶起，如本文所使用之「第III-V族材料」之使用包括至少一第III族元素(例如，鋁、鎵、銦、硼、鉈)及至少一第V族元素(例如，氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)等。基板100之原始厚度或高度可在例如50微米至950微米之範圍內，或一些其他適合的厚度或高度，且此原始高度可由於基板100中、上及/或上方的處理之結果而降低。在一些實施例中，基板 100可用於一或多個其他積體電路(IC)裝置，諸如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種感測器或任何其他適合的半導體或IC裝置，取決於最終用途或目標應用。因此，在一些實施例中，本文所描述之電晶體結構可包括在系統單晶片(SoC)應用中，如將根據本揭示案為顯而易見的。
圖1B例示根據一實施例的在淺溝槽隔離(STI)110處理已在圖1A之結構之溝槽115中執行之後形成的示例性結構。在一些實施例中，STI處理可包括任何適合的技術，諸如例如繼之以可選的平面化或拋光製程的STI材料之沉積。在一些實施例中，任何適合的沉積製程可用於STI 110沉積，且STI材料可基於基板100之材料加以選擇(例如，以提供適當隔離及/或鈍化)。例如，在Si基板100之狀況下，STI材料110可經選擇為二氧化矽或氮化矽。
圖1C例示根據一實施例的在已自圖1B之結構蝕刻出鰭片102及104以分別形成鰭片溝槽103及105之後形成的示例性結構。在一些實施例中，任何適合的濕式及/或乾式蝕刻製程可用來形成例如鰭片溝槽103及105。在一些此類實施例中，鰭片溝槽103及105可包括所要或控制的大小及形狀，例如基於鰭片102及104之大小及形狀及/或基於在用來形成溝槽103及105的蝕刻期間使用的條 件。在圖1C之示例性結構中，溝槽之底部107及109包括如所示之刻面，該刻面可促進隨後沉積之材料之生長，如將在本文中更詳細地描述。在此示例性實施例中，在溝槽之底部107及109處之刻面展示為{111}刻面，該{111}刻面在溝槽之底部處包括三角形形狀。在此實施例中，在溝槽之底部處之{111}刻面可用來促進第III-V族磊晶材料之生長，如以下將更詳細地描述。在一些實施例中，可形成任何溝槽底部幾何形狀，諸如例如圖1C'中所例示之彎曲刻面109'或圖1C中所列示之平坦底部109"。在一些實施例中，溝槽底部107及109處之幾何形狀可基於例如所要的處理及/或真實世界製造製程。
圖1D例示根據一實施例的在多個材料已經沉積於圖1C之結構之鰭片溝槽103及105中之後形成的示例性結構。在一些實施例中，可將二或更多個材料層沉積於鰭片溝槽103及105中。在一些此類實施例中，鰭片溝槽103及105可為充分窄的及/或充分深的(例如，具有至少2之高寬比)以用於用來使用ART方案且用來含有晶格缺陷(例如，錯配差排、疊差等)的多層結構至溝槽之極底部的沉積或磊晶生長。在一些此類實施例中，窄溝槽103及105對於使用ART方案之使用可解釋沉積在該等窄溝槽中的材料之晶格失配。此外，在一些此類實施例中，使用ART方案最小化或消除通道區中之晶格缺陷，如基於本揭示案可理解的。在一些實施例中，沉積可為選擇性的，使得該沉積僅或主要(例如，其中材料之至少60%、70%、80%、 90%或95%)生長在例如鰭片溝槽103及105中。在一些此類實施例中，材料中之一些可生長在其他區域中，諸如例如生長在STI 110上。在此示例性實施例中，沉積於鰭片溝槽103及105中的材料包括成核層122、第IV族緩衝層124、第III-V族材料層126及第IV族帽層128。請注意，第IV族或第III-V族對於描述層、特徵或結構之材料之使用用來指示該層、特徵或結構包括對應的第IV族材料或第III-V族材料，但亦可包括其他材料，諸如一或多個摻雜劑材料，如將根據本揭示案為顯而易見的。在一些實施例中，成核層122為可選擇的(且因此，不存在)，因為該成核層可經沉積來潤濕例如溝槽底部103及105(例如，以潤濕{111}刻面式溝槽)。在成核層122存在的實施例中，該成核層可包括第IV族材料，諸如例如Si、Ge或SiGe。在一些實施例中，成核層122在存在的情況下可包括基於基板及/或上覆層(例如，第IV族緩衝層124)之材料來包括材料。
在圖1D之示例性實施例中，第IV族緩衝層124沉積或生長於成核層122上。在不包括成核層的實施例中，緩衝層124可直接沉積或磊晶生長於例如鰭片溝槽103及105之底部上。在一些實施例中，緩衝層124可包括第IV族材料，諸如例如Si、Ge或SiGe。在一些實施例中，第III-V族材料層126可沉積/磊晶生長於第IV族緩衝層124上方及/或第IV族緩衝層124上，且層126可用於電晶體通道，如本文將更詳細地描述。在一些此類實施例中，層126之磊晶生長可原位(在無空氣斷開的情況下)進行，此與例如凹 入及再生長技術相比可幫助提供較好的次臨界斜率。在一些實施例中，第III-V族材料層126可包括砷化銦鎵(InGaAs)、砷化鎵(GaAs)、氮化鎵(GaN)、氮化銦鎵(InGaN)、砷化銦(InAs)、銻化銦砷(InAsSb)或銻化銦(InSb)，僅列舉一些實例。在一些實施例中，III-V材料層126可為假晶層或以假晶方式生長至緩衝層124。在一些此類實施例中，III-V材料層126(將用於電晶體通道)可經生長成足夠薄的(例如，小於臨界厚度，超過該臨界厚度引入差排)，使得該III-V材料層符合下層緩衝層124而沒有形成例如錯配差排。此外，在一些此類實施例中，III-V材料層可對緩衝層124材料保持拉緊，此可適應例如錯配應變。此外，在一些此類實施例中，由於III-V材料層126之假晶磊晶生長，III-V材料層126與下層IV緩衝層124之間的晶格失配可變得不重要或具有最小至無影響。因此，在一些實施例中，第IV族緩衝層124材料及/或第III-V族層126材料可經選擇以允許層126之假晶生長，藉此實現裝置品質主動通道層126。
在一些實施例中，可選擇的第IV族帽層128可沉積/磊晶生長在第III-V族材料層126上方及/或第III-V族材料層126上。如可在圖1D中看出，帽層128經包括且已超過結構之STI 110平面過度生長。在一些實施例中，帽層128可包括第IV族材料，諸如例如Si、Ge或SiGe。在一些實施例中，帽層128可包括與緩衝層124相同的材料，而在其他實施例中，層124、128可包括不同材料。在 一些實施例中，第IV族緩衝層124(及第IV族帽層128，在存在的情況下)之材料可經選擇，使得該材料可相對於III-V層126之材料選擇性地經移除。以此方式，在一些實施例中，第IV族材料層(例如，124，且在存在的情況下，122及128)可為犧牲材料，該犧牲材料由於使用蝕刻製程選擇性地移除第IV族材料層之結果而用來幫助將通道層126形成為奈米線，如以下將更詳細地描述。在一些實施例中，包括於鰭片堆疊中的層中之一或多個(例如，層122、124、126、128中之一或多個)可包括分級(例如，提高及/或降低)層中之一或多個材料之含量。此外，在一些實施例中，包括於鰭片堆疊中的層中之一或多個可為包括至少兩個材料層的多層結構，取決於最終用途或目標應用。
在一些實施例中，形成於鰭片溝槽103及105中的材料之堆疊可包括堆疊中之一或多個額外III-V材料層，以例如形成包括至少兩個奈米線/奈米帶的GAA電晶體組態。此外，在一些此類實施例中，犧牲第IV族材料層可形成於二或更多個III-V材料層之間以便稍後使用選擇性蝕刻製程加以移除。例如，圖1D'例示根據一實施例的可形成於鰭片溝槽103及105中的材料之交替堆疊。如可看出的，堆疊包括成核層122及緩衝層124，如先前所描述，且亦包括兩個III-V材料層126'及兩個第IV族材料帽層128'。關於層126及128的先前有關揭示內容同樣分別適用於層126'及128'。如可基於本揭示案理解的，兩個第IV族材料帽層128'隨後可經由選擇性蝕刻製程移除以釋放兩個 III-V材料層126'，例如以在電晶體之通道區中形成兩個奈米線，如以下將更詳細地描述。材料堆疊上之許多變化將根據本揭示案為顯而易見的，且任何數目之III-V材料層126/126'可使用於堆疊中(例如，1、2、3、4、5等)以使用本文所描述之技術形成對應數目之奈米線/奈米帶(例如，1、2、3、4、5等)。
圖1E例示根據一實施例的在圖1D之結構之STI 110材料已經凹入之後形成的示例性結構。在一些實施例中，使STI 110材料凹入可使用任何適合的技術來進行。在一些此類實施例中，可在使STI材料110凹入之前已進行拋光或平面化製程。在此示例性實施例中，STI 110材料經凹入，使得第IV族帽層128處於有效鰭片高度H5(鰭片之超過STI 110平面的部分之高度)內；然而，在其他實施例中，STI 110材料可凹入至不同深度。例如，在一些實施例中，可進行凹入製程以使STI平面110之頂部處於III-V層126上方作為目標，使得帽層128之一部分夾在STI材料110之間。在一些實施例中，成核層122可具有在10nm至50nm(例如，15nm至30nm)之範圍內的高度H1，或任何其他適合的高度，取決於最終用途或目標應用。在一些實施例中，第IV族緩衝層124可具有在20nm至200nm(例如，50nm至100nm)之範圍內的高度H2，或任何其他適合的高度，取決於最終用途或目標應用。在一些實施例中，第III-V族材料層126可具有在10nm至100nm(例如，10nm至50nm)之範圍內的高度H3，或任何其他適合 的高度，取決於最終用途或目標應用。在一些實施例中，第IV族帽層128可具有在20nm至200nm(例如，50nm至100nm)之範圍內的高度H4，或任何其他適合的高度，取決於最終用途或目標應用。
圖1F例示根據一實施例的在虛擬閘極堆疊已形成於圖1E之結構上之後形成的示例性結構。在此示例性實施例中，閘極介電質132及閘極134為用於例如閘極最後製程流中之替代閘極製程的虛擬材料(例如，用於閘極134之虛擬多晶矽)。如將參考圖1G論述的，虛擬材料將經移除以允許在結構之通道區中處理來形成一或多個奈米線。虛擬閘極堆疊之形成可包括例如沉積虛擬閘極介電質材料132、虛擬閘極材料134；圖案化虛擬閘極堆疊；沉積閘極間隔件材料136；以及進行間隔件蝕刻來形成圖1F中所示之結構。此實施例中之示例性結構亦包括閘極堆疊上之硬遮罩138，該硬遮罩可經包括以例如在後續處理期間保護虛擬閘極堆疊。圖1F'經提供來例示在製程流中之此階段處的圖1D'之示例性交替鰭片。
圖1G例示根據一實施例的在絕緣體材料112之層已經形成於圖1F之結構上之後形成的示例性結構。應注意，在此示例性實施例中，絕緣體材料112經例示為透明的，以允許下層特徵將被看見。在一些實施例中，絕緣體材料112可包括介電質材料，諸如例如二氧化矽。在一些實施例中，在絕緣體材料112之沉積之後，可進行拋光及/或平面化製程以產生圖1G之示例性結構。
圖1H例示根據一實施例的在圖1G之虛擬閘極堆疊(包括虛擬閘極介電質132及虛擬閘極134)已經移除以重新暴露通道區140之後形成的示例性結構。在一些實施例中，移除虛擬閘極堆疊可包括使用諸如例如蝕刻、拋光及/或清潔製程的任何適合的技術首先移除硬遮罩層138及隨後移除虛擬閘極堆疊(層134及132，在此示例性狀況下)。圖1H中之A平面用來指示圖1I至圖1K'之橫截面圖，如以下將更詳細地描述。
圖1I為根據一實施例的沿圖1H之平面A截取的橫截面圖。圖1I經提供來例示圖1H之結構之通道區。如可看出的，該結構包括處於STI 110平面之頂部下方的子鰭片部分及處於STI平面之頂部上方的一部分，在在此示例性實施例中，該部分具有如所指示之高度H5。回憶起，在此示例性實施例中，第IV族材料層(層122、124及128)意欲為將要被蝕刻出且移除以形成一或多個奈米線的犧牲層，如以下將更詳細地描述。亦回憶起，成核層122及帽層128為可選擇的層，且因此在一些實施例中，該等層中之一個或兩者不需要存在。在一些實施例中，維持替代鰭片材料之一部分(諸如將被用作電晶體通道區的該部分，其在此示例性實施例中為層126)處於STI 110平面之頂部下方可幫助保持該子STI平面部分之界面清潔(例如，較好的表面品質)，例如直至子鰭片或子通道材料實際上經釋放。在此示例性實施例中，以被用作電晶體通道作為目標的假晶III-V材料層126受到保護，因為該假晶III-V 材料層夾在第IV族緩衝層124與帽層128之間，且亦夾在STI 110材料之間。
圖1J例示根據一實施例的在圖1I之STI 110經凹入使得先前子鰭片區之一部分暴露之後的示例性結構。根據一實施例，此允許選擇性蝕刻(例如，濕式及/或乾式)將被進行且形成圖1K之示例性結構。在一些實施例中，選擇性蝕刻可包括對於給定蝕刻劑以相對於III-V材料(例如，層126之III-V材料)之移除快至少1.5倍、2倍、3倍、4倍、5倍、10倍、100倍或1000倍的速率移除第IV族材料(例如，層124，且在存在的情況下，層122及128之第IV族材料)的蝕刻製程。應注意，在一些實施例中，例如，可進行多於一個蝕刻製程。亦應注意，在一些實施例中，圖1J之鰭片(具有有效鰭片高度H6)可使用於例如鰭片式電晶體組態中。在一些此類實施例中，任何適合的蝕刻劑及/或蝕刻條件可用來達成製程之所要的選擇性。例如，過氧化物化學可用來選擇性地蝕刻且移除第IV族材料層(例如，層128、124及122)，同時最低限度地蝕刻(或完全不蝕刻)III-V材料層126。可與過氧化物化學一起使用的示例性材料組合包括用於第IV族材料層(例如，層128、124及122)之Si、Ge及/或SiGe及用於第III-V族材料層(例如，層126)之InGaAs、InAs及/或InAsSb。如可在圖1K中看出的，第IV族材料(例如，層128、124及122)已經選擇性地移除，留下可藉由例如層126之任一側上的間隔件136保持在適當位置的III-V材料層126。
如亦可在圖1K中看出的，溝槽狀特徵153及155作為第IV族材料層之移除之結果(例如，在此示例性實施例中，作為層122及124之移除之結果)而形成於STI 110及基板100中。在此示例性實施例中，溝槽狀特徵153及155形成於III-V材料層126(該III-V材料層以用作電晶體通道作為目標)下方且形成於基板100中，使得溝槽狀特徵153及155之底部107及109在STI材料110下方且在基板100之頂部/上表面(例如，在基板100及STI材料110之界面處之表面)下方延伸，如可在圖1K中看出的。回憶起，溝槽狀特徵153及155之底部107及109可具有各種不同形狀(例如，如圖1C'及圖1C"中所示)，取決於例如用來形成鰭片溝槽103及105的蝕刻製程。另外，在一些實施例中，用來自圖1J之結構移除第IV族材料層的蝕刻製程可亦移除基板100材料之一部分，因為基板100可亦包括例如第IV族材料(或可藉由在蝕刻製程期間使用的蝕刻劑移除的其他材料)。因此，在一些此類實施例中，蝕刻可移除溝槽狀特徵153及155之底部107及109處之一些基板材料100，且此類溝槽狀特徵可因此呈現相較於針對鰭片溝槽103及105形成的該形狀的不同形狀。應注意，在一些實施例中，用來移除第IV族材料的蝕刻製程可不完全地移除溝槽狀特徵153及155中之第IV族材料，使得一些剩餘第IV族材料可剩餘在溝槽狀特徵153及155中，諸如例如保持在溝槽狀特徵之底部107及109處。換言之，在一些實施例中，選擇性蝕刻製程可大體上移除第IV族材料，使得犧牲材料之一部 分可剩餘在溝槽狀特徵153、155中。在一些此類實施例中，大體上移除可包括至多具有50nm、40nm、30nm、20nm、10nm、5nm、2nm或1nm之厚度或一些其他適合的最大厚度的犧牲第IV族材料剩餘，取決於所進行的選擇性蝕刻製程。
如可基於本揭示案理解的，圖1K例示環繞全閘極(GAA)電晶體組態，其中形成單個奈米線/奈米帶126。圖1J'及圖1K'經提供來例示包括例如可使用圖1D'及圖1E'中所例示之交替替代材料鰭片堆疊形成且本文所描述的兩個奈米線/奈米帶的實施例。在此示例性實施例中，當第IV族材料層經蝕刻且移除以形成圖1K'之結構(來自圖1J'之結構)時，製程亦可移除額外帽層128'，藉此留下藉由材料126'之任一側上的間隔件136懸吊於適當位置的兩個奈米線/奈米帶126'。在一些實施例中，可使用本文所描述之技術形成任何數目之奈米線/奈米帶(例如，1、2、3、4、5、6等)以用於GAA電晶體之通道區。在一些實施例中，界面層可保持在形成於最終結構中的二或更多個奈米線之間，諸如圖1J'中之層126'之間的層128'，且此界面層可包括例如絕緣材料，或任何其他適合的材料，取決於最終用途或目標應用。在一些此類實施例中，例如，閘極堆疊材料可大體上圍繞二或更多個奈米線包覆，與單獨地環繞每一奈米線相反。
圖1L例示根據一實施例的在已在圖1K之結構上進行閘極處理之後的示例性結構。在奈米線126已經 製造且展現之後，如圖1K中所示，接著為閘極堆疊處理，諸如例如替換金屬閘極(RMG)製程流。在此示例性實施例中，閘極堆疊處理包括圍繞每一奈米線126沉積薄(例如，厚度為1nm至20nm)閘極介電質層172。如可在此示例性實施例中看出的，閘極介電質材料172經保形地沉積，使得該閘極介電質材料在其生長所在的所有表面上具有大體上類似的厚度，且與其生長所在的表面之地形學銜接緊密。此外，如可在圖1L之示例性結構中看出的，薄閘極介電質材料172亦在來自圖1K的結構之基底部分上，諸如在STI材料110及基板100(其用來為在圖1D至圖1E中形成的鰭片之子鰭片部分)中之溝槽狀特徵153、155之底部107、109上及上方保形地生長。在一些實施例中，閘極介電質材料172可包括二氧化矽及/或高k介電質材料，取決於最終用途或目標應用。高k閘極介電質材料之實例包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮鋅酸鉛。在一些實施例中，例如，當使用高k材料時，可在閘極介電質層172上執行退火製程以改良該閘極介電質層之品質。在一些實施例中，閘極介電質層172可包括二或更多個材料層之多層結構。在一些實施例中，閘極介電質層172可包括分級(例如，提高及/或降低)閘極介電質層172之至少一部分中的一或多個材料之含量。
繼續圖1L之結構，在此示例性實施例中，閘 極處理包括將閘極材料174(例如，厚度為10nm至100nm)沉積在薄閘極介電質層172上。如可在此示例性實施例中看出的，閘極材料174經保形地沉積，使得該閘極材料在閘極介電質材料172上方具有大體上類似的厚度，且與閘極材料生長所在閘極介電質材料172之地形學銜接緊密。此外，如可在圖1L之示例性結構中看出的，閘極材料174亦在來自圖1K的結構之基底部分上的薄閘極介電質層172上方，諸如在STI材料110上方且在溝槽狀特徵153、155中保形地生長。另外，在此示例性實施例中，閘極處理包括將閘極觸點材料176沉積於閘極材料層174上。如可在圖1L之示例性結構中看出的，在此實施例中，閘極觸點材料176充滿溝槽狀特徵153、155；然而，在一些實施例中，閘極觸點材料176不需要完全地充滿溝槽狀特徵153、155中之一或多個，如將參考圖2更詳細地描述。在一些實施例中，閘極174及閘極觸點176之材料可包括任何適合的材料，諸如多晶矽、氮化矽、碳化矽或各種適合的金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、鈮(Nb)、氮化鈦(TiN)及/或氮化鉭(TaN)，僅列舉一些適合的材料。例如，在一些實施例中，閘極材料174可為TiN及/或TaN，且閘極觸點材料176可為W、Ta或Nb。應注意，在一些實施例中，閘極174或閘極觸點176中之一個不需要存在於閘極堆疊中，使得僅另一閘極材料層存在且與閘極介電質層172接觸。此外，應注意，在一些實施例中，閘極堆疊可包括額外材料層，諸如層172與174之間及/或層 174與176之間的一或多個材料層。在一些此類實施例中，可工作功能材料層以例如提高層172、174及/或176之間的界面品質且/或改良層172、174及/或176之間的電氣性質。圖1L'經提供來例示來自圖1K'的兩個奈米線126'上之閘極介電質172及閘極材料174。
圖2為根據本揭示案之一實施例的例示圖1L之示例性結構之一部分且包括一些變化的掃描穿透電子顯微鏡(STEM)影像。圖2之影像包括與圖1L之結構之大約一半中之該等特徵相同的特徵，其中兩者包括基板100、STI材料110、奈米線126、閘極介電質172、閘極材料174及閘極觸點材料176。然而，圖2之影像亦包括處於奈米線126下方的孔隙180，該孔隙位於圖1K之溝槽狀特徵153中。換言之，在圖2中所示之示例性實施例中，當閘極觸點材料176經沉積時，材料僅部分地充滿圖1K之子鰭片、溝槽狀特徵區153，留下孔隙180不具有材料。此可與圖1L之示例性實施例形成對比，其中圖1K之子鰭片、溝槽狀特徵區153、155之整體充滿閘極觸點材料176。圖2之影像亦列示其他變化。例如，如可在圖1L中看出的，示例性結構之特徵使用直線、對準的特徵等主要加以例示，以用於繪圖之容易性。然而，在一些情況下，結構之地形學、對準及其他幾何形狀之變化可基於所要的處理及/或作為真實世界製造製程之結果而改變。例如，如圖2中所示，地形學一些區域中尤其如此為圓形且彎曲的，諸如在STI材料110與閘極堆疊材料172、174及176接觸的拐角處。此外， 如圖2之示例性影像中所例示，奈米線126具有波狀及不均勻的外表面。仍然此外，形成於基板100中的溝槽狀特徵153、155可並非為對稱的，或甚至如圖1L中所示的大致上對稱的。例如，如可在圖2中看出的，特徵在一側上相較於另一側的較高位置處開始(在此示例性實施例中，其中左側較高)。許多結構變化及組態將根據本揭示案為顯而易見的。
繼續圖1L及圖2，儘管奈米線126之橫截面幾何形狀大體上經描繪為矩形的，但在一些實施例中，奈米線可具有不同的橫截面幾何形狀。例如，在一些實施例中，使用本文所描述之技術形成的奈米線可具有尤其如此類似圓、半圓、橢圓、半橢圓、卵形、半卵形、正方形、平行四邊形、斜方形、梯形、菱形、三角形、五邊形、六邊形等的橫截面幾何形狀，而不考慮定向。仍然此外，如先前所描述，溝槽狀特徵之底部可具有變化的不同幾何形狀，諸如例如圖1C'及圖1C"中所例示的該等幾何形狀。在一些實施例中，閘極堆疊材料可至少大體上圍繞奈米線中每一個(例如，環繞每一單個奈米線126或每一雙重奈米線126')包覆，其中閘極介電質材料172介於閘極材料174與奈米線/奈米帶材料(例如，層126/126'之III-V材料)之間。在一些此類實施例中，至少大體上圍繞可包括圍繞每一奈米線/奈米帶之外表面之至少60%、70%、80%、90%或95%，或一些其他適合的最小量，取決於最終用途或目標應用。換言之，在一些實施例中，閘極堆疊材料不需要完全圍繞 每一電晶體奈米線。
如圖1L及圖2之實施例中所示，閘極堆疊材料位於圖1K之溝槽狀特徵153及155之底部中。更具體而言，該閘極堆疊材料包括閘極介電質材料172、閘極材料174及閘極觸點材料176中之全部。換言之，在一些實施例中，至少一閘極或閘極堆疊材料(例如，閘極介電質材料、閘極材料、閘極觸點材料及/或閘極堆疊中之其他材料層)可位於基板100之頂部表面或上表面101下方(圖1L中所指示)。基板之此頂部表面或上表面亦為處於與STI材料110之界面處的表面。因此，閘極堆疊材料在閘極堆疊形成製程期間向下延伸且延伸至基板100中。在一些實施例中，閘極堆疊材料可延伸至基板100中之溝槽狀特徵153、155中，例如在基板100之頂部表面或上表面101下方達至少10nm、20nm、50nm、100nm、150nm或200nm，或一些其他適合的最小量。此外，至少一閘極堆疊材料可在基板100上且在溝槽狀特徵153、155之底部107、109處處於與基板100實體接觸中。在此示例性實施例中，閘極介電質材料172在基板100上且處於與基板100實體接觸中。回憶起，在一些實施例中，用來形成圖1K之所得示例性結構的蝕刻可並未完全地移除子鰭片犧牲材料(例如，來自層122的材料)，使得材料並未完全地自溝槽狀特徵153、155之底部107、109移除。在一些此類實施例中，閘極介電質層172可形成於該剩餘第IV族材料上，且可並未處於與基板100直接實體接觸中。然而，在一些此類實施例中，閘 極堆疊材料可仍位於形成在基板100中的溝槽狀特徵153、155中。
圖3例示根據一些實施例的包括環繞全閘極電晶體組態的積體電路，該等環繞全閘極電晶體組態包括第III-V族材料奈米線。如可在圖3之示例性結構中看出的，在此示例性實施例中，圖1H之通道區140已如參考圖1I至圖1L所描述地經處理。另外，硬遮罩178已形成於閘極堆疊上，在此示例性狀況中，用來在其他處理期間，諸如在發生來形成源極/汲極區160/161及162/163的源極/汲極處理期間，保護閘極堆疊。如圖3中所示，源極/汲極區160/161鄰接於包括一奈米線/奈米帶(例如，如圖1K中所示)的GAA通道區126，且源極/汲極區162/163鄰接於包括兩個奈米線/奈米帶(例如，如圖1K'中所示)的GAA通道區126'，用來例示兩個示例性狀況。可進行任何數目之額外製程以完成一或多個電晶體裝置之形成，諸如例如形成源極/汲極觸點及進行後端線路互連。在一些實施例中，源極/汲極處理可包括圖案化源極/汲極區及使源極/汲極區充滿適當摻雜的(或在一些狀況下未摻雜的)磊晶材料。在一些實施例中，可在進行蝕刻底切(EUC)製程之後生長源極/汲極磊晶區。在一些此類實施例中，源極/汲極區可在間隔件136下方及/或閘極堆疊下方延伸，且此類延伸部分可稱為例如源極/汲極尖端或延伸部。在一些實施例中，源極/汲極區可完全形成於基板中，可包括基板之一部分(例如，包括摻雜或以其他方式改變)，可形成於基板上方，或 其任何組合或具有任何其他適合組態。在一些實施例中，源極/汲極區160/161及162/163可包括任何適合的材料，且可選擇地包括任何適合的摻雜劑，取決於最終用途或目標應用。例如，在一些實施例中，源極/汲極區可包括一或多個III-V材料，諸如InAs、InGaAs、InSb、InAsSb或InGaSb，僅列舉一些示例性材料。此外，在一些此類實施例中，源極/汲極區材料可包括n型摻雜劑及/或p型摻雜劑，取決於最終用途或目標應用。例如，在n-MOS裝置之狀況下，源極/汲極區兩者可為n型摻雜的。在穿隧FET(TFET)裝置之另一示例性狀況中，源極區及汲極區可經相反類型地摻雜(例如，n型摻雜的一個且p型摻雜的另一個)。仍然此外，在一些實施例中，源極/汲極區可包括分級(例如，提高及/或降低)區域中至少一個中的一或多個材料之含量。仍然此外，在一些實施例中，包括於源極/汲極區中的層中之一或多個可為包括至少兩個材料層的多層結構，取決於最終用途或目標應用。一旦源極/汲極區經形成，絕緣體材料之沉積物可經提供於結構上方且經平面化。標準或定製源極/汲極觸點形成製程流可發生於此處。在一示例性狀況中，在於絕緣體材料中且在源極/汲極區160/161及162/163上方形成觸點溝槽之後，將觸點結構提供於該等觸點溝槽中，觸點結構在一些示例性實施例中可包括電阻減少金屬及觸點插塞金屬，或僅觸點插塞。示例性觸點電阻減少金屬包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑或鎳-鋁，及/或其他此類電阻減少金屬或合金。觸點插 塞金屬可包括例如鋁、銀、鎳、鉑、鈦或鎢，或其合金，但使用習知沉積製程，可使用任何適當導電的觸點金屬或合金。若希望如此，則其他實施例可進一步包括額外層，諸如黏附層(例如，氮化鈦)及/或襯墊或障壁層(例如，氮化鉭)。
在圖3之示例性結構中，在一些實施例中，左電晶體(包括一奈米線通道區126)可為p-MOS裝置，且源極/汲極區160/161兩者可以p型摻雜劑摻雜。在另一示例性實施例中，右電晶體(包括兩個奈米線通道區126')可為n-MOS裝置，且源極/汲極區162/163兩者可以n型摻雜劑摻雜。此外，在電晶體中之一個為p-MOS裝置且另一個為n-MOS裝置的實施例中，例如，該等電晶體兩者可包括於CMOS裝置中。應注意，在此CMOS裝置中，例如，電晶體可位於相較於圖3中所示情形的相隔較遠處，且/或包括介於兩個電晶體之間的額外隔離材料。此外應注意，例如，此CMOS裝置組態中之電晶體可不共用同一閘極堆疊。在一些實施例中，例如，技術可用來形成n-MOS裝置，且此n-MOS裝置可與p-MOS裝置(例如，Si、SiGe或Gep-MOS裝置)組合來形成CMOS裝置。在一些實施例中，可使用任何適合的源極/汲極材料及可選擇的摻雜方案，取決於最終用途或目標應用。例如，在TFET組態中，源極/汲極區可經相反類型地摻雜(例如，源極經p型摻雜且汲極經n型摻雜，或反之亦然)，並且通道區經最低限度地摻雜或未摻雜(或本質/i-型)。包括不同通道幾何形狀的兩個不 同組態兩者經提供於圖3之示例性結構中以用於例示之容易性。在一些實施例中，單個積體電路可包括具有具有全部相同組態(且可選擇地具有不同n型或p型結構)或二或更多個不同組態(且可選擇地具有不同n型或p型結構)的電晶體。
如可基於本揭示案理解的，在一些實施例中，例如，使用本文所描述之技術形成的電晶體(或其他積體電路層、結構、特徵或裝置)可以以下方式中至少一個形成：形成於基板100上方及形成於基板100上，因為電晶體(或其他積體電路層、結構、特徵或裝置)之各種部分可形成於基板上(例如，源極/汲極區160/161及162/163)，各種部分可形成於基板上方(例如，奈米線126及126')，且各種部分可視為在基板上且在基板上方。應注意，如本文所使用的將一層/結構/特徵/裝置形成於基板100上包括將該層/結構/特徵/裝置形成於基板100中(例如，其中該特徵至少部分地夾在基板100材料之間)，因為層/結構/特徵/裝置亦在基板上。例如，在圖3之結構中，源極/汲極區160/161及162/163例示為至少部分地在基板100中(例如，其中底部刻面部分延伸至基板100材料中)，但源極/汲極區160/161及162/163亦在基板100上(例如，因為區之底部表面在基板100材料上)。
圖4例示根據一些實施例的圖3之包括於與包括圖1E之替代材料鰭片堆疊的結構相同之晶粒上的結構20。圖4經提供來例示使用本文所描述之技術形成的 GAA電晶體可基於剩餘在相同晶粒上的虛擬或未使用結構加以偵測，在一些實施例中，因為用來形成GAA電晶體的第IV族材料(例如，層124及可選擇地層122及128)為犧牲的，且因此該等第IV族材料可不存在於最終電晶體結構中，如可基於本揭示案理解的。因此，本文所描述之技術及結構之偵測可基於在製造製程之各種階段之後剩餘的結構來達成。例如，圖3之指示為20且包括使用本文所描述之技術形成的GAA電晶體的結構可與一或多個虛擬或未使用結構共用同一基板100(或更一般地，同一基底晶粒或晶片)，諸如在示例性積體電路結構30中所例示之該等結構。如示例性結構30中所示，左鰭片可已經處理至圖1E中所示之結構之階段，使得最終產品之基板100(或基底晶粒或晶片)包括使用所描述之技術形成的GAA電晶體，且亦包括至少一虛擬或未使用鰭片結構，該至少一虛擬或未使用鰭片結構包括如本文所描述之III-V材料層(例如，層126)及一或多個第IV族材料層(例如，緩衝層124，且可選擇地，成核層122及/或帽層128)。此外，在一些實施例中，本文所描述之技術之各種其他結構殘留物可存在於同一基板100(或基底晶粒或晶片)上。例如，結構30之右側經提供來例示製程之包括如先前所描述之未使用鰭片結構的殘留物可在閘極或虛擬閘極結構(例如，包括層132、134、136及138，如先前所描述)下方，如所示。在此示例性狀況下，閘極/虛擬閘極結構之任一側上的鰭片部分亦可包括例示於結構30之左側上的材料堆疊，或該等鰭片部分可已 經移除且替代，諸如以替代鰭片164及165所示(例如，此可發生在源極/汲極處理期間，無論是否需要)。許多變化及組態將根據本揭示案為顯而易見的。
示例性系統
圖5例示根據一些實施例的以使用本文所揭示之技術形成的積體電路結構或裝置實行的計算系統1000。如可看出的，計算系統1000容納母板1002。母板1002可包括任何數目之組件，包括但不限於處理器1004及至少一通訊晶片1006，其中每一個實體上且電氣地耦接至母板1002，或以其他方式整合於該母板中。如將瞭解的，母板1002可為例如任何印刷電路板，主板、安裝於主板上的子板，或僅系統1000之板，等。
取決於計算系統之應用，計算系統1000可包括可為或可並非實體上且電氣地耦接至母板1002的一或多個其他組件。此等其他組件包括但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、攝影機及大容量儲存裝置(諸如硬碟片驅動機、光碟片(CD)、數位通用碟片(DVD)等)。根據一示例性實施例，包括於計算系統1000中的組件中之任一個可包括使用所揭示技術形成的一或多個積體電路結構或裝置。在一些實施例中，多個功能可整 合至一或多個晶片中(例如，如，應注意，通訊晶片1006可為處理器1004之部分或以其他方式整合至處理器1004中)。
通訊晶片1006可賦能用於資料至計算裝置1000及自該計算裝置之傳遞之無線通訊。「無線」一詞及其派生詞可用以描述可經由非固體媒體藉由調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相關聯裝置不含有任何引線，但是在一些實施例中該等相關聯裝置可不含有任何引線。通訊晶片1006可實行若干無線標準或協定中任何無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、上述各者之衍生物，以及指定為3G、4G、5G及其他的任何其他無線協定。計算系統1000可包括多個通訊晶片1006。例如，第一通訊晶片1006可專用於較短範圍之無線通訊，諸如Wi-Fi及藍牙，且第二通訊晶片1006可專用於較長範圍之無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算系統1000之處理器1004包括封裝於處理器1004內之積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包括以使用所揭示技術形成的一或多個積體電路結構或裝置實行的機載電路，如本文不同地描述。「處 理器」一詞可指代處理例如來自暫存器及/或記憶體的電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置之部分。
通訊晶片1006亦可包括封裝在通訊晶片1006內的積體電路晶粒。根據一些此類示例性實施例，通訊晶片之積體電路晶粒包括使用所揭示技術形成的一或多個積體電路結構或裝置，如本文不同地描述。如將根據本揭示案瞭解的，應注意，多標準無線能力可直接整合至處理器1004中(例如，其中任何晶片1006之功能整合至處理器1004中，而非具有分離通訊晶片)。此外應注意，處理器1004可為具有此無線能力的晶片組。簡而言之，可使用任何數目之處理器1004及/或通訊晶片1006。同樣地，任一晶片或晶片組可具有整合於其中的多個功能。
在各種實行方案中，計算裝置1000可為膝上型電腦、隨身型易網機、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描儀、監視器、機上盒(set-top box)、娛樂控制單元、數位攝影機、可攜式音樂播放機、數位視訊記錄器，或處理資料或採用使用所揭示技術形成的一或多個積體電路結構或裝置的任何其他電子裝置，如本文不同地描述。
進一步示例性實施例
以下實例係關於進一步實施例，許多置換及組態將自該等進一步實施例顯而易見。
實例1為一種積體電路，其包括：基板；以及電晶體，其包括：通道，其形成於該基板上方且包括一或多個奈米線，每一奈米線包括第III-V族半導體材料；以及閘極堆疊，其大體上圍繞每一奈米線，該閘極堆疊包括閘極介電質材料及閘極材料；溝槽狀特徵，其位於該一或多個奈米線下方且延伸至該基板之一部分中，其中閘極介電質材料及閘極材料處於包括延伸至該基板中的該部分的該溝槽狀特徵中。
實例2包括實例1之主題，其中該電晶體通道包括至少兩個奈米線。
實例3包括實例1至實例2中任一實例之主題，其中該溝槽狀特徵包括底部部分，該底部部分包括{111}刻面。
實例4包括實例1至3中任一實例之主題，其中該閘極大體上圍繞該至少一奈米線包括該閘極圍繞該至少一奈米線之外表面之至少90%。
實例5包括實例1至4中任一實例之主題，其中閘極介電質材料位於閘極材料與每一奈米線之間。
實例6包括實例1至5中任一實例之主題，其中該第III-V族材料包括砷化銦鎵、砷化鎵、氮化鎵、氮化銦鎵、砷化銦、銻化銦砷及銻化銦中至少一個。
實例7包括實例1至6中任一實例之主題，其進一步包括鰭片，該鰭片以以下方式中至少一個形成：形成於該基板上方及形成於該基板上，該鰭片包括包括第 III-V族半導體材料的第一層及包括第IV族半導體材料的第二層，其中該第二層處於該第一層下方。
實例8包括實例7之主題，其中該鰭片進一步包括帽層，該帽層包括第IV族半導體材料且位於該鰭片之該第一層上方。
實例9包括實例8之主題，其中該第一層及該帽層包括相同第IV族材料。
實例10包括實例7至9中任一實例之主題，其中該第IV族材料包括矽、鍺及矽鍺中之一個。
實例11包括實例1至10中任一實例之主題，其進一步包括源極及汲極區，該等源極及汲極區鄰接於該電晶體通道。
實例12包括實例1至11中任一實例之主題，其中該電晶體包括一環繞全閘極組態。
實例13包括實例1至12中任一實例之主題，其中該電晶體為n型電晶體。
實例14包括實例1至13中任一實例之主題，其中該電晶體為金氧半導體場效電晶體(MOSFET)及穿隧場效電晶體(TFET)中之一個。
實例15包括實例1至14中任一實例之主題，其進一步包括互補金氧半導體(CMOS)裝置，該互補金氧半導體(CMOS)裝置包括該電晶體。
實例16包括實例1至14中任一實例之主題，其進一步包括互補穿隧場效電晶體(CTFET)裝置，該互補 穿隧場效電晶體(CTFET)裝置包括該電晶體。
實例17為一種計算系統，其包括實例1至16中任一實例之主題。
實例18為一種積體電路，其包含：基板；電晶體，其以以下方式中至少一個形成：形成於該基板上方及形成於該基板上，該電晶體包含：通道，其包含一或多個奈米線且包括第III-V族半導體材料；源極及汲極區，其鄰接於該通道；以及閘極堆疊，其大體上圍繞每一奈米線，該閘極堆疊包括閘極介電質材料及閘極材料；以及鰭片，其以以下方式中至少一個形成：形成於該基板上方及形成於該基板上，該鰭片包含包括第III-V族半導體材料的第一層及包括第IV族半導體材料的第二層，其中該第二層處於該第一層下方。
實例19包括實例18之主題，其中包括於該至少一奈米線中的該第III-V族材料與包括於該鰭片之該第一層中的該第III-V族材料相同。
實例20包括實例18至19中任一實例之主題，其中該第IV族材料層包括相較於該基板的不同材料。
實例21包括實例18至20中任一實例之主題，其中該鰭片進一步包括帽層，該帽層包括第IV族半導體材料且位於該鰭片之該第一層上方。
實例22包括實例18至21中任一實例之主題，其進一步包含溝槽狀特徵，該溝槽狀特徵位於該一或多個奈米線下方且延伸至該基板之一部分中，其中閘極堆 疊材料處於包括延伸至該基板中的該部分的該溝槽狀特徵中。
實例23包括實例22之主題，其中該溝槽狀特徵包含底部部分，該底部部分包括{111}刻面。
實例24包括實例18至23中任一實例之主題，其中該電晶體通道包括至少兩個奈米線。
實例25包括實例18至24中任一實例之主題，其中大體上圍繞該至少一奈米線的該閘極包括該閘極圍繞該至少一奈米線之外表面之至少80%。
實例26包括實例18至25中任一實例之主題，其中閘極介電質材料位於閘極材料與每一奈米線之間。
實例27包括實例18至26中任一實例之主題，其中該第III-V族材料包括砷化銦鎵、砷化鎵、氮化鎵、氮化銦鎵、砷化銦、銻化銦砷及銻化銦中至少一個。
實例28包括實例18至27中任一實例之主題，其中該第IV族材料包括矽、鍺及矽鍺中之一個。
實例29包括實例18至28中任一實例之主題，其中該電晶體包括環繞全閘極組態。
實例30包括實例18至29中任一實例之主題，其中該電晶體為n型電晶體。
實例31包括實例18至30中任一實例之主題，其中該電晶體為金氧半導體場效電晶體(MOSFET)及穿隧場效電晶體(TFET)中之一個。
實例32包括實例18至31中任一實例之主 題，其進一步包括互補金氧半導體(CMOS)裝置，該互補金氧半導體(CMOS)裝置包括該電晶體。
實例33包括實例18至31中任一實例之主題，其進一步包括互補穿隧場效電晶體(CTFET)裝置，該互補穿隧場效電晶體(CTFET)裝置包括該電晶體。
實例34為一種計算系統，其包括實例18至33中任一實例之主題。
實例35為一種形成積體電路之方法，該方法包含：在基板上形成鰭片；在該鰭片之任一側上形成淺溝槽隔離(STI)材料；移除該鰭片之至少一部分以形成鰭片溝槽；在該鰭片溝槽中形成替代鰭片堆疊，該替代鰭片堆疊包含包括第III-V族半導體材料的第一層及包括第IV族半導體材料的第二層，其中該第二層處於該第一層下方；使該STI材料凹入；以及相對於該第III-V族材料選擇性地蝕刻該第IV族材料以大體上移除該第二層。
實例36包括實例35之主題，其中該鰭片產自於該基板。
實例37包括實例35至36中任一實例之主題，其進一步包括在該替代鰭片堆疊中形成第三層，該第三層包括第IV族半導體材料且位於該第一層上方。
實例38包括實例37之主題，其進一步包括在該選擇性蝕刻製程期間移除該第三層。
實例39包括實例35至38中任一實例之主題，其中相對於該第III-V族材料選擇性地蝕刻該第IV族 材料包括使用以比該III-V材料之移除快至少5倍之速率移除該第IV族材料的蝕刻劑。
實例40包括實例35至39中任一實例之主題，其進一步包括大體上圍繞該第一層形成閘極堆疊，該閘極堆疊包括閘極介電質材料及閘極材料。
實例41包括實例40之主題，其中大體上圍繞該第一層形成該閘極包括圍繞該第一層之外表面之至少90%形成該閘極。
實例42包括實例35至41中任一實例之主題，其進一步包括形成包括環繞全閘極組態的電晶體。
已呈現示例性實施例之前述描述以用於例示及描述之目的。其不欲為無遺漏的或將本揭示案限制於所揭示之精確形式。許多改進及變化根據本揭示案為可能的。意圖在於，本揭示案之範疇不受此詳細描述限制，而受附加至本揭示案之申請專利範圍限制。主張本申請案之優先權的未來提交之申請案可以不同方式主張所揭示主題，且可通常包括如本文不同地揭示或以其他方式表明的一或多個限制之任何集合。
20:結構
30:積體電路結構
100:基板
110:淺溝槽隔離(STI)/STI材料/STI平面
122:成核層
124:第IV族緩衝層/下層緩衝層
126:第III-V族材料層/奈米線/奈米帶/GAA通道區
126':III-V材料層/GAA通道區
128:第IV族帽層/帽層
132:閘極介電質/虛擬閘極介電質材料/虛擬閘極介電質
134:閘極/虛擬閘極材料/虛擬閘極
136:閘極間隔件材料/間隔件
138、178:硬遮罩
160、162:源極區
161、163:汲極區
164、165:替代鰭片
176:閘極觸點材料

Claims (20)

  1. 一種包括有至少一電晶體之積體電路，該積體電路包含：一基板；一主體，其位於該基板上方，該主體包括有第III-V族半導體材料；一閘極結構，其圍繞該主體而包覆，該閘極結構包括有一閘極電極及一閘極介電質，該閘極介電質位於該閘極電極與該主體之間；一隔離區，其具有一較低平面，該較低平面在該基板上；以及一溝槽，其位於該主體下方，該溝槽延伸穿過該隔離區之該較低平面且延伸進該基板中，其中該閘極介電質及該閘極電極之材料被包括在延伸進該基板之該溝槽的一部分中，並且其中該溝槽之一最低區段係低於該隔離區之該較低平面。
  2. 如請求項1之積體電路，其中該基板為一矽塊體基板。
  3. 如請求項1之積體電路，其中該溝槽包含一底部部分，該底部部分包括{111}刻面。
  4. 如請求項1之積體電路，其中該主體具有位於被包括在該主體中之該第III-V族半導體材料的一臨界厚度下方之一垂直厚度，其中該臨界厚度為超過在該第III-V族半導體材料中所引入之差排的一厚度。
  5. 如請求項1之積體電路，其中被包括在該主體中之該第III-V族半導體材料包括有銦。
  6. 如請求項1之積體電路，其中被包括在該主體中之該第III-V族半導體材料包括砷化銦鎵、砷化鎵、氮化鎵、氮化銦鎵、砷化銦、銻化銦砷或銻化銦中之至少一者。
  7. 如請求項1之積體電路，其進一步包含從該基板延伸的一鰭片，該鰭片包含一第一層，該第一層包括有被包括在該主體中之該第III-V族半導體材料，且該鰭片進一步包含一第二層，該第二層包括有第IV族半導體材料，其中該第二層位於該第一層與該基板之間。
  8. 如請求項7之積體電路，其中該鰭片進一步包含一第三層，該第三層包括第IV族半導體材料，該第一層位於該等第二及第三層之間。
  9. 如請求項8之積體電路，其中該等第二及第三層包括相同的第IV族半導體材料。
  10. 如請求項1之積體電路，其中該溝槽延伸穿過該隔離區。
  11. 如請求項1之積體電路，其中該隔離區具有比在閘極間隔件與該基板間更小的在該閘極結構與該基板間之一厚度，該閘極結構位於該等閘極間隔件之間。
  12. 如請求項1之積體電路，其進一步包含一額外的主體位於該主體與該基板之間，該閘極結構圍繞該額外的主體而包覆。
  13. 如請求項1之積體電路，其進一步包含源極及汲極區，該主體位於該等源極及汲極區之間，其中該等源極及汲極區包括有半導體材料及n型摻雜劑。
  14. 如請求項1之積體電路，其進一步包含一包括有該主體及該閘極結構之電晶體，其中該電晶體為一金氧半導體場效電晶體(MOSFET)及一穿隧場效電晶體(TFET)中之一者。
  15. 如請求項1之積體電路，其進一步包含一包括該主體及該閘極結構之互補金氧半導體(CMOS)裝置。
  16. 一種計算系統，其包含請求項1至15中任一項之該積體電路。
  17. 一種包括有至少一電晶體之積體電路，該積體電路包含：一基板；一主體，其位於該基板上方，該主體包括有第III-V族半導體材料；一閘極結構，其圍繞該主體而包覆，該閘極結構包括有一閘極電極及一閘極介電質，該閘極介電質位於該閘極電極與該主體之間；一鰭片，其從該基板延伸，該鰭片包含一第一層，該第一層包括有被包括在該主體中之該第III-V族半導體材料，且該鰭片進一步包含一第二層，該第二層包括有第IV族半導體材料，其中該第二層位於該第一層與該基板之間； 一隔離區，其具有一較低平面，該較低平面在該基板上；以及一第一溝槽，其位於該主體下方，及一第二溝槽，其中存在有該鰭片之至少一部分，其中該等第一及第二溝槽兩者延伸穿過該隔離區之該較低平面且延伸進該基板中，其中該等第一及第二溝槽中之每一者的一最低區段係低於該隔離區之該較低平面。
  18. 如請求項17之積體電路，其中該閘極介電質及該閘極電極的材料被包括在該第一溝槽之至少一部分中，該第一溝槽之該部分延伸進該基板中。
  19. 如請求項17之積體電路，其中該等第一及第二溝槽各具有一底部部分，該底部部分包括{111}刻面。
  20. 如請求項17至19中任一項之積體電路，其中該鰭片進一步包含一第三層，該第三層包括有第IV族半導體材料，該第一層位於該等第二及第三層之間。
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